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2009年5月 9日 (土)

[Claims] 負荷の特性データに基づき、電源をカスタム化するための方法および装置

【特許請求の範囲】
【請求項1】
電源から電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための電源であって、
電力供給特性を設定するよう、基準信号に応答自在であり、前記電気的負荷に給電するための入力電圧として提供するべき出力電圧を発生するための電圧レギュレータと、
前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、
この制御回路は、前記電気的負荷からの負荷特性データ、および複数の電気負荷のタイプから電気負荷のタイプを選択するための選択入力に応答自在であり、もって、前記選択入力が電気負荷のタイプを決定し、前記制御回路によって前記負荷特性データを評価することができるようにし、かつ前記レギュレータのための基準信号を発生するようになっている電源。
【請求項2】
前記電気的負荷は、マイクロプロセッサの負荷を有し、かつ前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを備えている、請求項1記載の電源。
【請求項3】
前記電力供給特性は、前記電源の出力電圧を有し、前記基準信号は、電圧レギュレータの基準電圧を含む、請求項1記載の電源。
【請求項4】
前記電力供給特性は、過電圧保護制限値を有し、前記基準信号は、過電圧保護制限電圧を備えている、請求項1記載の電源。
【請求項5】
前記電気的負荷は、マイクロプロセッサの負荷を有し、前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを有し、前記負荷特性データは、前記複数のマイクロプロセッサの負荷タイプのうちのそれぞれ1つに関連したデジタル電圧識別(VID)コードを有し、前記制御回路は、入力VIDコードを前記基準電圧に変換するための選択入力を受信するデジタル-アナログコンバータを有するVID制御回路を含む、請求項3記載の電源。
【請求項6】
前記VID制御回路は更に、
複数のVID入力コンパレータを備え、このコンパレータは、それぞれのビットとスレッショルド電圧とを比較するための入力として、前記VIDコードのそれぞれのビットを有する、請求項5記載の電源。
【請求項7】
前記複数のVID入力コンパレータは、スレッショルド電圧に結合された入力および前記VIDコード入力のそれぞれのビットを受信するように結合された第2入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択可能である、請求項6記載の電源。
【請求項8】
前記デジタル-アナログコンバータは、前記複数のVID入力コンパレータからの入力を受信するようになっている、請求項7記載の電源。
【請求項9】
前記デジタル-アナログコンバータからの出力を受信すると共に、前記基準電圧を前記レギュレータに提供するためのバッファ回路を更に備える、請求項8記載の電源。
【請求項10】
前記レギュレータは、スイッチングレギュレータを備えている、請求項8記載の電源。
【請求項11】
前記スイッチングレギュレータは、バックコンバータを備えている、請求項8記載の電源。
【請求項12】
前記スイッチングレギュレータは、多相バックコンバータを備えている、請求項11記載の電源。
【請求項13】
前記基準電圧は、前記バックコンバータのエラー増幅器の入力に提供される、請求項11記載の電源。
【請求項14】
前記選択入力を入力信号として受信するコンパレータ回路を更に備え、このコンパレータ回路は、前記デジタル-アナログコンバータが、前記VIDコードを前記基準電圧を変換できるようにするための第1信号を、前記デジタル-アナログコンバータに提供すると共に、更に前記複数のVID入力コンパレータのための前記スレッショルド電圧を選択するための第2信号を、前記複数のVIDコンパレータに提供するようになっている、請求項7記載の電源。
【請求項15】
前記複数のVID入力コンパレータは、前記スレッショルド電圧を選択するための前記第2信号に応答自在なスイッチング回路を更に備えている、請求項14記載の電源。
【請求項16】
OVP基準電圧および電源の出力電圧に応答自在なコンパレータを含む、過電圧保護制限選択回路を更に備え、前記選択入力に応答自在な選択スイッチによって、前記OVP基準電圧が選択されるようになっている、請求項5記載の電源。
【請求項17】
電源から、前記電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための方法であって、
前記電力供給特性を設定するための基準信号に応答し、前記電気的負荷に給電するための入力電圧として提供すべき出力電圧を発生するステップと、
前記電気的負荷からの負荷特性データ、および複数の電気的負荷タイプから、電気的負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって前記選択入力が電気的負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記負荷特性データを評価できるようにするステップを更に有する、電気的負荷を給電するための方法。
【請求項18】
前記電気的負荷は、マイクロプロセッサの負荷を備え、前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを備える、請求項17記載の方法。
【請求項19】
前記電力供給特性は、前記電源の出力電圧を備え、前記基準信号は、前記電圧レギュレータの基準電圧を含む、請求項17記載の方法。
【請求項20】
前記電力供給特性は、過電圧保護制限値を含み、前記基準信号は、過電圧保護制限電圧を含む、請求項17記載の方法。
【請求項21】
前記電気的負荷は、マイクロプロセッサの負荷を有し、前記複数の電気的負荷タイプは、複数のマイクロプロセッサの負荷タイプを有し、前記負荷特性データは、前記複数のマイクロプロセッサの負荷タイプのうちのそれぞれ1つに関連したデジタル電圧識別(VID)コードを備える、請求項17記載の方法において、
前記選択入力を受信し、デジタル入力VIDコードを基準電圧に変換するステップを更に備える方法。
【請求項22】
それぞれのビットとスレッショルド電圧とを比較するよう、入力として、前記VIDコードのそれぞれのビットを有する複数のVID入力コンパレータを設けるステップを更に備える、請求項21記載の方法。
【請求項23】
前記複数のVID入力コンパレータの各々には、スレッショルド電圧に結合された入力および前記VIDコード入力のそれぞれのビットを受信するように結合された第2入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択するステップを更に備える、請求項21記載の方法。
【請求項24】
前記変換ステップの前に、前記複数の入力VIDコンパレータから、入力を受信するステップを備える、請求項23記載の方法。
【請求項25】
前記基準電圧をバッファ化し、バッファ化した基準電圧を、前記レギュレータに提供するステップを更に含む、請求項24記載の方法。
【請求項26】
前記レギュレータは、スイッチングレギュレータを備える、請求項24記載の方法。
【請求項27】
前記スイッチングレギュレータは、バックコンバータを備える、請求項24記載の方法。
【請求項28】
前記スイッチングレギュレータは、多相バックコンバータを備える、請求項27記載の方法。
【請求項29】
前記バックコンバータのエラー増幅器の入力に、前記基準電圧を提供するステップを更に備える、請求項27記載の方法。
【請求項30】
前記選択入力を入力信号として受信し、前記デジタル-アナログコンバータが前記VIDコードを前記基準電圧を変換できるようにするための第1信号を提供すると共に、更に前記複数のVID入力コンパレータのための前記スレッショルド電圧を選択するための第2信号を、前記複数のVIDコンパレータに提供するステップを更に備える、請求項23記載の電源。
【請求項31】
前記第2信号に応答し、前記スレッショルド電圧を選択するように、スイッチング回路を使用するステップを更に備える、請求項30記載の方法。
【請求項32】
前記選択入力に応答し、前記電源のための過電圧保護制限値を選択するステップを更に備える、請求項20記載の方法。
【請求項33】
電源からマイクロプロセッサの負荷に提供するべき電力供給特性を決定するデジタル電圧識別(VID)コードを発生するマイクロプロセッサの負荷に給電するための電源であって、
出力電圧を設定するための基準電圧に応答自在であり、前記マイクロプロセッサの負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、
前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記マイクロプロセッサの負荷からのデジタルVIDコードおよび複数のマイクロプロセッサの負荷のタイプからのマイクロプロセッサのタイプを選択するための選択入力に応答自在であり、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記VIDコードによって前記VIDコードを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源。
【請求項34】
前記VID制御回路は、
入力VIDコードを前記基準電圧に変換するための前記選択入力を受信するデジタル-アナログコンバータを備える、請求項33記載の電源。
【請求項35】
前記VID制御回路は、更に、
複数のVID入力コンパレータを備え、これらコンパレータは、それぞれのビットとスレッショルド電圧を比較するための入力として、前記VIDコードのそれぞれのビットを有する、請求項34記載の電源。
【請求項36】
前記複数のVID入力コンパレータの各々は、スレッショルド電圧に結合された入力、および前記VIDコード入力のそれぞれのビットを受信するように結合された第2入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択可能である、請求項35記載の電源。
【請求項37】
前記デジタル-アナログコンバータは、前記複数のVID入力コンパレータからの入力を受信するようになっている、請求項36記載の電源。
【請求項38】
前記デジタル-アナログコンバータからの出力を受信すると共に、前記基準電圧を前記レギュレータに提供するためのバッファ回路を更に備えている、請求項37記載の電源。
【請求項39】
前記レギュレータは、スイッチングレギュレータを備えている、請求項37記載の電源。
【請求項40】
前記スイッチングレギュレータは、バックコンバータを備えている、請求項37記載の電源。
【請求項41】
前記スイッチングレギュレータは、多相バックコンバータを備えている、請求項40記載の電源。
【請求項42】
前記基準電圧は、前記バックコンバータのエラー増幅器の入力に提供されるようになっている、請求項40記載の電源。
【請求項43】
前記選択入力を入力信号として受信するコンパレータ回路を更に備え、このコンパレータ回路は、前記デジタル-アナログコンバータが、前記VIDコードを前記基準電圧を変換できるようにするための第1信号を、前記デジタル-アナログコンバータに提供すると共に、前記複数のVID入力コンパレータのための前記スレッショルド電圧を選択するための第2信号を、前記複数のVIDコンパレータに提供するようになっている、請求項36記載の電源。
【請求項44】
前記複数のVID入力コンパレータは、前記スレッショルド電圧を選択するための前記第2信号に応答自在なスイッチング回路を更に備えている、請求項43記載の電源。
【請求項45】
OVP基準電圧、および電源の出力電圧に応答自在なコンパレータを含む、過電圧保護制限選択回路を更に備え、前記OVP基準電圧は、前記選択入力に応答自在な選択スイッチによって選択されるようになっている、請求項33記載の電源。
【請求項46】
電源からマイクロプロセッサの負荷に提供するべき入力電圧を決定するデジタル電圧識別(VID)コードを発生するマイクロプロセッサの負荷に給電するための方法であって、
出力電圧を設定するよう基準電圧の応答し、前記マイクロプロセッサの負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、
前記マイクロプロセッサの負荷からのデジタルVIDコード、および複数のマイクロプロセッサの負荷のタイプからマイクロプロセッサの負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記デジタルVIDコードを評価できるようにするステップを更に備える、マイクロプロセッサの負荷に給電するための方法。
【請求項47】
前記選択入力を受信し、デジタル入力VIDコードを基準電圧に変換するステップを更に備える、請求項46記載の方法。
【請求項48】
それぞれのビットとスレッショルド電圧とを比較するよう、入力として前記VIDコードのそれぞれのビットを有する複数のVID入力コンパレータを設けるステップを更に備える、請求項47記載の方法。
【請求項49】
前記複数のVID入力コンパレータの各々は、スレッショルド電圧に結合された入力、および前記VIDコード入力のそれぞれのビットを受信するように結合された第2入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択するステップを更に備える、請求項47記載の方法。
【請求項50】
前記変換ステップの前に、前記複数の入力VIDコンパレータから入力を受信するステップを備える、請求項49記載の方法。
【請求項51】
前記基準電圧をバッファ化し、バッファ化した基準電圧を、前記レギュレータに提供するステップを更に備える、請求項50記載の方法。
【請求項52】
前記レギュレータは、スイッチングレギュレータを備える、請求項50記載の方法。
【請求項53】
前記スイッチングレギュレータは、バックコンバータを備える、請求項50記載の方法。
【請求項54】
前記スイッチングレギュレータは、多相バックコンバータを備える、請求項53記載の方法。
【請求項55】
前記バックコンバータのエラー増幅器の入力に対し、基準電圧を提供するステップを更に有する請求項53記載の方法。
【請求項56】
入力として、前記選択入力を受信するステップと、デジタル-アナログコンバータが、前記VIDコードを前記基準電圧に変換できるようにする第1信号を提供すると共に、前記複数のVID入力コンパレータのための前記スレッショルド電圧を選択するよう、前記複数のVID入力コンパレータに第2信号を更に提供するステップを有する、請求項49記載の方法。
【請求項57】
前記第2進号に応答し、前記スレッショルド電圧を選択するように、スイッチング回路を使用するステップを更に有する、請求項56記載の方法。
【請求項58】
前記選択入力に応答し、電源のための過電圧保護制限値を選択するステップを更に有する、請求項46記載の方法。

WHAT IS CLAIMED IS:

1. A power supply for powering an electrical load, the electrical load generating load characteristic data that determines a power supply characteristic to be provided to the electrical load from the power supply, the power supply comprising: a voltage regulator for generating an output voltage to be provided as the input voltage for powering the electrical load, the voltage regulator being responsive to a reference signal for setting a characteristic of the power supply; and a control circuit for generating the reference signal for the regulator, the control circuit being responsive to the load characteristic data from the electrical load and to a selection input for selecting the type of electrical load from a plurality of electrical load types, whereby the selection input determines the type of electrical load to enable the load characteristic data to be evaluated by the control circuit to generate the reference signal for the regulator.

2. The power supply of claim 1, wherein the electrical load comprises a micoprocessor load and the plurality of electrical load types comprise a plurlaity of microprocessor load types.

3. The power supply of claim 1, wherein the power supply characteristic comprises an output voltage of the power supply and the reference signal comprises a reference voltage of the voltage regulator.

4. The power supply of claim 1, wherein the power supply characteristic comprises an over- voltage protection limit and the reference signal comprises an over- voltage protection limit voltage.

5. The power supply of claim 3, wherein the electrical load comprises a microprocessor load and the plurality of electrical load types comprise a plurality of microprocessor load types and wherein the load characteristic data comprises digital voltage identification (VID) codes related to respective ones of the plurality of microprocessor load types and the control circuit comprises: a VID control circuit comprising a digital to analog converter receiving the selection input for converting an input VID code to the reference voltage.

6. The power supply of claim 25, wherein the VID control circuit further comprises: a plurality of V-D input comparators having respective bits of the VID codes as inputs for comparing the respective bits to a threshold voltage.

7. The power supply of claim 6, wherein the plurality of VID input comparators each have one input coupled to a threshold voltage and a second input coupled to receive a respective bit of the VID code inputs, and wherein the threshold voltage is selectable from a plurality of threshold voltages in response to said selection input.

8. The power supply of claim 7, wherein said digital to analog converter receives inputs from said plurality of VID input comparators.

9. The power supply of claim 8, further comprising a buffer circuit receiving an output from said digital to analog converter and for providing said reference voltage to said regulator.

10. The power supply of claim 8, wherein the regulator comprises a switching regulator.

11. The power supply of claim 8, wherein the switching regulator comprises a buck converter.

12. The power supply of claim 11, wherein the switching regulator comprises a multiphase buck converter.

13. The power supply of claim 11 , wherein the reference voltage is provided to an input of an error amplifier of said buck converter.

14. The power supply of claim 7, further comprising a comparator circuit receiving said selection input as an input, said comparator circuit providing a first signal to said digital to analog converter to enable said digital to analog converter to convert said VID codes to the reference voltage and further providing a second signal to said plurality of VID input comparators to select the threshold voltage for said plurality of VID input comparators.

15. The power supply of claim 14, wherein said plurality of VTD input comparators further include a switching circuit responsive to said second signal to select the threshold voltage.

16. The power supply of claim 5, further comprising an over-voltage protection limit selection circuit comprising a comparator responsive to an OVP reference voltage and the output voltage of the power supply, the OVP reference voltage being selected by a selection switch responsive to the selection input.

17. A method for powering an electrical load, the electrical load generating load characteristic data that determines a power supply characteristic to be provided to the electrical load from the power supply, the method comprising: generating an output voltage to be provided as the input voltage for powering the electrical load in response to a reference signal for setting the characteristic of the power supply; and generating the reference signal for the regulator in response to the load characteristic data from the electrical load and to a selection input for selecting the type of electrical load from a plurality of electrical load types, whereby the selection input determines the type of electrical load to enable the load characteristic data to be evaluated to generate the reference signal for the regulator.

18. The method of claim 17, wherein the electrical load comprises a micoprocessor load and the plurality of electrical load types comprise a plurality of microprocessor load types.

19. The method of claim 17, wherein the power supply characteristic comprises an output voltage of the power supply and the reference signal comprises a reference voltage of the voltage regulator.

20. The method of claim 17, wherein the power supply characteristic comprises an over- voltage protection limit and the reference signal comprises an over- voltage protection limit voltage.

21. The method of claim 17, further wherein the electrical load comprises a microprocessor load and the plurality of electrical load types comprise a plurality of microprocessor load types and wherein the load characteristic data comprises digital voltage identification (VJD) codes related to respective ones of the plurality of microprocessor load types and further comprising: receiving the selection input and converting a digital input VID code to the reference voltage.

22. The method of claim 21, further comprising: providing a plurality of VDD input comparators having respective bits of the VlD codes as inputs for comparing the respective bits to a threshold voltage.

23. The method of claim 21 , wherein the plurality of VTD input comparators each have one input coupled to a threshold voltage and a second input coupled to receive a respective bit of the VID code inputs, and further comprising selecting from a plurality of threshold voltages in response to said selection input.

24. The method of claim 23, wherein, prior to said step of converting, receiving inputs from said plurality of input VID comparators.

25. The method of claim 24, further comprising buffering said reference voltage and providing a buffered reference voltage to said regulator.

26. The method of claim 24, wherein the regulator comprises a switching regulator.

27. The method of claim 24, wherein the switching regulator comprises a buck converter.

28. The method of claim 27, wherein the switching regulator comprises a multiphase buck converter.

29. The method of claim 27, further comprising providing the reference voltage to an input of an error amplifier of said buck converter.

30. The method of claim 23, further comprising receiving said selection input as an input, and providing a first signal to enable a digital to analog converter to convert said VID codes to the reference voltage and further providing a second signal to said plurality of VID input comparators to select the threshold voltage for said plurality of VID input comparators.

31. The method of claim 30, further comprising using a switching circuit to select the threshold voltage in response to said second signal.

32. The method of claim 20, further comprising selecting an over- voltage protection limit for the power supply in response to the selection input.

33. A power supply for powering a microprocessor load, the microprocessor load generating digital voltage identification (VID) codes that determine the input voltage to be provided to the microprocessor load from the power supply, the power supply comprising: a voltage regulator for generating an output voltage to be provided as the input voltage for powering the microprocessor load, the voltage regulator being responsive to a reference voltage for setting the output voltage; and a VID control circuit for generating the reference voltage for the regulator, the VID control circuit being responsive to the digital VID codes from the microprocessor load and to a selection input for selecting the type of microprocessor load from a plurality of microprocessor load types, whereby the selection input determines the type of microprocessor load to enable the VED codes to be evaluated by the VDD control circuit to generate the reference voltage for the regulator.

34. The power supply of claim 33, wherein the VID control circuit comprises: a digital to analog converter receiving the selection input for converting an input VID code to the reference voltage.

35. The power supply of claim 34, wherein the VID control circuit further comprises: a plurality of VID input comparators having respective bits of the <">VTD codes as inputs for comparing the respective bits to a threshold voltage.

36. The power supply of claim 35, wherein the plurality of VID input comparators each have one input coupled to a threshold voltage and a second input coupled to receive a respective bit of the VID code inputs, and wherein the threshold voltage is selectable from a plurality of threshold voltages in response to said selection input.

37. The power supply of claim 36, wherein said digital to analog converter receives inputs from said plurality of VID input comparators.

38. The power supply of claim 37, further comprising a buffer circuit receiving an output from said digital to analog converter and for providing said reference voltage to said regulator.

39. The power supply of claim 37, wherein the regulator comprises a switching regulator.

40. The power supply of claim 37, wherein the switching regulator comprises a buck converter.

41. The power supply of claim 40, wherein the switching regulator comprises a multiphase buck converter.

42. The power supply of claim 40, wherein the reference voltage is provided to an input of an error amplifier of said buck converter.

43. The power supply of claim 36, further comprising a comparator circuit receiving said selection input as an input, said comparator circuit providing a first signal to said digital to analog converter to enable said digital to analog converter to convert said VID codes to the reference voltage and further providing a second signal to said plurality of VID input comparators to select the threshold voltage for said plurality of VID input comparators.

44. The power supply of claim 43, wherein said plurality of VID input comparators further include a switching circuit responsive to said second signal to select the threshold voltage.

45. The power supply of claim 33, further comprising an over-voltage protection limit selection circuit comprising a comparator responsive to an OVP reference voltage and the output voltage of the power supply, the OVP reference voltage being selected by a selection switch responsive, to the selection input.

46. A method for powering a microprocessor load, the microprocessor load generating digital voltage identification (VID) codes that determine the input voltage to be provided to the microprocessor load from the power supply, the method comprising: generating an output voltage to be provided as the input voltage for powering the microprocessor load in response to a reference voltage for setting the output voltage; and generating the reference voltage for the regulator in response to the digital VID codes from the microprocessor load and to a selection input for selecting the type of microprocessor load from a plurality of microprocessor load types, whereby the selection input determines the type of microprocessor load to enable the VID codes to be evaluated to generate the reference voltage for the regulator.

47. The method of claim 46, further comprising: receiving the selection input and converting a digital input VID code to the reference voltage.

48. The method of claim 47, further comprising: providing a plurality of VID input comparators having respective bits of the VID codes as inputs for comparing the respective bits to a threshold voltage.

49. The method of claim 47, wherein the plurality of VID input comparators each have one input coupled to a threshold voltage and a second input coupled to receive a respective bit of the VID code inputs, and further comprising selecting from a plurality of threshold voltages in response to said selection input.

50. The method of claim 49, wherein, prior to said step of converting, receiving inputs from said plurality of input VID comparators.

51. The method of claim 50, further comprising buffering said reference voltage and providing a buffered reference voltage to said regulator.

52. The method of claim 50, wherein the regulator comprises a switching regulator.

53. The method of claim 50, wherein the switching regulator comprises a buck converter.

54. The method of claim 53, wherein the switching regulator comprises a multiphase buck converter.

55 The method of claim 53, further comprising providing the reference voltage to an input of an error amplifier of said buck converter.

56. The method of claim 49, further comprising receiving said selection input as an input, and providing a first signal to enable a digital to analog converter to convert said VID codes to the reference voltage and further providing a second signal to said plurality of VID input comparators to select the threshold voltage for said plurality of VID input comparators.

57. The method of claim 56, further comprising using a switching circuit to select the threshold voltage in response to said second signal.

58. The method of claim 46, further comprising selecting an over-voltage protection limit for the power supply in response to the selection input.

「特表2008-511283およびWO2006026169より引用」

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負荷の特性データに基づき、電源をカスタム化するための方法および装置

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源に関し、より詳細には、ポータブルコンピュータのようなデバイス、例えばノートブックパソコン、およびラップトップコンピュータに、低電圧の大電流電力を供給するための電源に関する。
【背景技術】
【0002】
ポータブルコンピュータ、例えばラップトップコンピュータ、およびノートブックコンピュータのようなアプリケーションのための低電圧、大電流、高効率の電源を提供するために、現在では、多相バックコンバータスイッチング電源が使用されている。
【0003】
本発明は、電源によって給電されている負荷となっているマイクロプロセッサから受信されるVIDコードとして知られるデジタル電圧データコードのような負荷特性データに応じて、出力電圧または他の電力供給特性、例えば過電圧保護制限値を設定できる電源に関する。
【0004】
種々のマイクロプロセッサのメーカー、例えばインテル社、AMD社などは、作動条件に応じて、マイクロプロセッサのための電源電力入力の表を提供している。マイクロプロセッサは、プロセッサのアクティビティに応じ、特定の瞬間に必要とされる入力電圧を指定するデジタルビットを含む電圧識別(VID)コードを発生する。
【0005】
これにより、負荷条件が低いときには、プロセッサはエネルギーを保存することができ、負荷条件が高いときには、より大きい電力を受けることができるようになっている。各メーカーは、異なるVIDコードを使用しており、このVIDコードは、同じメーカーが製造していても、プロセッサチップが異なれば、異なることがある。
【0006】
過去において、コンピュータシステムのための電源は、特定のプロセッサのためのVIDコードを解読できる専用の電源を必要としていた。しかし、これらの電源は、電源が設計された対象のプロセッサ以外のプロセッサのためのVIDコードを解読することはできない。
【0007】
本発明の目的は、複数のプロセッサのタイプのVIDコードのような負荷特性データに応答でき、必要とされる電圧または他の条件、例えばオーバー電圧保護制限値を、負荷特性データに従って提供できる電源を提供することにある。
【発明の開示】
【課題を解決するための手段】
【0008】
本発明の上記およびそれ以外の目的は、電源から電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための電源であって、電力供給特性を設定するよう、基準信号に応答自在であり、前記電気的負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記電気的負荷からの負荷特性データ、および複数の電気負荷のタイプから電気負荷のタイプを選択するための選択入力に応答自在であり、よって、前記選択入力が電気負荷のタイプを決定し、前記制御回路によって、前記負荷特性データを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源によって達成される。
【0009】
本発明の上記およびそれ以外の目的は、電源からマイクロプロセッサの負荷に提供するべき電力供給特性を決定するデジタル電圧識別(VID)コードを発生するマイクロプロセッサの負荷に給電するための電源であって、出力電圧を設定するための基準電圧に応答自在であり、前記マイクロプロセッサの負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記マイクロプロセッサの負荷からのデジタルVIDコード、および複数のマイクロプロセッサの負荷のタイプからのマイクロプロセッサのタイプを選択するための選択入力に応答自在であり、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記VIDコードによって、前記VIDコードを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源によって達成される。
【0010】
本発明の上記およびそれ以外の目的は、電源から、前記電気的負荷に提供すべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための方法であって、
前記電力供給特性を設定するための基準信号に応答し、前記電気的負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、
前記電気的負荷からの負荷特性データ、および複数の電気負荷タイプから、電気的負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力が電気負荷のタイプを決定し、前記レギュレータのための基準信号を発生するのに、前記負荷特性データを評価できるようにするステップを更に有する、電気負荷を給電するための方法によっても達成される。
【0011】
さらに本発明の上記およびそれ以外の目的は、電源からマイクロプロセッサの負荷に提供すべき入力電圧を決定するデジタル電圧識別(VID)コードを発生するマイクロプロセッサの負荷に給電するための方法であって、出力電圧を設定するよう基準電圧の応答し、前記マイクロプロセッサの負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、前記マイクロプロセッサの負荷からのデジタルVIDコード、および複数のマイクロプロセッサの負荷のタイプからマイクロプロセッサの負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記デジタルVIDコードを評価できるようにするステップを更に有する、マイクロプロセッサの負荷に給電するための方法によっても達成される。
【0012】
添付図面を参照して行う、本発明の次の詳細な説明を読めば、本発明の上記以外の特徴および利点が明らかとなると思う。
次に、添付図面を参照して、本発明をより詳細に説明する。
【発明を実施するための最良の形態】
【0013】
図1には、二相バックコンバータのスイッチングレギュレータ電源が示されている。図2のブロック図に示されている制御チップ10は、図1において12が付けられた多数のデジタル入力VID0~VID5を受信する。
【0014】
このVID入力は、給電中のマイクロプロセッサから受信され、種々の条件下で、バックコンバータの電圧出力を設定するデジタルビットとなっている。例えば、インテル社のVR-10チップでは、出力電圧は、チップメーカーによって決定されるVID0~VID5上のデジタルビットの設定に基づき、0.8375V~1.6000Vの間で変化する。
【0015】
どのプロセッサチップが給電中であるかを表示するために、ピンVID_SEL(13)が使用され、これによって、制御チップ10は、VIDコードを識別できる。例えば、VID_SELがアースされている場合、プロセッサチップは、インテル社のVR-10であり、このチップに対する適正な電圧を提供するようにVIDコードが解読される。
【0016】
VID_SELがVCCにある場合、プロセッサは、AMD社のATHLONである。VID_SELがオープンなままである場合、プロセッサは、AMD社のHAMMERである。ATHLONチップでは、Voutのレンジは、1.100~1.550Vである。
【0017】
3つのすべてのプロセッサに対し、すべてのVIDビットが1であると、Voutは、ディスエーブルされる。すなわち、OFFとなる。図1では、VID_SELは、アースに接続されているように示されているので、制御チップ10は、VIDコードをインテル社のVR_10チップとして解読する。
【0018】
図1を参照する。適当な電源、一般にはバッテリー、またはAC-DCトランス/整流器からの電力が、VINで供給される。制御チップ10は、多相コンバータの第1位相14の高電圧側トランジスタ、および低電圧側トランジスタを駆動するための出力GATE H1、およびGATEL1を有する。トランジスタH1は、高電圧側トランジスタであり、トランジスタL1は、低電圧側トランジスタである。
【0019】
出力GATE H2およびGATEL2は、高電圧側トランジスタH2および低電圧側トランジスタL2を含む第2位相16を駆動する。トランジスタの各セットは、ハーフブリッジ構造に配置されており、それぞれの出力インダクタL10およびL20に対して共通の接続部が設けられている。インダクタL10およびL20の他端部は、共通出力ノードVOUT+に結合されており、VOUT+とアース(VOUT-)との間に結合された出力コンデンサCOUTの両端で出力がとられる。
【0020】
出力電圧は、VOUTSNS+とVOUTSNS-との間で検出され、これらVOUTSNS+およびVOUTSNS-は、それぞれ、制御チップ10のフィードバックFB入力およびVOSNS-入力に印加される。
【0021】
各位相に対する電流検出は、それぞれ、入力CSINP1およびCSINP2で行われ、無損失の平均インダクタ電流検出により電流が検出され、インダクタL10の両端には、位相1のための直列抵抗器RCS1およびコンデンサCCS1が直列に接続され、コンデンサの両端の電圧が検出されるようになっている。
【0022】
抵抗器RCS1とコンデンサCCS1とは、RCS1とCCS1の時定数がL10のインダクタンスをインダクタDCの抵抗値で除算した、インダクタの時定数に等しくなるように選択されている。これら2つの時定数が一致すると、CCS1の両端の電圧は、L10内の電流に比例し、検出回路は、あたかもRLの値(L10のDC抵抗)を有する検出抵抗器しか使用されていないかのように、検出回路を取り扱うことができる。これらの時定数が一致していなくても、インダクタDC電流の測定値に影響しないが、インダクタ電流のAC成分には影響する。
【0023】
高電圧側検出、または低電圧側検出に対し、インダクタ電流を検出する利点は、スイッチ電流に関するピーク情報、またはサンプル情報ではない、負荷に送られている実際の出力電流が検出されるという点にある。リアルタイム情報に基づき、負荷ラインを満たすように出力電圧を定めることができる。
【0024】
インダクタと直列な検出抵抗器を除けば、単一サイクルの過渡現象応答をサポートできるのは、この検出方法だけである。負荷の増加(低電圧側検出)、または負荷の減少(高電圧側検出)のいずれかの間で、情報を提供する他の方法はない。別の位相2は、検出抵抗器RCS2およびコンデンサCCS2を有し、同じように機能する。
【0025】
図2には、制御チップ10のブロック図が、より詳細に示されている。ここでは、トレーリングエッジ(後縁)変調を行う電圧モード制御が行われる。電圧制御ループ内では、高利得のワイドバンド幅の電圧タイプのエラー増幅器が使用されている。入力FBにおいて、出力電圧検出が行われ、この電圧は、エラー増幅器の反転入力へ提供される。
【0026】
他の非反転入力は、基準電圧VDACに結合されており、この基準電圧は、上記図1を参照して説明したようなVIDおよびVID_SELピンによってセットされる。図1におけるVID_SELピンは、インテル社のVR10チップに対してアースされるように示されている。
【0027】
他のプロセッサ、例えばAMDHAMMERまたはATHLONのプロセッサでは、VID_SELピンは、異なる電圧に接続されるか、オープンなままである。AMDHAMMERプロセッサでは、VID_SELはオープンであり、AMDATHLONチップでは、VID_SELはVCCに接続される。VDACの設定は、エラー増幅器50のための基準電圧VDACを決定するので、その出力電圧をセットする。
【0028】
制御チップ10は、外部抵抗器ROSCを使ってプログラムできる発振器60を有する。この発振器は、図3Aに示すような50%のデューティサイクルの内部鋸歯状信号を発生する。図3Aの50%のデューティサイクルの鋸歯状信号は、位相1および位相2のRSフリップフロップ70および80をセットする180°位相のずれた2つのタイミングパルス信号を発生するのに使用される。
【0029】
図3Bおよび図3Cには、タイミングパルスが示されており、このパルスは、図2ではCLK1およびCLK2として示されている。
【0030】
図2および図3を参照すると、各フリップフロップ70および80は、クロックパルス受信時にセットされる。更に、それぞれのPWMコンパレータ90および100の非反転入力には、それぞれのランプ電圧が提供される。エラー増幅器50の出力は、PWMコンパレータの各々の反転入力へ供給される。PWMコンパレータ90には、傾き固定ランプ電圧が提供されるが、このランプ電圧は、電流ソースIROSC/2から、コンデンサ110を通して電流を充電することによって発生される。フリップフロップ70がセットされるとき、低電圧側スイッチL1は、ターンオフされ、高電圧側スイッチH1は、ターンオンされる。図4A、図4C、および図4Dも参照されたい。
【0031】
コンデンサ110の両端のスイッチSW1は、フリップフロップ70のQB出力によってオープンとされ、コンデンサ110がPWMコンパレータ90へランプ電圧を提供するための充電を開始できるようにする。同様に、フリップフロップ80によって制御され、別の位相では、クロックパルスの受信時に、低電圧側ドライバーがターンオフされ、高電圧側ドライバーがターンオンされ、フリップフロップ80のQB出力によってスイッチSW2がオープンとされると、コンデンサ120は充電を開始する。
【0032】
位相1では、コンデンサ110は、パーセントデューティサイクル当たり、約57ミリボルトの傾き固定ランプレートを生じさせるスイッチング周波数に比例する電流ソースによって充電される。例えば、定常状態の作動スイッチモードのデューティサイクルは10%であり、内部ランプの振幅は、図3Dに示すように、スタートポイントから、ランプがエラー増幅器EAOUTの出力電圧に交差する時間まで、約570mVとなる。図3Dでは、PWMコンパレータ90の非反転入力へ提供される傾き固定ランプ信号は、グラフの第1象限および第3象限に示されている。
【0033】
これとは対照的に、第2位相のためのPWMコンパレータ100には、傾き可変ランプ電圧が供給されるが、このランプ電圧は、図3Dの第2象限、および第4象限に示されており、後により詳細に説明する。
【0034】
位相1では、PWMランプ電圧がエラー増幅器の出力電圧を超えると、フリップフロップ70がリセットされる。これによって、高電圧側スイッチH1がターンオフされ、低電圧側スイッチL1がターンオンされ、次のクロックパルスまで、PWMランプは0.7Vまで放電される。位相2のフリップフロップ80およびコンパレータ100は、同じように作動するが、後述するように、コンパレータ100の非反転入力へ提供されるランプ信号の傾きは可変である。
【0035】
各フリップフロップ70、80は、ドミナントにリセットされるので、双方の位相は、負荷のステップ状の減少に応答し、数十ナノ秒以内に、0デューティサイクルとなることができる。位相は、クロック電圧によってターンオンがゲート制御される負荷のステップ状の増加に応答し、位相は、オーバーラップし、100%のデューティサイクルとなることができる。
【0036】
PWMコンパレータの共通モードの入力レンジよりも大きいエラー増幅器の出力電圧の結果、PWMランプの電圧にかかわらず、100%のデューティサイクルとなる。このような構造は、エラー増幅器50が常に制御状態にあり、必要であれば、0~100%のデューティサイクルを要求できることを保証している。
【0037】
ほとんどのシステムの低い出力対入力電圧比を仮定した場合に、適当な負荷のステップ状の減少に対する応答をすることが有利である。インダクタの電流は、負荷の過渡減少に応答し、減少ではなく、より急速に増加することになる。
【0038】
この制御方法は、単一スイッチングサイクル内で、インダクタ電流が負荷の過渡現象に応答して変化し、電源の有効性を最大にすると共に、出力コンデンサの条件を最小にするようになっている。
【0039】
上記のように、コンパレータ90へのランプ信号と、コンパレータ100へのランプ信号とは異なる。PWMコンパレータ90は、図3Dの象限IおよびIIIに示されるような傾き固定ランプ電圧を受信する。
【0040】
これとは対照的に、PWMコンパレータ100は、その非反転入力で、図3Dの象限IIおよびIVに示されるような傾き可変ランプ電圧を受信する。この傾き可変ランプ電圧は、入力CSINP1およびCSINP2に応答し、分配調整エラー増幅器130によって調整される。
【0041】
2つの位相の間の電流の分配は、マスター-スレーブ電流分配ループトポロジーによって達成される。位相1の電流検出増幅器140の出力は、分配調整エラー増幅器130に対する可変基準を設定する。
【0042】
次に、分配調整エラー増幅器は図3D内の点線で示されるように、傾きを調整することにより、PWMランプ2のデューティサイクルを調整し、分配調整増幅器の入力エラーをゼロにし、この結果、2つの位相の間の電流の分配を正確にすることができる。
【0043】
好ましい実施例におけるランプ1に対するランプ2の最大および最小デューティサイクル調整レンジは、マスター、すなわち傾き固定(位相1)ランプ信号の0.5Xおよび2.0Xに制限されている。このことは、図3D内の位相2のPWMコンパレータ100へ提供されるランプ電圧の傾きによって示されている。
【0044】
最小デューティサイクルは、図3D内で傾きが最大のランプ信号によって示されており、最大のデューティサイクルは、図3D内で傾きが最小のランプによって示されている。
【0045】
電流分配ループのクロスオーバー周波数は、分配ループが出力電圧ループに干渉しないよう、SCOMP入力ターミナルにあるコンデンサにより、プログラムすることができる。このSCOMPコンデンサは、25マイクロアンペアをソーシング、およびシンキングできるトランスコンダクタンスステージによって駆動される。ランプ2のデューティサイクルは、SCOMPピン上の電圧を逆にトラッキングするようになっている。
【0046】
電圧SCOMPが増加した場合、PWMコンパレータ100、すなわち、位相2のコンパレータに提供されるランプの傾きは増大し、それぞれのデューティサイクルは減少する。その結果、位相2の出力電流が減少するソース電流が25マイクロアンペアに限定されていることに起因し、高電圧側トランジスタにゲートパルスが提供される前に、PWMコンパレータ100に提供されるランプ信号のデューティサイクルが、ランプ1のデューティサイクルに等しくなるように、プリコンディションV(SCOMP)にSCOMPプリチャージ回路が含まれている。
【0047】
図2および図3に示すように、傾き固定ランプは、電流ソースIROSC/2から充電され、傾き可変ランプは、IROSCで充電されるが、このランプは、可変電流シンク190によって分流される。このシンクは、0からIROSC×3/4までのレンジ内で電流をシンキングする。従って、電流充電コンデンサ120のレンジは、0からIROSC/4までのレンジである。すなわち、2Xから、傾き固定ランプ発生回路におけるコンデンサ110の充電レートの1/2までの範囲となる。
【0048】
図4は、第1の位相に対する種々の条件下のPWM作動波形を示す。第2の位相も同様であるが、PWMランプ1とは異なり、PWMランプ2は、傾きが可変となっている点が異なる。CLK1パルスは、フリップフロップ70へ提供されるようになっている。
【0049】
図4Bには、種々の負荷条件下のエラー増幅器50の出力電圧EAOUTが示されている。図4Bの左側部分に示すように、PWMランプ1と表示されているPWMコンパレータ90に対するランプ電圧が、エラー増幅器50の出力電圧と等しくなると、図4Cおよび図4Dに示すように、高電圧側トランジスタはターンオフされ、低電圧側トランジスタがターンオンされる。
【0050】
次のクロックパルス(CLK1)では、エラー増幅器の出力が増加する。このことは、より大きい電流が要求されているため、出力電圧が低下したことを示す。従って、ランプ電圧がより高い電圧レベルまで増加した後にしか、ランプ電圧はエラー増幅器の電圧に等しくならない。そのため、高電圧側トランジスタのデューティサイクルが大きくなること、すなわち、図4Cに示すように、パルス幅が広くなり、従って、位相1のインダクタに供給される出力電流が増加することを保証する。従って、図4Dに示すように、より長い時間にわたって、低電圧側トランジスタはオフとなる。
【0051】
第3クロックパルスにより、エラー増幅器の入力信号は、図4に示すようにほぼ0となるので、これによって、電流要求量が減少したこと、または障害があることが分かる。
【0052】
エラー増幅器の出力電圧が、0.55ボルトよりも低下した場合、0%のデューティサイクルのコンパレータ160(図2)は、低電圧側トランジスタもターンオフする。図示のように、この期間中、高電圧側トランジスタもオフされる。
【0053】
図4の第4クロックパルスにより、エラー増幅器の出力電圧は再び増加し、ランプは、図4Bに示されているようになり、ゲートドライブは、図4Cおよび図4Dに示されているようになる。
【0054】
図3Cに示されているように、本発明の回路は、PWMコンパレータのうちのすべてではない、少なくとも1つに対するランプ電圧の傾きを調整することにより、電流の分配を可能にする。
【0055】
二相コンバータでは、1つの位相に対するランプの傾きしか調整しない。三相コンバータでは、2つのランプの傾きを調整する。第1コンパレータ90の非反転入力に提供されるランプの傾きは、図3D内の固定ランプ1に示されているように常に一定である。例えば、位相1で要求される電流が増加した場合、この電流は、抵抗器RCS1とCCS1のノードで検出される。
【0056】
増加した電流は、増幅器140の非反転入力端に現れ、この電流は、加算ステージ170により、電圧VDACに加算される。加算ステージ170の増加した出力信号は、分配調整エラー増幅器130の非反転入力端に提供され、分配調整エラー増幅器の出力信号を増加させる。これによって、電流ソース190を通過する電流は増加し、コンデンサ120から電流を分流させるので、コンデンサ120を充電するのにかかる時間が長くなる。
【0057】
傾きは、デューティサイクルがより長いランプ2の波形により、図3Dに示すようにフラットとなる。これによって、PWMコンパレータ100の出力は、より長時間にわたって低く留まるので、フリップフロップ80がセットされたままとなり、より長時間にわたって、高電圧側トランジスタH2をオン状態に維持し、第2位相から得られる電流を増加することを保証できる。
【0058】
従って、第2の位相は、第1位相が要求する増加した電流と一致する。第2位相電流が増加するにつれ、第1位相は、双方の位相の電流が等しくなるまで減少して、これを補償する。第2位相によって供給される電流が増加するにつれ、エラー増幅器の出力も低下するので、このようなことが生じる。
【0059】
同様に、第2位相における電流が、検出電圧CSINP2によって検出されるように増加した場合、増幅器150の出力は増加するので、分配調整エラー増幅器130への反転入力も増加し、分配調整エラー増幅器の出力は低下する。これによって、電流ソース190によって分流される電流は減少し、コンデンサ120はより急速に充電され、従って、ランプ2の電圧の傾きは、図3Dに示すように、より大きくなる。従って、PWMコンパレータの出力は、より迅速にハイレベルとなり、フリップフロップ80をリセットし、高電圧側トランジスタH2をターンオフし、第2位相によって供給される電流を減少させる。
【0060】
同時に、エラー増幅器50の出力は増加するので、双方の位相の高電圧側トランジスタのオン時間は長くなる。ランプ2の傾きが小さくなったことによって生じる電流の減少を補償するために、第1の位相は、第2の位相が供給する減少した電流と一致するように電流を供給する。これら2つの位相によって供給される電流は、分配調整エラー増幅器の入力の両端のエラーが、0となるように駆動される。
【0061】
これとは逆に、位相1における電流が減少した場合、増幅器130の非反転入力は減少し、増幅器130の出力を減少させ、その結果、コンデンサ120は、より短時間に充電された状態となり、位相2の高電圧側トランジスタをより短時間にターンオフし、位相1の電流に一致するように、位相2の電流を減少させる。
【0062】
位相2での電流が減少した場合、増幅器130の反転入力端における電圧は減少し、コンデンサ120をより長い時間にわたって充電し、位相2のトランジスタによって供給される電流を増加させる。位相1のトランジスタは、これら電流が供給する電流を減少させ、位相2のトランジスタと一致させるように補償する。増幅器130の入力が一旦等しくなると、出力位相の電流も等しくなる。
【0063】
いずれのケースにおいても、エラー増幅器50の出力は、出力電流要求量をトラッキングする(この出力は、出力電流要求量が増加したときに増加し、出力電流要求量が減少したときに減少する)が、分配調整増幅器130は複数の位相における電流を等しくするように作動する。
【0064】
従って、エラー増幅器50は、負荷が要求するように、すべての位相における電流を増減するように作動するが、分配調整増幅器は、傾き可変ランプ信号によって駆動されるPWMコンパレータを有するすべての位相により供給される電流を増減し、負荷電流を等しくするように作動する。
【0065】
図5は、コンバータの出力電圧を設定するためのVID制御回路の詳細を示す。
【0066】
VIDコードは、VID入力12において、マイクロプロセッサから受信される。これらVIDにおいて各入力12は、それぞれの電圧ソース300、例えば電圧ソース301によって示されるように、入力信号を4.9Vまでプルアップする18μAの電流ソースによって、プルアップされる。ブロック310は、スレッショルド電圧312を有する複数のVID入力コンパレータ310A~310F(VID入力ごとに、1つのコンパレータ)を含んでいる。これらコンパレータのうちの1つのコンパレータ310Aしか示されていない。
【0067】
スレッショルド電圧312は、VID_SEL上の入力によって決定される。インテル社のVR-10プロセッサ(HAMMERまたはATHLON)の場合、スレッショルドは0.6Vであり、AMD社のプロセッサでは、AMDチップに対してスレッショルドは1.5Vである。VID_SELがオープンであるか、またはVCCであるとき、スレッショルドは1.5Vとなる。VID_SELがアースされているとき、インテル社のVR-10チップに対して、スレッショルドは0.6Vにセットされる。
【0068】
VID_SELがアース電位にあると、コンパレータ320および330の双方の出力は低レベルとなる。このことは、VIDコードをインテル社のVR-10チップに対して解読すべきである旨を、デジタル-アナログコンバータ(DAC)340に伝える。入力350および360の双方が低レベルであると、DAC340は、インテル社のVR-10チップのVIDコードに対してデフォルトする。コンパレータ330の低出力は、スイッチ311を介して、0.6Vスレッショルドも選択する。
【0069】
VID_SELがオープンであるとき、コンパレータ320の出力は低レベルとなる。VID-SELがオープンであると、電流ソース321は、VID-SELをコンパレータ320のための3.3V基準よりも低い電圧までプルアップするので、その出力は低くなる。
【0070】
しかし、1.2V基準を有するコンパレータ330の出力は高くなるので、入力360は高くなり、DAC340がAMDHAMMERチップに対するVIDコードを解読することを命令する。同時に、コンパレータ330の高出力は、スイッチ311を介して、VID入力コンパレータ310のための1.5Vスレッショルドを選択する。
【0071】
VID_SELがVCCとなっている場合、コンパレータ320および330の出力は、いずれも高レベルとなるので、AMD社のATHLONプロセッサチップのためのVIDコードを解読すべき旨を、DAC340に通知する。コンパレータ330の高出力は、VID入力コンパレータ310のための1.5Vスレッショルドも選択する。
【0072】
コンパレータ310がデコードするような入力VIDビットに応じ、DAC340は、トランスコンダクタンスDACバッファ360を介して、図2~図4を参照して説明したエラー増幅器50へ基準電圧VDAC380を提供し、コンバータの出力電圧を設定する。
【0073】
VDACの電圧は、正確な抵抗器を介してFBに結ばれているEAOUTにより、エラー増幅器の出力電圧にトリミングされる。このことは、DACバッファ入力オフセット、エラー増幅器の入力オフセット、およびRROSCに基づくFBバイアス電流の発生のエラーを補償する。このトリミング方法は、0.5%のシステム精度を提供する。
【0074】
図5のVID制御回路は、作動中にVIDコードの変化を受け入れ、従ってVDAC電圧を変えることができる。この回路は、VID変化を検出し、ブランキング回路370を介し、400nsに対するDAC340の出力応答をブランキングし、新しいコードが有効であり、スキューまたはノイズに起因するものでないことを証明できる。
【0075】
VDACバッファアンプ362のシンク/ソース能力は、上記発振周波数RROSCをセットする同じ外部抵抗器によってプログラムされる。VDACピン380における電圧のスルーレートは、VDACピンとVOSNSピンとの間の外部コンデンサCDACによって調整できる。このコンデンサと直列に接続されたRDAC抵抗器は、VDACバッファアンプを補償するのに使用される(図1を参照されたい)。
【0076】
デジタルVIDの過渡現象の結果、VDAC電圧およびコンバータ出力電圧のアナログ過渡現象がスムーズとなり、入力および出力コンデンサにおけるインラッシュ電流および出力電圧のオーバーシュートが最小とされる。
【0077】
過渡現象中の出力電圧の偏差、および最大電流を吸収中の負荷の電力散逸を減少するのに、適応型電圧ポジショニングが使用される。図2には、電圧ポジショニングに関連するこの回路が示されている。エラー増幅器50の反転入力(ピンFB)とコンバータの出力電圧との間には、抵抗器RFBが接続されている。発振周波数RROSCをプログラムする同じ外部抵抗器によって値がプログラムされる内部電流ソース200は、FBピンから電流をポンピングする。
【0078】
FBバイアス電流はRFBの両端にポンピング電圧低下を発生し、この電圧低下はコンバータの出力電圧を、V(VDAC)-I(FB)×RFBに下げ、エラー増幅器50の入力でバランスを維持する。RFBは、オフセット固定電圧の所望する値を、DAC電圧よりも低くプログラムするように選択されている。
【0079】
VDRピンにおける電圧は、位相電流検出増幅器140と150の双方の平均値であり、この値は、VDR電圧をすべての位相の平均インダクタ電流の合計を示す。VDRピンは、抵抗器RDRPを介して、FBピンに接続されている。エラー増幅器50は、電源ループを介して、FBピン上の電圧をVDACに等しくする。従って、RDRPを通過する電流は(VDRP-VDAC)/RDRPと等しい。
【0080】
従って、負荷電流が増加するにつれ、VDRP電圧も増加し、その結果、RFB電流が増加し、更にレギュレートされた出力電圧を、より低くポジショニングするので、負荷電流の増加に比例した出力電圧の減少が行われる。従って、抵抗器RDRPにより、コンバータのドループインピーダンスまたは出力インピーダンスをプログラムできる。コンバータの出力インピーダンスのオフセット、および傾きは、VDAC電圧と無関係となっている。
【0081】
AMD社は、許容できる電源レギュレートウィンドーを、AMD社が指定するVIDテーブル電圧を中心とする±50mVに指定している。このVIDテーブル電圧は、チップメーカーから出されている仕様書から知ることができる。
【0082】
インテル社は、VR-10.0に対して、VIDテーブル電圧を絶対最大電源電圧に指定している。3つの全てのDACオプションを設けるために、HAMMERおよびATHLONのDAC出力電圧は、AMD社の使用書に利子得とされている値よりも50mV高く、予め位置決めされている。
【0083】
テスト中、デジタル-アナログコンバータから追加50mVをキャンセルするために、EAOUTとFBとの間に直列抵抗器が挿入されている。IROSCに等しいFBバイアス電流は、50mVのキャンセル電圧を発生する。
【0084】
回路内のこの50mVのキャンセル抵抗器により、V(EAOUT)をモニタすることによるVDAC電圧のトリミングは、FBバイアス電流におけるエラーもトリミング除去する。
【0085】
VDRPピン電圧は、コンバータの平均電流にDAC電圧を加えた値を示している。負荷電流は、VDRP電圧からVDAC電圧を減算することによって知ることができる。
【0086】
図5は、本発明が電源出力電圧の他に電源の他の特性を決定または設定できることを示している。例えば、本発明により、OVP(過電圧保護)制限値を決定できる。
【0087】
図1に示すように、制御チップ10は、OVP入力8を有する。このOVP入力8は、電源に対する過電圧保護制限値を設定する。インテル社のチップに対し、OVP制限値は、VDACよりも150mV高く、AMDに対しては、この値は、VDACよりも450mV高い。
【0088】
このようなことを行うために、電圧FB(電源の出力電圧)、および所定の電圧VDAC+150mV、またはVDAC+450mVに応答するOVPコンパレータ390が設けられている。VID_SELがVCCであるか、またはフローティングとなっている場合、ライン360は高いレベルとなる。このことは、負荷がAMDチップであることを意味するので、スイッチ400は、基準電圧410(450mV)を選択する。
【0089】
ライン360が低レベルであれば、負荷は、インテル社のVR-10.0チップであり、基準電圧420(150mV)が選択される。
【0090】
以上、出力電圧およびOVP制限値を制御することを例にあげて、本発明について説明したが、本発明によれば、電源の他の出力または特性を負荷に対して、同じようにカスタム化することができる。
【0091】
以上、二相コンバータを参照して本発明について説明したが、本発明は、任意のタイプの電源、例えば単相コンバータまたは三相以上のコンバータ、もしくは非コンバータ式電源にも利用できるものである。
【0092】
3つの負荷のタイプ(インテル社のVR-10.0、AMD社のATHLON、およびAMD社のHAMMER)のうちのいずれかを選択することとして、本発明を説明したが、当業者であれば、本発明は、負荷が4つ以上のタイプ、例えば4つ以上の異なるマイクロプロセッサのタイプにも拡張できることが理解できると思う。このことは、選択回路が4つ以上のプロセッサのタイプを見分けることができるように、VID_SELピンに応答自在な選択回路を適当に設計することによって達成できる。
【0093】
例えば図5に示すように、VID_SELピンは、選択回路に対して、3つのレベル、すなわち、アースレベル、VCCレベル、およびフローティングレベルを提供する。4つの負荷タイプに適合するように、この回路を拡張するために、VID_SELに、第4のレベル(例えば、アースレベルとVCCレベルの間の電圧レベルVBIAS)を設け、例えば別のコンパレータを追加することにより、追加回路を適当に設計し直すことができる。
【0094】
以上、本発明の特定の実施例を参照して、本発明について説明したが、当業者には、上記以外の他の多数の変形例および変更例、並びに他の用途も明らかであると思う。従って、本発明は、本明細書の特定の開示によって制限されるものでなく、特許請求の範囲のみによって制限されるべきものである。


[0001] METHOD AND APPARATUS FOR

[0002] CUSTOMIZING OF A POWER SUPPLY BASED ON LOAD CHARACTERISTIC DATA

[0003] BACKGROUND OF THE INVENTION

[0004] The present invention relates to power supplies, and in particular, to power supplies for providing low voltage, high current power to such devices as portable computers such as notebook and laptop computers.

[0005] Multi-phase buck converter switching power supplies are now in use for providing low voltage, high current, high efficiency power supplies for such applications as portable computers, for example, laptops and notebook computers.

[0006] The present invention relates to a power supply wherein the output voltage or other power supply characteristic, for example, over voltage protection limit, can be set depending on load characteristic data, such as digital voltage data codes known as VID codes received from the load microprocessor being powered by the power supply. In particular, the various microprocessor manufacturers, such as Intel, AMD etc., provide tables of the voltage power inputs for their microprocessors depending on operating conditions. The microprocessor issues voltage identification (VID) codes which contain digital bits that specify the input voltage required at a particular instant, depending on the processor activity. This enables the processor to conserve energy when the load requirements are low and receive more power when requirements are high. Each manufacturer uses different VID codes and the VDD codes may be different for different processor chips made by the same manufacturer.

[0007] In the past, power supplies for computer systems required dedicated power supplies capable of interpreting the VID codes for a particular processor. However, these power supplies were not capable of interpreting the VE) codes for processors other than the processor for which they were designed.

[0008] SUMMARY OF THE INVENTION

[0009] It is accordingly an object of the present invention to provide a power supply that is capable of responding to load characteristic data such as VID codes of a plurality of processor types and providing the required voltages and/or other requirements, such as over voltage protection limits in accordance with the load characteristics data.

[0010] The above and other objects of the invention are achieved by a power supply for powering an electrical load, the electrical load generating load characteristic data that determines a power supply characteristic to be provided to the electrical load from the power supply, the power supply comprising a voltage regulator for generating an output voltage to be provided as the input voltage for powering the electrical load, the voltage regulator being responsive to a reference signal for setting a characteristic of the power supply, and a control circuit for generating the reference signal for the regulator, the control circuit being responsive to the load characteristic data from the electrical load and to a selection input for selecting the type of electrical load from a plurality of electrical load types, whereby the selection input determines the type of electrical load to enable the load characteristic data to be evaluated by the control circuit to generate the reference signal for the regulator.

[0011] The above and other objects are furthermore achieved by a power supply for powering a microprocessor load, the microprocessor load generating digital voltage identification (VID) codes that determine the input voltage to be provided to the microprocessor load from the power supply, the power supply comprising a voltage regulator for generating an output voltage to be provided as the input voltage for powering the microprocessor load, the voltage regulator being responsive to a reference voltage for setting the output voltage; and a VID control circuit for generating the reference voltage for the regulator, the VID control circuit being responsive to the digital VBD codes from the microprocessor load and to a selection input for selecting the type of microprocessor load from a plurality of microprocessor load types, whereby the selection input determines the type of microprocessor load to enable the VID codes to be evaluated by the VID control circuit to generate the reference voltage for the regulator.

[0012] The objects of the invention are also achieved by a method for powering an electrical load, the electrical load generating load characteristic data that determines a power supply characteristic to be provided to the electrical load from the power supply, the method comprising generating an output voltage to be provided as the input voltage for powering the electrical load in response to a reference signal for setting a characteristic of the power supply, and generating the reference signal for the regulator in response to the load characteristic data from the electrical load and to a selection input for selecting the type of electrical load from a plurality of electrical load types, whereby the selection input determines the type of electrical load to enable the load characteristic data to be evaluated to generate the reference signal for the regulator.

[0013] The above and other objects are also achieved by a method for powering a microprocessor load, the microprocessor load generating digital voltage identification (VID) codes that determine the input voltage to be provided to the microprocessor load from the power supply, the method comprising generating an output voltage to be provided as the input voltage for powering the microprocessor load in response to a reference voltage for setting the output voltage; and generating the reference voltage for the regulator in response to the digital VTD codes from the microprocessor load and to a selection input for selecting the type of microprocessor load from a plurality of microprocessor load types, whereby the selection input determines the type of microprocessor load to enable the VID codes to be evaluated to generate the reference voltage for the regulator. Other features and advantages of the present invention will become apparent from the following description of the invention which refers to the accompanying drawings.

[0014] BRIEF DESCRIPTION OF THE DRAWINGS

[0015] The invention will now be described in greater detail in the following detailed description with reference to the drawings in which:

[0016] Fig. 1 shows an overall schematic diagram of a two phase converter switching regulator power supply and, in particular, for providing power to a portable computer such as a laptop;

[0017] Fig. 2 shows the block diagram of the two phase converter of Fig. 1 ;

[0018] Fig. 3 shows waveforms in the circuit of Fig. 2;

[0019] Fig. 4 shows further waveforms of the circuit of Fig. 2; and

[0020] Fig. 5 show the block diagram of the VID control portion of the circuit of Fig. 1 for setting the output voltage of the converter and over- voltage protection limit in accordance with the VID code and selection input.

[0021] DETAH RD DESCRIPTION OF PREFERRED EMBODIMENTS OF THE INVENTION

[0022] With reference to Fig. 1, the block diagram for a two-phase buck converter switching regulator power supply is shown. A control chip 10, whose block diagram is described with respect to Fig. 2 in more detail, receives a number of digital inputs VTD0-VID5 referenced with 12 in Fig 1. The VID inputs are received from the microprocessor being powered and are digital bits that will set the voltage output of the converter under various conditions. For example, for an Intel VR-10 chip, the output voltage varies between 0.8375V and 1.6000V depending on the setting of the digital bits on VIDO to VID5, as determined by the chip manufacturer. A pin VIDjSEL (13) is used to indicate which processor chip is being powered, and this will enable control chip 10 to interpret the VID codes. For example, if VID SEL is grounded, the processor chip is an INTEL VR-10 and the VID codes will be interpreted to provide the proper voltage for this chip. If VID_SEL is at VCC, the processor is an AMD ATHLON. If VID_SEL is left open, the processor is an AMD HAMMER. For the ATHLON chip, the Vout range is from 1.100 to 1.850V. For the AMD HAMMER chip, the VOUT range is from 0.800 TO 1.550V. For all three processors, when all VID bits are 1, VOUT is disabled or OFF. In Fig. 1, VID_SEL is illustratively connected to ground, so control chip 10 will interpret he VID codes for the Intel VR-10 chip.

[0023] Returning to Fig. 1, power is provided at VIN from a suitable power source, typically a battery or an AC-DC transformer/rectifier. The control chip 10 has outputs GATE Hl and GATE Ll for driving the high side and low side transistors, respectively, of a first phase 14 of the multi-phase converter. Transistor Hl is the high side transistor and transistor Ll is the low side transistor.

[0024] Outputs GATE H2 and GATE L2 drive the second phase 16 comprising a high side transistor H2 and a low side transistor L2. Each set of transistors are arranged in a half bridge arrangement and their common connection is provided to respective output inductors LlO and L20. The other ends of inductors LlO and L20 are coupled together at a common output node VOUT+. The output is taken across an output capacitor COUT coupled between VOUT+ and ground (VOUT-).

[0025] The output voltage is sensed between VOUTSNS+ and VOUTSNS- which are respectively applied to a feedback FB input and VOSNS- input of the control chip 10. Current senses for each phase are provided at inputs CSINPl and CSINP2, respectively. The current is sensed through lossless average inductor current sensing. The series resistor RCSl and capacitor CCSl for phase one are connected in series across the inductor LlO. The voltage across the capacitor is sensed. The resistor RCSl and capacitor CCSl are chosen so that the time constant of RCSl and CCSl equals the time constant of the inductor which is the inductance of LlO divided by the inductor DC resistance. When the two time constants match, the voltage across CCSl is proportional to the current in LlO and the sense circuit can be treated as if only a sense resistor with the value of RL (the DC resistance of LlO) was used. A mismatch of the time constants does not affect the measurement of inductor DC current but affects the AC component of the inductor current. The advantage of sensing the inductor current verses high side or low side sensing is that actual output current being delivered to the load is sensed rather than peak or sampled information about the switch currents. The output voltage can be positioned to meet a load line based on real time information. Except for a sense resistor in series with the inductor, this is the only sense method that can support a single cycle transient response. Other methods provide no information during either load increase (low side sensing) or load decrease (high side sensing). The other phase two has a sensing resistor RCS2 and capacitor CCS2 and functions in the same way.

[0026] The block diagram of the control chip 10 is shown in more detail in Fig. 2. Voltage mode control with trailing edge modulation is used. A high gain, wide bandwidth voltage type error amplifier 50 is used in a voltage control loop. Output voltage sensing is provided at input FB which is provided to the inverting input of the error amplifier. The other, noninverting input is coupled to a voltage reference VDAC, which is set by the VDD and VID_SEL pins as shown and described with reference to Fig. 1 above. The VID_SEL pin in Fig. 1 is shown grounded for the Intel VRlO chip. For other processors, for example, the AMD HAMMER or ATHLON processors, the VTD_SEL pin is connected to a different potential or left open. For the AMD HAMMER processor, VID_SEL is open. For the AMD ATHLON chip, VTD_SEL is connected to VCC. The setting of VDAC will determine the reference voltage VDAC for the error amplifier 50, and thus set the output voltage.

[0027] The control chip 10 includes an oscillator 60 which is programmable using an external resistor ROSC. The oscillator generates an internal 50 percent duty cycle sawtooth signal as shown in Fig. 3A. The 50 percent duty cycle sawtooth signal of Fig. 3 A is used to generate two 180[deg.] out of phase timing pulse signals that set the phase 1 and phase 2 RS Flip Flops 70 and 80. The timing pulses are shown in Figs. 3B and 3C and indicated in Fig. 2 as CLKl and CLK2.

[0028] With reference to Figs. 2 and 3, each flip flop 70 and 80, upon receiving a clock pulse, is set. Furthermore, a respective ramp voltage is provided to respective PWM comparators 90 and 100 at their non-inverting inputs. The error amplifier 50 output is provided to the inverting inputs of each of the PWM comparators. The PWM comparator 90 is provided with a fixed slope ramp voltage provided by current charging through a capacitor 110 from a current source IROSC/2. When the flip flop 70 is set, the low side switch Ll is turned off and the high side switch Hl is turned on. See also Figs. 4A, C and D. A switch SWl across capacitor 110 is opened by the QB output of Flip Flop 70, allowing the capacitor 110 to begin charging to provide the ramp voltage to PWM comparator 90. Likewise, in the other phase controlled by flip flop 80, the low side driver is turned off and the high side driver turned on upon receiving a clock pulse and a capacitor 120 begins to charge when a switch SW2 is opened by the QB output of flip flop 80.

[0029] For phase 1, the capacitor 110 is charged by a current source that is proportional to the switching frequency resulting in a fixed slope ramp rate of approximately 57 milivolts per percent duty cycle. For example, the steady state operating switch mode duty cycle is 10 percent and the internal ramp amplitude is typically 570 milivolts from the starting point to the time when the ramp crosses the output voltage of the error amplifier EAOUT as shown in Fig. 3D. In Fig. 3D, the fixed slope ramp signal provided to the non-inverting input of PWM comparator 90 is shown in the first and third quadrants of the graph.

[0030] In contrast, the PWM comparator 100 for the second phase is provided with a variable slope ramp voltage which is shown in the second and fourth quadrants of Fig. 3D and which will be explained in further detail below. For phase 1, when the PWM ramp voltage exceeds the error amplifier output voltage, the flip flop 70 is reset. This turns off the high side switch Hl and turns on the low side switch Ll and discharges the PWM ramp to 0.7V until the next clock pulse. Flip Flop 80 and comparator 100 of phase 2 operate in similar fashion, although, as explained below, the slope of the ramp signal provided to the non-inverting input of comparator 100 is variable.

[0031] Each flip flop 70, 80 is reset dominant, allowing both phases to go to zero duty cycle within a few tens of nano-seconds in response to a load step decrease. Phases can overlap and go to 100% duty cycle in response to a load step increase with turn-on gated by the clock voltage. An error amplifier output voltage greater than the common mode input range of the PWM comparator results in 100% duty cycle regardless of the voltage of the PWM ramp. This arrangement ensures that the error amplifier 50 is always in control and can demand 0-100% duty cycle if required. It also favors response to a load step decrease which is appropriate given the low output to input voltage ratio of most systems. The inductor current will increase much more rapidly than decrease in response to load transients.

[0032] This control method is designed to provide a single cycle transient response where the inductor current changes in response to load transients within a single switching cycle, maximizing the effectiveness of the power supply and minimizing the output capacitor requirements.

[0033] As discussed above, the ramp signals to the comparators 90 and 100 are different. The PWM comparator 90 receives a fixed slope ramp voltage as shown in quadrants 1 and m of Fig. 3D. The PWM comparator 100, in contrast, receives a variable slope ramp voltage as sown in Quadrants II and IV of Fig. 3D at its non- inverting input. This variable slope ramp voltage is adjusted by a share adjust error amplifier 130 in response to inputs CSINPl and CSINP2.

[0034] The current sharing between the two phases is achieved by a master-slave current share loop topology. The output of the phase 1 current sense amplifier 140 sets a variable reference for the share adjust error amplifier 130. The share adjust error amplifier will then adjust the duty cycle of the PWM ramp 2 by adjusting its slope, as shown in Fig. 3D by the dashed lines, to force the input error of the share adjust amplifier to zero, resulting in accurate current sharing between the two phases.

[0035] The maximum and minimum duty cycle adjust range of ramp 2 compared to ramp 1 in the preferred embodiment is limited to 0.5X and 2.0X the master or fixed slope (phase 1) ramp signal. This is shown by the slope of the ramp voltage provided to the phase 2 PWM comparator 100 in Fig. 3D. Minimum duty cycle is shown by the ramp signal with the highest slope in Fig. 3D. The maximum duty cycle is shown by the ramp with the lowest slope in Fig. 3D.

[0036] The cross-over frequency of the current share loop can be programmed with a capacitor at the SCOMP input terminal so that the share loop does not interact with the output voltage loop. The SCOMP capacitor is driven by a transconductance stage capable of sourcing and sinking 25 microramps. The duty cycle of ramp 2 inversely tracks the voltage on the SCOMP pin. If the voltage SCOMP increases, the slope of the ramp provided to PWM comparator 100, that is, the phase 2 comparator, will increase and the respective duty cycle will decrease resulting in a reduction in the output current of phase 2. Due to the limited 25 microamp source current, an SCOMP precharge circuit is included to precondition V(SCOMP) so that the duty cycle of the ramp signal provided to PWM comparator 100 is equal to the duty cycle of ramp 1 prior to any gate pulses provided to the high side transistors.

[0037] As shown in Figs. 2 and 3, the fixed ramp charges from a current source IROSC/2. The variable slope ramp charges at IROSC, but is shunted by a variable current sink 190, that sinks current in a range from 0 to IROSC x3/4. Thus, the range of current charging capacitor 120 ranges from IROSC to IROSC/4, that is, from 2X to Vz the charging rate of capacitor 110 in the fixed slope ramp generator circuit.

[0038] Fig. 4 depicts the PWM operating waveforms under various conditions for the first phase. The second phase is similar, except that the PWM ramp 2, unlike PWM ramp 1, has a variable slope. The CLKl pulses are shown being provided to the flip flop 70. The error amplifier 50 output voltage EAOUT is shown in Fig. 4B for various load conditions. As shown in the left hand portion of Fig. 4B, when the ramp voltage to PWM comparator 90, herein identified as PWM ramp 1, equals the error amplifier 50 output voltage, the high side transistor is turned off and the low side transistor is turned on as shown in Figs. 4C and 4D. At the next clock pulse (CLKl), the error amplifier output has increased, indicating that the output voltage has dropped due to higher current demands. Accordingly, the ramp voltage will equal the error amplifier voltage only after the ramp voltage has increased to a higher voltage level. This will ensure that the high side transistor has an increased duty cycle, that is, the pulse width is longer as shown in Fig. 4C, thus increasing the output current supplied to the phase 1 inductor. Correspondingly, the low side transistor will be off for a longer period of time as shown in Fig. 4D.

[0039] By the third clock pulse, as shown in Fig. 4, the error amplifier input is nearly zero, thus indicating that the current demands have decreased or there is a fault. If the error amplifier's output voltage drops below 0.55 volts, a zero percent duty cycle comparator 160 (Fig. 2) also turns off the low side transistor. As shown, the high side transistor is also off during this period.

[0040] By the fourth clock pulse of Fig. 4, the error amplifier output voltage has again increased and the ramp is shown in Fig. 4B and the gate drives are as shown in Fig. 4C and 4D.

[0041] As shown in Fig. 3C, the circuit allows sharing of current by adjusting the slope of the ramp voltage to at least one, but not all of the PWM comparators. For a two phase converter, the slope of the ramp for only one phase is adjusted. For a three phase converer, two ramp slopes are adjusted. The slope of the ramp provided to the first comparator 90 provided at its non-inverting input is always constant as shown by fixed ramp 1 in Fig. 3D. For example, if the current demanded in phase 1 increases, this will be sensed at the node of resistor RCSl and CCSl. The increased current will be reflected at the non-inverting input of amplifier 140, which is added to voltage VDAC by a summing stage 170. The increased output of the summing stage 170 is provided to the non-inverting input of the share adjust error amplifier 130, increasing the output of the share adjust error amplifier. This will increase the current through the current source 190, shunting current away from the capacitor 120, thereby increasing the time required to charge capacitor 120. The slope will flatten out as shown in Fig. 3D by the ramp 2 waveform having a longer duty cycle. This will cause the output of the PWM comparator 100 to stay low longer, thus ensuring that the flip flop 80 will remain set, keeping the high side transistor H2 on for a longer period of time, thus increasing the current available from the second phase. Thus, the second phase matches an increased current demanded by the first phase. As the second phase current increases, the first phase will compensate by decreasing until both phase currents are equal. This will occur because the error amplifier output will also decrease as the current supplied by the second phase increases.

[0042] Similarly, should the current in the second phase increase as sensed by the sense voltage CSINP2, the output of amplifier 150 will increase and hence the inverting input to the share adjust error amplifier 130 will increase, decreasing the output of the share adjust error amplifier. This will decrease the current shunted by current source 190, allowing capacitor 120 to charge more quickly and thus the ramp 2 voltage has a higher slope as indicated in Fig. 3D. Thus, the PWM comparator output will go high more quickly, resetting flip flop 80 and thereby turning off the high side transistor H2 thereby decreasing the current<"> supplied by the second phase. At the same time, the error amplifier 50 output will have increased, thus lengthening the on time of the high side transistors of both phases. To compensate for the decreased current caused by the reduced ramp 2 slope, the first phase will supply current to match the reduced current supplied by the second phase. The current supplied by the two phases will be driven such that the error across the share adjust error amplifier inputs is driven to zero. Conversely, should the current in phase 1 decrease, the non-inverting input of amplifier 130 will decrease, causing the output of amplifier 130 to decrease, resulting in capacitor 120 charging more quickly, turning off the high side transistor of phase 2 more quickly, reducing the phase 2 current to match phase 1.

[0043] Should the current in phase 2 decrease, the voltage at the inverting input of amplifier 130 will decrease, causing capacitor 120 to charge less quickly, increasing the current supplied by the phase 2 transistors. The phase 1 transistors will compensate by decreasing the current they supply to match the phase 2 transistors. Once the amplifier 130 inputs are equal, the output phase currents will be equal.

[0044] In all cases, although the error amplifier 50 output tracks the output current demands (it increases when the output current demand increases and decreases when the output current demand decreases), the share adjust amplifier 130 operates to equalize the currents in the plurality of phases. Accordingly, although the error amplifier 50 will operate to increase or decrease the current in all phases, as demanded by the load, the share adjust amplifier will operate to increase or decrease the currents supplied by the phases having PWM comparators driven by variable slope ramp signals to equalize the load currents in all the phases.

[0045] Fig. 5 shows details of the VID control circuitry for setting the output voltage of the converter.

[0046] The VID codes are received from the microprocessor at the VID inputs 12. The VID inputs 12 are each pulled up by respective current sources 300, for example, 18 [mu]k current sources that pull up the inputs to 4.9 V, as shown by voltage source 301. Block 310 comprises a plurality of VID input comparators 310A to 310F (one for each VID input) having a threshold voltage 312. Only comparator 310A is shown. The threshold voltage 312 is determined by the input on VID_SEL. For the Intel VR- 10 processor (HAMMER OR ATHLON), the threshold is 0.6V and for the AMD processors, the threshold is 1.5V for the AMD chips. When VID_SEL is open or at VCC, the threshold will be 1.5V. When VID_SEL is at ground, the threshold will be set to 0.6V for the Intel VR-10 Chip.

[0047] When VID-SEL is at ground potential, the outputs of comparators 320 and 330 will both be low, and this will inform Digital to Analog Converter (DAC) 340 that the VID codes should be interpreted for the Intel VR-10 chip. When inputs 350 and 360 are both low, the DAC 340 defaults to the Intel VR-10 chip VID codes. The low output of comparator 330 will also select the 0.6V threshold via switch 311.

[0048] When VID-SEL is open, the comparator 320 output will be low. When VID- SEL is open, the current source 321 will pull up VID-SEL to a voltage below the 3.3V reference for comparator 320, so its output will be low. However, the output of comparator 330, which has a 1.2V reference will be high, and thus input 360 will be high, instructing DAC 340 to interpret the VID codes for the AMD HAMMER Chip. At the same time, the high output of comparator 330 selects, via switch 311, the 1.5V threshold for the VID input comparators 310.

[0049] If VID_SEL is at VCC, then the outputs of comparators 320 and 330 are both high, thus informing DAC 340 that the VID codes should be interpreted for an AMD ATHLON processor chip. The high output of comparator 330 also selects the 1.5V threshold for VID input comparators 310.

[0050] Depending on the input VID bits, as decoded by comparators 310, DAC 340 will provide a reference voltage VDAC 380 via trans-conductance DAC buffer 360 to the error amplifier 50, described in connection wit Figs. 2-4, to set the converter output voltage. The VDAC voltage is trimmed to the Error Amplifier output voltage with EAOUT tied to FB via an accurate resistor. This compensates DAC Buffer input offset, Error Amplifier input offset, and errors in the generation of the FB bias current which is based on RROsc- This trim method provides a 0.5% system accuracy.

[0051] The VJD control circuit of Fig. 5 can accept changes in the VJD code while operating and vary the VDAC voltage accordingly. The circuit detects a VJD change and blanks, the DAC 340 output response for 400ns via blanking circuit 370 to verify the new code is valid and not due to skew or noise. The sink/source capability of the VDAC buffer amp 362 is programmed by the same external resistor that sets the oscillator frequency, RR0SC, described previously. The slew rate of the voltage at the VDAC pin 380 can be adjusted by an external capacitor CDAC between VDAC pin and the VOSNS- pin. See Fig. 1. A RDAC resistor connected in series with this capacitor is used to compensate the VDAC buffer amplifier. See Fig. 1. Digital VID transitions result in a smooth analog transition of the VDAC voltage and converter output voltage minimizing inrush currents in the input and output capacitors and overshoot of the output voltage.

[0052] Adaptive voltage positioning is used to reduce output voltage deviations during load transients and power dissipation of the load when it is drawing maximum current. The circuitry related to voltage positioning is shown in Fig. 2. Resistor RFB is connected between the inverting input of error amplifier 50 (pin FB) and the converter output voltage. An internal current source 200 whose value is programmed by the same external resistor that programs the oscillator frequency, RR0SC, pumps current out of the FB pin. The FB bias current develops a positioning voltage drop across RFB which forces the converter's output voltage lower to V(VDAC)-I(FB)* RFB to maintain a balance at the error amplifier 50 inputs. RFB is selected to program the desired amount of fixed offset voltage below the DAC voltage.

[0053] The voltage at the VDRP pin is an average of both phase current sense amplifiers 140 and 150 and represents the sum of the VDAC voltage and the average inductor current of all the phases. The VDRP pin is connected to the FB pin through the resistor RDRP. The error amplifier 50 forces the voltage on the FB pin to equal VDAC through the power supply loop. Therefore, the current through RDRP is equal to (VDRP-VDAC) /RDRP. As the load current increases, the VDRP voltage increases accordingly, which results in an increased RFB current, further positioning the output regulated voltage lower, thus making the output voltage reduction proportional to an increase in load current. The droop impedance or output impedance of the converter can thus be programmed by the resistor RDRP. The offset and slope of the converter output impedance are independent of the VDAC voltage.

[0054] AMD specifies the acceptable power supply regulation window as +-50mV around AMD's specified VID table voltages. The VID table voltages are available in specifications from the chip manufacturers. Intel, for the VR-10.0, specifies the VID table voltages at the absolute maximum power supply voltage. In order to have all three DAC options, the HAMMER and ATHLON DAC output voltages are pre- positioned 5OmV higher than listed in AMD specifications. During testing, a series resistor is placed between EAOUT and FB to cancel the additional 5OmV out of the digital to analog converter. The FB bias current, equal to IROSC, develops the 5OmV cancellation voltage. Trimming the VDAC voltage by monitoring V(EAOUT) with this 5OmV cancellation resistor in circuit also trims out errors in the FB bias current.

[0055] The VDRP pin voltage represents the average current of the converter plus the DAC voltage. The load current can be retrieved by subtracting the VDAC voltage form the VDRP voltage.

[0056] Fig. 5 shows that the invention can determine or set other characteristics of the power supply in addition to the power supply output voltage. For example, the invention can be used to set the OVP (over- voltage protection) limit. Referring to Fig. 1, the control chip 10 has an OVP input 8. OVP input 8 sets the over- voltage protection limit for the power supply. For Intel chips, the OVP limit is 150 mV above VDAC. For AMD, it is 450 mV above VDAC. To accomplish this, an OVP comparator 390 is provided responsive to voltage FB (the output voltage of the power supply) and a selected voltage VDAC + 150 mV or VDAC + 450 mV. If VID_SEL is either at VCC or floating, line 360 will be high, meaning the load is an AMD chip, so switch 400 selects reference voltage 410 (450 mV). If line 360 is low, the load is as Intel VR-10.0 chip and reference voltage 420 (150 mV) is selected. Although the invention has been illustrated with reference to controlling the output voltage and OVP limit, it should be appreciated that other outputs or characteristics of the power supply can be similarly customized to the load by the invention.

[0057] Although the present invention has been described with reference to a 2 phase converter, the invention is also applicable to any type of power supply, for example, a single phase converter or converter having more than 2 phases or a non-converter power supply.

[0058] Also, although the invention has been described with reference to selecting between three load types (Intel VR-10.0, AMD ATHLON and AMD HAMMER), those of skill in the art will appreciate that the invention can be expanded to four or more load types, for example, four or more different microprocessor types. This can be accomplished by suitably designing the selection circuitry responsive to the VTD- SEL pin so that it can discriminate between 4 or more procesor types. For example, as shown in Fig. 5, the VID-SEL pin provides three levels to the selection circuitry; ground, VCC and floating. To expand the circuit to accommodate four load types, a fourth level on VID-SEL can be provided (for example, a voltage level VBIAS between ground and VCC) and the selection circuitry appropriately redesigned, for example, by adding a further comparator or comparators.

[0059] Although the present invention has been described in relation to particular embodiments thereof, many other variations and modifications and other uses will become apparent to those skilled in the art. Therefore, the present invention should be limited not by the specific disclosure herein, but only by the appended claims.

「特表2008-511283およびWO2006026169より引用」

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[Claims] シグマデルタ測定法を使用してキャパシタンスを検出するための方法およびシステム

【特許請求の範囲】
【請求項1】
可測キャパシタンスを測定するための方法であって、
第1のスイッチを使用して前記可測キャパシタンスに電圧を印加するステップと、
前記可測キャパシタンスが、受動回路網と電荷を再分配することを可能にするステップと、
前記受動回路網の前記電荷がしきい値を越えている場合に、ある電荷量だけ前記受動回路網の電荷を変更するステップと、
前記印加ステップ、前記可能にするステップおよび前記変更ステップの各々を、少なくとも1回を繰り返すステップとを有する方法。
【請求項2】
前記電圧は予め定められた電圧であり、前記ある電荷量は前記予め定められた電圧に基づいている請求項1に記載の方法。
【請求項3】
前記変更ステップの繰り返し回数に少なくとも部分的に基づいて、前記可測キャパシタンスの値を決定するステップを更に有する請求項1に記載の方法。
【請求項4】
前記印加ステップの繰り返し回数は、前記変更ステップの繰り返し回数とは異なる請求項1に記載の方法。
【請求項5】
前記変更ステップは、前記受動回路網の前記電荷を複数回変更するステップを有する請求項1に記載の方法。
【請求項6】
前記印加ステップは、前記変更ステップのそれぞれの繰り返しに対して複数回実行され、前記可能にするステップは、前記変更ステップのそれぞれの繰り返しに対して複数回実行される請求項1に記載の方法。
【請求項7】
前記印加ステップは、ティジタル制御回路の出力ピンを作動させるステップを有する請求項1に記載の方法。
【請求項8】
前記受動回路網の変更された前記電荷量は、帰還キャパシタンスの電荷に対応している請求項1に記載の方法。
【請求項9】
前記受動回路網の変更された前記電荷量は、既知の期間、抵抗を介して印加された電流に対応している請求項1に記載の方法。
【請求項10】
前記電流は、前記抵抗の両端に第2の電圧を印加することによって印加される請求項9に記載の方法。
【請求項11】
前記印加ステップ、前記可能にするステップおよび前記変更ステップを複数の可測キャパシタンス間で多重化するステップを更に有し、前記可測キャパシタンスは、前記複数の可測キャパシタンスの1つである請求項1に記載の方法。
【請求項12】
前記印加ステップおよび前記可能にするステップは、スイッチおよび受動素子のみを使用して実行される請求項1に記載の方法。
【請求項13】
前記スイッチはコントローラのティジタル出力を有する請求項12に記載の方法。
【請求項14】
前記印加ステップ、可能にするステップおよび変更ステップは、コントローラのティジタル入力およびティジタル出力を使用して実行される請求項1に記載の方法。
【請求項15】
前記しきい値は、コントローラのティジタル入力のスレッショルド電圧によって決定される請求項1に記載の方法。
【請求項16】
前記しきい値は、アナログディジタル変換器によって決定される請求項1に記載の方法。
【請求項17】
前記印加ステップは前記可測キャパシタンスを充電するステップを有し、前記変更ステップは前記受動回路網から電荷を除去するステップを有する請求項1に記載の方法。
【請求項18】
前記印加ステップは前記可測キャパシタンスを放電するステップを有し、前記変更ステップは前記受動回路網に電荷を追加するステップを有する請求項1に記載の方法。
【請求項19】
前記可能にするステップは、再分配回路を使用して、前記可測キャパシタンスが前記受動回路網と電荷を再分配することを受動的に許容するステップを有し、前記印加ステップは、前記再分配回路の時定数よりも相当早く行われる請求項1に記載の方法。
【請求項20】
前記可能にするステップは、第2のスイッチを制御するステップを有する請求項1に記載の方法。
【請求項21】
前記受動回路網の前記電荷の複数の量子化値をメモリに記憶するステップと、
前記複数の値にティジタルフィルタを適用するステップと、を更に有する請求項1に記載の方法。
【請求項22】
前記可測キャパシタンスとは別の保護電極に保護電圧を印加するステップを更に有する請求項1に記載の方法。
【請求項23】
前記印加ステップ中に前記保護電極に印加される前記保護電圧は、前記印加ステップ中に前記可測キャパシタンスに印加される前記電圧と実質的に等しい請求項22に記載の方法。
【請求項24】
前記保護電極に印加される前記保護電圧は、前記可能にするステップの後の前記可測キャパシタンス上の電圧に実質的に等しい請求項22に記載の方法。
【請求項25】
前記印加ステップと前記可能にするステップとの間の前記保護電極に印加される前記保護電圧の変化は、前記印加ステップと前記可能にするステップとの間の前記可測キャパシタンス上の電圧の変化に近い請求項22に記載の方法。
【請求項26】
請求項1の方法を実行するように構成され、コンピュータ実行可能な命令を記憶しているティジタル記録媒体。
【請求項27】
可測キャパシタンスを測定するためのシステムであって、
第1のスイッチを使用して前記可測キャパシタンスに電圧を繰り返し印加する手段と、
前記可測キャパシタンスが、受動回路網と電荷を再分配することを繰り返し可能にする手段と、
前記受動回路網の前記電荷が閾値を越えている場合に、電荷量だけ前記受動回路網の電荷を繰り返し変更する手段と、を有するシステム。
【請求項28】
可測キャパシタンスを測定するための電気回路であって、
前記可測キャパシタンスに結合された第1のスイッチと、
前記可測キャパシタンスに結合され、前記可測キャパシタンスから受け取った電荷を蓄積するように構成された受動回路網と、
前記受動回路網に結合された電荷変更回路と、
第1のスイッチを使用して前記可測キャパシタンスに電圧を繰り返し印加し、前記受動回路網の前記可測キャパシタンスから受け取った電荷を繰り返し蓄積し、前記受動回路網の前記電荷が閾値レベルを越えると、前記電荷変更回路を使用して、前記受動回路網の電荷を電荷量だけ繰り返し変更することによって、前記可測キャパシタンスの値を決定するように構成されたコントローラとを有する電気回路。
【請求項29】
前記電圧は予め定められた電圧であり、前記電荷量は前記予め定められた電圧に基づいている請求項28に記載の電気回路。
【請求項30】
前記電圧は電源電圧である請求項28に記載の電気回路。
【請求項31】
前記受動回路網はコンデンサを有する請求項28に記載の電気回路。
【請求項32】
前記第1のスイッチはコントローラのティジタル出力である請求項28に記載の電気回路。
【請求項33】
前記電荷変更回路と前記受動回路網とに結合された第2のスイッチを更に有し、前記第2のスイッチは、前記受動回路網の前記電荷を前記電荷量だけ変更するように動作可能である請求項32に記載の電気回路。
【請求項34】
前記可測キャパシタンスおよび前記受動回路網に結合された第3のスイッチを更に有し、前記第3のスイッチは、前記可測キャパシタンスが前記受動回路網と電荷を再分配することを可能にするように動作可能である請求項32に記載の電気回路。
【請求項35】
前記可測キャパシタンスおよび前記受動回路網に結合された第2のスイッチを更に有し、前記第2のスイッチは、前記可測キャパシタンスが前記受動回路網と電荷を再分配することを可能にするように動作可能である請求項28に記載の回路。
【請求項36】
前記受動回路網は抵抗を有する請求項31に記載の電気回路。
【請求項37】
前記受動回路網に結合された電圧測定回路を更に有する請求項28に記載の電気回路。
【請求項38】
前記電圧測定回路は比較器を有する請求項37に記載の電気回路。
【請求項39】
前記電圧測定回路はアナログディジタル変換器を有する請求項37に記載の電気回路。
【請求項40】
前記電圧測定回路は、コントローラのティジタル入力の入力閾値を有する請求項37に記載の電気回路。
【請求項41】
前記入力閾値はヒステリシスを有する請求項40に記載の電気回路。
【請求項42】
コントローラの信号ピンを更に有し、前記信号ピンは前記可測キャパシタンスに結合されており、前記コントローラは、前記信号ピンを介して前記可測キャパシタンスに前記電圧を印加するように構成されている請求項28に記載の電気回路。
【請求項43】
第2のスイッチおよび第3のスイッチを更に有し、前記受動回路網は、
前記第3のスイッチと前記可測キャパシタンスとの間に結合された第1のコンデンサと、
前記第1のスイッチと前記第2のスイッチとの間に結合された第2のコンデンサと、を有する請求項28に記載の電気回路。
【請求項44】
第2のスイッチを更に有し、前記受動回路網は、
前記第1のスイッチと前記第2のスイッチとの間に結合された第1のコンデンサと、
前記第1のスイッチと第2の電圧とに結合された抵抗と、
前記第2の電圧に結合された抵抗とを有する請求項28に記載の電気回路。
【請求項45】
前記受動回路網は、前記第1のスイッチに互いに直列に結合され、第2の電圧にも結合されたコンデンサおよび抵抗を有する請求項28に記載の電気回路。
【請求項46】
第2のスイッチおよび第3のスイッチを更に有し、前記受動回路網は、
前記第3のスイッチと前記可測キャパシタンスとの間に結合されたコンデンサと、
前記第1のスイッチと前記第2のスイッチとの間に結合された抵抗とを有する請求項28に記載の電気回路。
【請求項47】
所定時間、前記第2のスイッチを作動させることによって前記受動回路網の前記電荷を変更するように構成されており、これによって、前記受動回路網の電荷が、前記抵抗を通過することを可能にする請求項46に記載の電気回路。
【請求項48】
保護電極を更に有し、前記コントローラは、前記保護電極に保護電圧を印加するように更に構成されている請求項28に記載の電気回路。
【請求項49】
第2のスイッチおよび前記保護電極に結合されたインピーダンス分割器を更に有する請求項48に記載の電気回路。
【請求項50】
前記保護電極は、ティジタルアナログ変換器によって駆動される請求項48に記載の電気回路。

What is claimed is:

1. A method for measuring a measurable capacitance, the method comprising the steps of: applying a voltage to the measurable capacitance using a first switch; allowing the measurable capacitance to share charge with a passive network; changing a charge on the passive network by an amount of charge if the charge on the passive network is past a threshold; and repeating each of the applying step, the allowing step, and the changing step at least once.

2. The method of claim 1 wherein the voltage is a pre-determined voltage and the amount of charge is based on the pre-determined voltage.

3. The method of claim 1 further comprising the step of determining a value for the measurable capacitance based at least in part upon a number of repetitions of the changing step.

4. The method of claim 1 wherein a number of repetitions of the applying step is not equal to a number of repetitions of the changing step.

5. The method of claim 1 wherein the changing step comprises altering the charge on the passive network multiple times.

6. The method of claim 1 wherein the applying step is performed multiple times for each repetition of the changing step, and the allowing step is performed multiple times for each repetition of the changing step.

7. The method of claim 1 wherein the applying step comprises actuating an output pin of a digital control circuit.

8. The method of claim 1 wherein the amount of charge changed on the passive network corresponds to a charge on a feedback capacitance.

9. The method of claim 1 wherein the amount of charge changed on the passive network corresponds to a current applied through a resistance for a known period of time.

10. The method of claim 9 wherein the current is applied by applying a second voltage across the resistance.

11. The method of claim 1 further comprising the step of multiplexing the applying, allowing and changing steps between a plurality of measurable capacitances, wherein the measurable capacitance is one of the plurality of measurable capacitances.

12. The method of claim 1 wherein the applying and allowing steps are performed using only switches and passive elements.

13. The method of claim 12 wherein the switches comprise digital outputs of a controller.

14. The method of claim 1 wherein the applying, allowing and changing steps are performed using digital inputs and outputs of a controller.

15. The method of claim 1 wherein the threshold is determined by a threshold voltage of a digital input of a controller.

16. The method of claim 1 wherein the threshold is determined by an analog-to-digital converter.

17. The method of claim 1 wherein the applying step comprises charging the measurable capacitance and the changing step comprises removing charge from the passive network.

18. The method of claim 1 wherein the applying step comprises discharging the measurable capacitance and the changing step comprises adding charge to the passive network.

19. The method of claim 1 wherein the allowing step comprises passively permitting the measurable capacitance to share charge with the passive network using a sharing circuit, and the applying step occurs substantially faster than a time constant of the sharing circuit.

20. The method of claim 1 wherein the allowing step comprises controlling a second switch.

21. The method of claim 1 further comprising the steps of: storing a plurality of quantized values of the charge on the passive network in memory; and applying a digital filter to the plurality of values.

22. The method of claim 1 further comprising the step of applying a guarding voltage to a guarding electrode distinct from the measurable capacitance.

23. The method of claim 22 wherein the guarding voltage applied to the guarding electrode during the applying step is substantially equal to the voltage applied to the measurable capacitance during the applying step.

24. The method of claim 22 wherein the guarding voltage applied to the guarding electrode is substantially equal to a voltage on the measurable capacitance after the allowing step.

25. The method of claim 22 wherein a change in the guarding voltage applied to the guarding electrode between the applying and allowing steps approximates a change in voltage on the measurable capacitance between the applying and allowing steps.

26. A digital storage medium having computer-executable instructions stored thereon configured to execute the method of claim 1.

27. A system for measuring a measurable capacitance, the system comprising: means for repeatedly applying a voltage to the measurable capacitance using a first switch; means for repeatedly allowing the measurable capacitance to share charge with a passive network; and means for repeatedly changing a charge on the passive network by an amount of charge if the charge on the passive network is past a threshold.

28. An electrical circuit for measuring a measurable capacitance, the electrical circuit comprising: a first switch coupled to the measurable capacitance; a passive network coupled to the measurable capacitance, wherein the passive network is configured to store charge received from the measurable capacitance; and a charge changing circuit coupled to the passive network; and a controller configured to determine a value for the measurable capacitance by repeatedly applying a voltage to the measurable capacitance using the first switch, repeatedly storing charge received from the measurable capacitance on the passive network, and repeatedly changing a charge on the passive network by an amount of charge using the charge changing circuit in response to the charge on the passive network being past a threshold level.

29. The electrical circuit of claim 28 wherein the voltage is a pre-determined voltage and the amount of charge is based on the pre-determined voltage.

30. The electrical circuit of claim 28 wherein the voltage is a power supply voltage.

31. The electrical circuit of claim 28 wherein the passive network comprises a capacitor.

32. The electrical circuit of claim 28 wherein the first switch is a digital output of a controller.

33. The electrical circuit of claim 32 further comprising a second switch coupled to the charge changing circuit and to the passive network, wherein the second switch is operable to change the charge on the passive network by the amount of charge.

34. The electrical circuit of claim 32 further comprising a third switch coupled to the measurable capacitance and the passive network, wherein the third switch is operable to allow the measurable capacitance to share charge with the passive network.

35. The circuit of claim 28 further comprising a second switch coupled to the measurable capacitance and the passive network, wherein the second switch is operable to allow the measurable capacitance to share charge with the passive network.

36. The electrical circuit of claim 31 wherein the passive network comprises a resistor.

37. The electrical circuit of claim 28 further comprising a voltage measuring circuit coupled to the passive network.

38. The electrical circuit of claim 37 wherein the voltage measuring circuit comprises a comparator.

39. The electrical circuit of claim 37 wherein the voltage measuring circuit comprises an analog-to-digital converter.

40. The electrical circuit of claim 37 wherein the voltage measuring circuit comprises an input threshold of a digital input of a controller.

41. The electrical circuit of claim 40 wherein the input threshold has hysteresis.

42. The electrical circuit of claim 28 further comprising a signal pin of a controller, the signal pin coupled to the measurable capacitance, wherein the controller is configured to apply the voltage to the measurable capacitance via the signal pin.

43. The electrical circuit of claim 28 further comprising a second switch and a third switch, and wherein the passive network comprises: a first capacitor coupled between the third switch and the measurable capacitance; and a second capacitor coupled between the first switch and the second switch.

44. The electrical circuit of claim 28 further comprising a second switch, and wherein the passive network comprises: a first capacitor coupled between the first switch and the second switch; and a resistor coupled to the first switch and to a second voltage; and a resistor coupled to the second voltage.

45. The electrical circuit of claim 28 wherein the passive network comprises a capacitor and a resistor coupled to the first switch in series with each other and to a second voltage.

46. The electrical circuit of claim 28 further comprising a second switch and a third switch, and wherein the passive network comprises: a capacitor coupled between the third switch and the measurable capacitance; and a resistor coupled between the first switch and the second switch.

47. The electrical circuit of claim 46 further configured to change the charge on the passive network by activating the second switch for a period of time, thereby allowing charge on the passive network to pass through the resistor.

48. The electrical circuit of claim 28 further comprising a guarding electrode, wherein the controller is further configured to apply a guarding voltage to the guarding electrode.

49. The electrical circuit of claim 48 further comprising an impedance divider coupled to a second switch and the guarding electrode.

50. The electrical circuit of claim 48 wherein the guarding electrode is driven by a digital to analog converter.

AMENDED CLAIMS Received by the International Bureau on 05 December 2006 (05.
12.20069

「特表2008-542760およびWO2006132960より引用」

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シグマデルタ測定法を使用してキャパシタンスを検出するための方法およびシステム

【発明の詳細な説明】
【関連出願の表示】
【0001】
本願は、2005年6月3日出願の米国仮特許出願第60/687,012号、第60/687,166号、第60/687,148号、第60/687,167号、第60/687,039号、および第60/687,037号、ならびに2006年2月16日出願の米国仮特許出願第60/774,843号に対する優先権を主張し、これらを参照によりここに援用する。
【技術分野】
【0002】
本発明は、一般に、キャパシタンスの検知に関し、より詳細には、シグマデルタタイプの測定法を使用して、可測キャパシタンスを検出することが可能な装置、システムおよび方法に関する。
【背景技術】
【0003】
電荷、電流または電圧に反応する静電容量センサは、位置または近接度(あるいは移動、存在または同様の何らかの情報)の検出に使用することができ、コンピュータ、携帯情報端末(PDA)、メディアプレーヤ、ビデオゲームプレーヤ、家電製品、携帯電話、公衆電話、POS端末、現金自動預入支払機、キオスクなどのための入力装置として一般に使用されている。キャパシタンス式の検知法は、ユーザ入力ボタン、スライド調節、スクロールリング、スクロールストリップや、ほかのタイプのセンサで使用されている。このような用途に使用される静電容量センサの1つのタイプにボタン型のセンサがあり、これは、入力の有無に関する情報を提供するために使用することができる。このような用途に使用される静電容量センサの別のタイプにタッチパッド型のセンサがあり、これは、1軸(一次元センサ)、2軸(二次元センサ)または、これ以上の次元の軸に対する位置、移動および/または類似の情報など、入力に関する情報を提供するために使用されうる。また、ボタン型のセンサとタッチパッド型のセンサの両方は、任意選択で、入力に関連する力、継続時間または容量結合の量を示す指標といった、追加の情報を提供するように構成されてもよい。キャパシタンス式の検知法に基づいた二次元のタッチパッド型のセンサの一例が、1999年3月9日にギレスピー(Gillespie)らに付与された米国特許第5,880,411号公報に記載されている。このようなセンサは、例えば、ハンドヘルド型コンピュータやノートブック型コンピュータなどの電子システムの入力装置に容易に見つけることができる。
【0004】
ユーザは、通常、入力装置の上またはその中に位置する1つ以上のセンサの検知領域の近くに、1本以上の指、スタイラスおよび/または物体を置くか、あるいはこれを移動させることによって、キャパシタンス式の入力装置を操作する。これが、検知領域に印加されているキャリア信号にキャパシタンス効果を引き起こし、これが検知され、検知領域に対する1つ以上の刺激の位置情報(位置、近接度、移動、存在または類似の情報など)と相関されうる。今度は、この位置情報を使用して、ディスプレイ画面上のテキスト、グラフィック、カーソル、およびハイライト表示および/またはその他の標識の任意の組合せを、選択、移動、スクロールまたは操作することができる。また、この位置情報を使用して、音量を制御したり、輝度を調整したり、その他の目的を達するなどのために、インタフェースと対話することもできる。
【0005】
静電容量センサは数年にわたって広く採用されているものの、センサの設計者は、センサの機能性と有効性を向上させる方法を模索し続けている。より詳細には、コストを増大させることなく、位置センサの設計と実装を単純化しようと絶えず努力が続けられている。更に、この種のセンサは、さまざまなタイプの電子装置で一層需要が高まっているため、非常に柔軟性が高い一方で、低コストで実装が容易なセンサの設計が求められるようになっている。より詳細には、さまざまな実装のために十分に柔軟であり、かつ高精度のキャパシタンス検知を提供するのに十分高度である一方、コスト効率の変わらないセンサ設計方式が求められている。
【0006】
したがって、可測キャパシタンスを迅速、効果的かつ効率的に検出するためのシステムおよび方法を提供することが望ましい。更に、入手が容易な部品(標準的なIC、マイクロコントローラおよび個別の部品など)を使用して容易に実装できる設計方式を生み出すことが望ましい。ほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【発明の開示】
【0007】
外部の能動アナログ部品を必要とせずに、多くの標準的なマイクロコントローラ上で実装可能なシグマデルタ測定法を使用して、可測キャパシタンスを検出するための方法、システムおよび装置が記載される。各種の実施形態によれば、第1のスイッチを使用して可測キャパシタンスに電圧が印加される。可測キャパシタンスが、受動回路網と電荷を再分配することが可能にされる。受動回路網の電荷がしきい値よりも大きい場合、受動回路網の電荷が予め定められた量だけ変更され、このプロセスが繰り返される。電荷しきい値検出の結果は、電荷の量子化された測定値であり、これがフィルタされ、可測キャパシタンスの示度(measure)が得られる。このような検出方式は、入手が容易な部品を使用して容易に実装することができ、ボタン機能、スライダ機能、カーソル制御またはユーザーインターフェースナビゲーション機能またはほかの任意の機能を実装している静電容量センサに対する指、スタイラスまたはその他の物体の位置を検知するうえで特に有用でありうる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照して本発明のさまざまな態様を記載する。図面において同じ参照符号は類似する要素を参照している。以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
【0009】
各種の例示的な実施形態によれば、キャパシタンス検出および/または測定回路は、シグマデルタ変調法を使用して容易に作製することができる。一般に、「シグマデルタ」との文言は、アナログ-ディジタル変換方式に関し、電極またはその他の電気的ノードによって示されるキャパシタンスなどの電気的効果を定量化するために、電荷の加算(シグマ)と差分(デルタ)を取り入れたものである。シグマデルタキャパシタンス検知では、例えば、アナログ積分器は、通常、複数の電荷移動事象から、可測キャパシタンスから移動した電荷を蓄積する。また、積分された電荷を、既知のレベル付近に維持するために、可測キャパシタンスから受け取った電荷と逆の符号の追加の電荷が、予め決められた量で印加される。すなわち、フィルタ出力を所望のレベル付近に維持するために、量子化された量の電荷が、アナログ積分器から適切に減算される。積分器に印加される逆符号の電荷の量を相関させることによって、可測キャパシタンスによって移動した電荷量を確認することができる。次に、この容量値が、検知ノードの近くに、人の指、スタイラスまたはその他の物体が存在するかどうかを特定したり、他の目的のために使用されうる。このため、シグマデルタ方式は、電極に存在するキャパシタンスの量を決定するなどのために、多くの異なる方法で適用することができる。
【0010】
更に、下記に記載する各種の実施形態は、従来のスイッチング機構(例えば、制御装置の信号ピン、離散型スイッチなど)、量子化器としてのティジタルゲートの入力(制御装置の信号ピンを使用しても実装することができる)、および受動素子(例えば、1つ以上のコンデンサ、抵抗など)のみを使用して容易に実装可能であり、コストを上昇させ、複雑化させる追加の能動電子部品を必要としない。この結果、詳細に後述するように、ここに記載する各種の方式は、入手が容易で、かつ適正な価格の部品を使用して、さまざまな環境において簡便でありながら高信頼で実装することができる。
【0011】
次に図面を参照する。まず図1Aを参照すると、可測キャパシタンス(Cx)102を決定するための例示的な一次シグマデルタ変換器100は、受動回路網109、量子化器110(1ビット量子化器が望ましい場合には、比較器またはティジタルゲートの入力であってもよい)、およびディジタル-アナログ変換器116(1つ以上の電圧へのスイッチであってもよい)のほか、可測キャパシタンス102とデルタ「基準」キャパシタンス(CD)126が、適宜、積分キャパシタンス108に充電および放電することを可能にするスイッチ106,122を適切な個数有する。
【0012】
この実施形態では、受動回路網109は、単純に積分キャパシタンス108として実装されている。積分キャパシタンス108(CI)は、不完全な積分器として構成され、従来のコンデンサを備えて実装されて示されており、そのキャパシタンスは、通常、デルタキャパシタンス126の値または可測キャパシタンス102の予想値よりも大きく、多くの場合は著しく大きい(例えば、1桁以上大きいなど)。例えば、各種の実施形態では、可測キャパシタンス102とデルタキャパシタンス126はピコファラドのオーダーであり、積分キャパシタンス108はナノファラドのオーダーでありうるが、別の実施形態では、特定のキャパシタンスの値にさまざまに異なる値が採用されてもよい。実効デルタキャパシタンス126は、ディジタル-アナログ変換器の電圧118,120および充電電圧104と共に、可測キャパシタンスの値の範囲を決定する。図1の可測キャパシタンス102とデルタキャパシタンス126の役割を逆にすることも可能である。この場合、スイッチ106によって、デルタキャパシタンス126から積分キャパシタンス108に電荷が移動し、可測キャパシタンス102は、スイッチ122によって伝達され、データ114によって制御される帰還キャパシタンスである。この結果、データ出力114は、可測キャパシタンス102に反比例して、デルタキャパシタンス126に正比例するようになる。このような「逆(reciprical)キャパシタンス」センサは、存在する信号またはノイズが、相互的に決定またはフィルタされる実施形態では、正比例型の静電容量センサよりも有利となりうる。
【0013】
可測キャパシタンス102は、あるキャパシタンスを有する任意の信号源、電極またはその他の電気的ノードの実効キャパシタンスであり、これがシグマデルタ変換器100によって検出可能である。可測キャパシタンス102は、図1Aでは可変コンデンサとして示されている。可測キャパシタンス102は、入力装置が、1本以上の指、スタイラスおよび/またはその他の刺激からの入力を受け取るように、多くの場合、検知ノードからシステムの局所的グラウンドまでの総実効キャパシタンス(total effective capacitance)を表す(「絶対静電容量」)。入力装置の総実効キャパシタンスは極めて複雑なことがあり、センサの設計と動作環境によって決定されるように、直列および並列のキャパシタンス、抵抗およびインダクタンスが含まれる。別の場合には、可測キャパシタンス102は、駆動ノードから検知ノードまでの総実効キャパシタンス(「トランスキャパシタンス(transcapacitance)」)を表してもよい。この総実効キャパシタンスも、極めて複雑なことがある。しかし、多くの場合、入力は、固定のバックグラウンドキャパシタンスと並列の小さな可変キャパシタンスとして単純にモデル化することができる。いずれの場合も、下記に詳しく述べるように、局所的システムアースに参照される充電電圧104が、最初は可測キャパシタンス102に印加され、次に、可測キャパシタンス102が、充電電圧104の印加から生じた電荷を、受動回路網109と再分配することが可能となる。
【0014】
図1Aに示す例示的なシグマデルタ変換器100では、可測キャパシタンス102は充電電圧104に充電され、スイッチ106の位置に応えて、積分キャパシタンス108と電荷を再分配する。同様に、デルタキャパシタンス126が、適切な値(例えば、後述するローまたはハイの基準電圧118,120)で充電され、スイッチ122を介して積分キャパシタンス108に印加される。スイッチ106,122は、それぞれ、制御信号105,124に応えて適切な状態に設定される。このような信号は、スイッチ106,122を、適切な時間に適切な状態に設定するのに適した任意の電気信号、論理信号またはその他の信号である。各種の実施形態では、スイッチ106,122は、制御回路内に発生する内部制御信号に応えて適宜制御されるデジタル制御回路の入出力用信号ピンによって提供される。図1に示した単純な概念を示す実施形態では、制御信号105,124は、記号φ1およびφ2で示される。これらの制御信号は周期的であっても非周期的であってもよく、制御論理などによって生成される。各種の実施形態では、デルタキャパシタンス126は、連続して数回にわたり、充電されて積分キャパシタンス108に再分配されうる。このような実施形態によって、比較的小さなデルタキャパシタンス126が、非常に大きな実効キャパシタンスのような挙動を示すことが可能となる。すなわち、積分キャパシタンス108に印加された電荷の実際の変化(または「デルタ」)が、デルタキャパシタンス126の値のみならず、スイッチ122を介して印加される特定の制御論理と基準電圧の値によっても決定される。
【0015】
積分キャパシタンス108に保持されている電荷は、任意の量子化器110またはその他のアナログ-ディジタル変換(ADC)法を使用して、デジタルデータのストリーム114に適切に変換される。各種の実施形態では、単純な比較器またはデジタルゲートの入力は、積分キャパシタンス108からの入力電圧が、基準電圧(Vcmp)112と比べ大きいか小さいかを示す1ビットのADC出力を供給する。次に、1ビットのADC出力が、図1A~Bに示す信号φ1のような制御信号によってラッチされる。図1Aに示す単純な例示的な量子化器110は、積分キャパシタンスの電圧が基準電圧112よりも大きい場合、論理値「ハイ」または「1」の出力を供給するが、この取り決めは任意に選択される。このため、別の実施形態では、ここに記載する概念から逸脱することなく、この条件で論理値「ロー」または「0」出力が供給されてもよい。量子化器110からの出力は、その後の処理のためにデータストリーム114を維持するために、何らかの従来法を使用して(例えばデジタルラッチ回路111を使用するなど)サンプリングされうる。
【0016】
出力データ114は、デジタル出力の組を表しており、これは、記憶されたり、(例えばデジタルフィルタ115によって)フィルタされたり、平均化されたり、間引きされたり(decimated)、あるいは何らかの方法で処理を受ける。別の実施形態では、従来法を使用して、複数のしきい値を使用するマルチビット分解能、カスケードADCステージなどが提供されてもよい。例えば、閾値(スレッショルド)が、複数の基準電圧(複数の比較電圧Vcmpなど)によって与えられてもよい。高分解能の出力が、一度にラッチされるか、あるいは一連の出力として(例えば逐次比較として)ラッチされうる。量子化器110および/またはラッチ111によって供給されるデジタルデータのストリーム114は、積分キャパシタンス108に印加する「デルタ」電荷(「ステップ」電荷とも呼ぶ)の適量を決定するためにも使用されうる。印加する電荷量を変えるために、複数のデルタキャパシタンスが使用されてもよく、これらは同じ容量であっても容量が異なってもよい。図1Aに示す例示的な実施形態では、例えば、論理値ハイ(“1”)の出力114は、積分キャパシタンス108上の電圧が基準電圧112よりも大きいことを表しており、対応する「デルタ」電荷をデルタキャパシタンス126によって印加すべきことを示している。したがって、データ出力114は、「ロー」の基準電圧118と「ハイ」の基準電圧120、またはこれらの何らかの量子化値を選択するために使用され、デルタキャパシタンス126によって印加される電荷を制御する単純なティジタル-アナログ変換(DAC)116が提供される。別の実施形態では、1つ以上のデータ出力114が、デルタキャパシタンス126の電荷(すなわち基準電荷)が、積分キャパシタンス108と再分配される(例えば、一部が移動されるなど)か、再分配されないかを制御しうる。このため、特定のデータ出力114に対して、デルタキャパシタンス126の電荷が再分配される回数が、0回、1回または複数回となりうる。再分配なし(0回の再分配)とは、電荷が移動しないため、DAC116の出力電圧を、積分キャパシタンス108上の電圧と等しい値に設定することと同じこととなる。いずれの場合も、再分配される実効電荷は、データ出力114の値に対して無視できる程度にされる。このため、DAC116、スイッチ122およびデルタキャパシタンス126のこの「帰還ループ」により、可測キャパシタンス102によって積分キャパシタンス108に印加される電荷を打ち消すために、積分キャパシタンス108に適切な「デルタ」電荷の値が供給される。更に、印加される基準電荷の量が、(デルタキャパシタンス126および基準電圧118,120の値に基づいて)わかる量であるため、受動回路網109の比較的一定の電荷測定を維持するために、積分キャパシタンス108に印加する帰還「デルタ」電荷の総量を、ティジタルデータのストリーム114から容易に決定することができる。すなわち、ティジタルデータのストリーム114は、積分キャパシタンス108に印加される「デルタ」電荷の数を適切に表しており、これは可測キャパシタンス102から受け取る電荷を表わすものである。可測キャパシタンス102から受け取った電荷量を、その電荷を発生させるために先に印加した電圧量と相関させる(フィルタする)ことにより、可測キャパシタンス102を容易に決定することができる。
【0017】
図1Aの図は、静電容量センサの回路の実際の実装ではなく、論理を例示的に表すことを意図したものであるため、各種の代替の実施形態では、図中の特定の機能を、結合、省略、拡張したり、あるいはほかの方法で実装してもよい。例えば、比較器、およびティジタル-アナログ変換機能110,116を、マイクロコントローラなどの1つ以上の入出力用信号ピンによって実装してもよく、図1Aに示すような別個または別々の回路で実装する必要はない。量子化器110は、多くの場合、追加の能動回路を必要とせずに、容易に実装することができる。これは、多くの市販のASICまたはマイクロコントローラ製品が、特定の入力ピンで受け取った信号に対して、CMOSティジタル入力、比較器またはシュミットトリガ機能などを提供しているか、あるいはASICまたはマイクロコントローラ内で、ADCまたはDACなどのピンまたは機能の多重化を可能にしているからである。しかし、一部の実施形態では、外部のマルチプレクサを使用してもよい。更に、このような実施形態では、一般に、得られたティジタルデータ114に対してフィルタリングまたはその他の操作を実行することが可能であり、このため、シグマデルタ法を用いることによって、キャパシタンス検知回路の設計を大幅に簡略化することができる。
【0018】
図1Aの特定のレイアウトは、DAC116は反転させるが、積分キャパシタンス108と量子化器110は反転させない符号規則を採用している。デルタキャパシタンス126は、積分キャパシタンス108に対する「デルタ」または反転作用を、可測キャパシタンス102によって供給される電荷に提供しなければならないが、この「反転」は、どのような方法で適用されてもよい。すなわち、各種基準信号104,112,118,120の符号または大きさを調整するか、図1Aに示す各種部品の構成を調整するか、この両方を行うことによって、任意の数の代替的であるが同等の実装を作製することができる。以下に、キャパシタンスの検知に適した実際の回路の例をいくつか記載する。
【0019】
図1Aに示す基本的な機能は、どのような方法で動作させてもよい。図1Bに示す1つの動作方法では、符号φ1およびφ2で示す重複しない2つの制御信号が、電荷移動プロセスを引き起こす。これにより、可測キャパシタンス102から積分キャパシタンス108に電荷が移動することが可能にされ、積分キャパシタンス108に保持されている電荷レベルを調整するために、デルタキャパシタンス126から逆符号の電荷が移動する。この電荷の移動は、図1Bに示すVX、VIおよびVDの一連の電圧ラインに反映されている(VX、VI、VDは、キャパシタンス102,108,126をそれぞれ指している)。図に示すように、データ値114がロー(“0”)のときはVDはハイ(図1Aの“VH”)に設定され、ハイのときはロー(図1Aの“VL”)のままである。スイッチ122が積分キャパシタンス108に結合すると、デルタキャパシタンス126から適切な電荷が積分キャパシタンス108に移動し、これにより、電圧VIが適宜変化する。最初の立ち上がり時間が過ぎると、電圧VIは、通常、比較器電圧Vcmpに近づく。これは、負帰還の結果、デルタキャパシタンス126によって、積分キャパシタンス108に電荷が追加されるか、あるいはここから電荷が減らされるからである。
【0020】
可測キャパシタンスの値の範囲は、VX、VL、VH、デルタキャパシタンス126の値、1測定サイクルにデルタキャパシタンス126がフィードバックされる回数(N)、および1測定サイクルに可測キャパシタンス102が受動回路網109と再分配される回数(M)によって決定される。測定サイクルは、受動回路網109の電荷が所定のしきい値と比較される間隔である。一次の場合、決定される可測キャパシタンス102の値は(Vcmpへの電圧VIの制御が維持されると仮定した場合)、CD(N/M)((VL-Vcmp)/(VX-Vcmp))と、CD(N/M)((VH-Vcmp)/(VX-Vcmp))の間の値となる。上記したように、多くの代替の実施形態では、図1A~Bの特定の符号規則およびその他の特定の動作パラメータが変更されてもよい。
【0021】
次に、図2を参照する(ただし、図1に示す構造的な特徴も引き続き参照する)。シグマデルタキャパシタンス検知を最適に実装するための例示的な方法200は、可測キャパシタンス102に電圧を印加するステップ(ステップ202)と、可測キャパシタンス102から、積分キャパシタンス108を含む受動回路網109に、電荷が移動することを可能にするステップ(ステップ204)と、次に、しきい値(ステップ206)に基づいて、受動回路網の電荷を調整するステップ(ステップ210)の広いステップを有する。正確なシグマデルタ測定を可能にするために、プロセス200のさまざまステップの各々が、適切な繰り返し回数繰り返される(ステップ214)。
【0022】
充電ステップ202では、適宜、任意の適切な手法を使用して、可測キャパシタンス102に既知の電圧が印加される。各種の実施形態では、課電圧104(例えば、ローまたはハイのデジタル出力、電源信号など)が、適宜、コントローラの信号ピンまたはその他のスイッチ106をオンにする(activate)ことによって印加される。特定の構成において変換器100の各種スイッチを図示したが、これは単に構成の1タイプの例示に過ぎないことが理解されるべきである。また、各種の実施形態においてスイッチを「使用する」または「オンにする」という場合、この「使用する」または「オンにする」ことは、スイッチの選択的な閉動作、スイッチの選択的な開動作、あるいはほかの方法でのスイッチの作動の任意の組合せとして実装できることも理解すべきである。このため、特定の実装のレイアウトに応じて、スイッチの開閉の両方を任意に組み合わせることによって、スイッチを使用して電圧を印加することができる。更に、1つ以上のパルスにより(例えば、スイッチ106を繰り返し入れて切ることによって)、あるいはほかの方法によって、課電圧が、少なくとも1回、可測キャパシタンス102に印加されうる。
【0023】
充電後、可測キャパシタンス102は、増幅器またはその他の能動素子を必要とせずに、電荷をほぼ積分し、蓄積することが可能な受動回路網109と、電荷を再分配することが可能にされる。単純な実施形態では、受動回路網109は、単純に積分キャパシタンス108であり、これは1つのコンデンサであってよい。別の実施形態では、受動回路網109は、任意の個数の抵抗、コンデンサおよび/またはその他の受動素子を適宜有してもよく、以下に、受動回路網の例を数多く記載する。可測キャパシタンス102が、受動回路網と電荷を再分配することを可能にするために必要な動作は、電荷が移動できるだけの十分な時間休止させる(可測キャパシタンスを充電しないなど)だけである。各種の実施形態では、休止時間が比較的短くても(積分キャパシタンス108が可測キャパシタンス102と直接接続されている場合など)、多少の遅延時間が生じてもよい(例えば、可測キャパシタンス102と積分キャパシタンス108の間に1つ以上の抵抗素子が設けられている受動回路網109を、電荷が移動するためなど)。別の実施形態では、電荷移動を可能にすることには、1つ以上のスイッチ(図1のスイッチ106など)を能動的に作動させるかまたは、適宜、その他の動作をとることが含まれうる。各種の実施形態では、ステップ202および/または204が2回以上繰り返されてから、その後の動作が行われてもよい。
【0024】
可測キャパシタンス102は、フィルタキャパシタンスに静的に接続されうるが、キャパシタンス間での電荷の再分配は、充電ステップ202の終了時(可測キャパシタンスへの電圧の印加が停止したとき)に実質的に開始するとみなすことができる点に留意すべきである。更に、再分配された電荷が無視できる程度に、キャパシタンスの電圧同士が近くなると、キャパシタンス間での電荷の再分配が実質的に終了するとみなすことができる。また、電荷の再分配は、次に電圧を印加すると、印加されている(例えば104の充電)電圧が支配的となるため、実質的に終了しうる。このため、フィルタキャパシタンスが可測キャパシタンスに常に結合されている受動的な再分配系であっても、印加電圧源の低インピーダンスによって、印加電圧がなくなるまで、可測キャパシタンスの電荷が無視できる程度で再分配される
【0025】
可測キャパシタンス102からの電荷が受動回路網109に実質上移動すると、受動回路網109の電荷が適切に測定され(ステップ206)、電荷量が適切なしき閾値を越えていると決定されると(ステップ208)変更される(ステップ210)。電荷測定は、どのような方法で行ってもよい。各種の実施形態では、受動回路網109上の電圧は、その電荷が、マイクロコントローラまたはその他の装置の入出力(I/O)ピンから取得されたことを表している。多くのこのような実施形態では、入力ピンと関連する回路が、アナログ-ディジタル(A/D)変換を実行するか、または測定した電圧を1つ以上のスレッショルド電圧VTHと比較することもでき、ステップ206と208を効率的に実行できる。特定の閾値VTH(例えば、図1で量子化器110に供給されるVcmpが表わす基準電圧112)は実施形態によって大きく変わっても、経時により徐々に変化してもよい。単純な実施形態では、CMOSティジタル入力が、比較器(1ビット量子化器)として機能し、基準電圧は、ティジタル入力のしきい値レベルと等しくなっている。量子化器110と受動回路網の接続は、直接の接続であっても、またはマルチプレクサまたはその他の交換網を介したものであってもよい。
【0026】
シュミットトリガなど、入力がヒステリシスを有する場合には、測定した電圧を比較する前に、ヒステリシスが既知の状態に確実に設定されるようにし、すべての比較で閾値を同じに設定することが有用なことが多い。あるいは、ヒステリシスを既知の状態に設定して、比較ごとに閾値を確実に選択してもよい。これは、比較の前の入力を既知の値に設定して、そのヒステリシス状態を設定するだけで行うことができる。
【0027】
受動回路網109の電荷が適切な閾値を超えると、上記したような従来のシグマデルタ法を使用して、可測キャパシタンス102からの再分配電荷に対向する「デルタ」電荷が、(例えば図1のデルタキャパシタンス126を介して)印加され、受動回路網109の電荷が変更される(ステップ210)。多くの実施形態では、電荷が閾値を超えなくても(ステップ211)、受動回路網109の電荷が変更されてもよい(ただし、ステップ208で印加される量とは異なる量が印加される)が、この特徴は全ての実施形態で必須というわけではない。複数の閾値が使用される場合、異なる量の電荷がフィードバックされてもよい。充電サイクルのステップの繰り返しでの異なる状態において、さまざまなキャパシタンス(可測キャパシタンス、デルタキャパシタンス、積分キャパシタンスなど)を通る電荷移動の向きが変わりうるが、ここでは、サイクルの正味の電荷移動を指している点に留意されたい。このように、可測キャパシタンス102が範囲内の場合、受動回路網109上の電荷が、受動回路網109の関連する電圧に必要な値に維持され、これは閾値(VTH)とほぼ等しい。これは、(一時的に図1を参照すると)、量子化器110の出力が、正味の負帰還系においてデルタキャパシタンス126を介してフィードバックされるために、積分キャパシタンス108両端の電圧が、制御ループのため動作中はほぼ一定となるからである。
【0028】
ステップ206で測定した量子化(例えばデジタル)値、および/またはそこから導出される任意の量(特定の期間内に格納される「ハイ」または「ロー」の値のカウントなど)は、量子化データとしてメモリに容易に記憶され、デジタル的にフィルタされるかあるいはほかの方法によって適宜処理されうる(ステップ212)。さまざまなフィルタを、シグマデルタ測定法と共に適宜実装することができ、これには、三角フィルタ、平均化フィルタ、およびカイゼルフィルタ等の従来のデジタル有限インパルス応答(FIR)フィルタのほか、無限インパルス応答(IIR)フィルタがある。
【0029】
数多くの有用な特徴を実装するために、電圧の印加、電荷移動、電荷の変更などのステップが、個別および/または集合的に、任意の回数、繰り返されうる(ステップ214)。例えば、可測キャパシタンス102の量子化値を複数取得することによって、ノイズ効果の低減、信頼性のより高い測定値の提供などのために、測定値に対して、間引き、フィルタリング、平均化および/またはその他のティジタル処理を、制御回路内で容易に行うことができる。多くのこのような特徴について以下に記載する。
【0030】
多くの実施形態の1つの利点として、従来のデジタルコントローラ(マイクロコントローラ、ティジタル信号処理装置、マイクロプロセッサ、プログラマブル論理アレイ、特定用途向け集積回路など)と共に、受動素子のみを使用して、多用途の静電容量センサを容易に実装することができるという点がある。これらの製品の多くは、米国アリゾナ州チャンドラー所在のマイクロチップ・テクノロジー(Microchip Technology)、テキサス州オースティン所在のフリースケール・セミコンダクタ(Freescale Semiconductor)、およびテキサス州ダラス所在のテキサスインスツルメンツ社(TI)などのさまざまな供給元から容易に入手可能である。ここに記載する制御回路の多くは、ここに記載するさまざまなシグマデルタ処理ルーチンの実行に使用するデータおよび命令の記憶に使用できるティジタルメモリ(例えばスタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリまたはフラッシュランダムアクセスメモリ)を備える。例えば、プロセス200は、ここに記載するように、1つ以上の制御回路によって実行されるコンピュータ実行可能な命令を使用して、容易に実装することができる。
【0031】
図3~8は、コンデンサおよび/または抵抗から構成された一体型の制御回路と単純な受動回路網を使用して実装されたシグマデルタ静電容量センサの例示的な実施形態のいくつかを示す。これらの実施形態のいずれも、無数の方法で補足したり、変更して、いくつもの代替の実施形態を生み出すことができる。
【0032】
次に図3Aを参照すると、例示的な静電容量センサ300は、少なくとも3本の入出力信号ピン(I/O)304,306,308と、電源およびグラウンド(または適宜ほかの基準値)へのスイッチとして動作する、コントローラ102内のそれぞれ関連する回路とを有するコントローラ302を適宜有する。図3Aの例では、I/O3(ピン308)は可測キャパシタンス102に結合され、ほかの2つのピンI/O1(ピン304)とI/O2(ピン306)は積分キャパシタンス108を有する受動回路網109に結合されている。積分キャパシタンス108は、可測キャパシタンス102を介して充電され、デルタキャパシタンス126を介して放電されるか、または、この逆が行われる。積分キャパシタンス108は、通常、可測キャパシタンス102の予想値よりもはるかに大きなキャパシタンスを示すように選択され、デルタキャパシタンス126は、測定可能な最大のキャパシタンスを設定するように選択される。この例でも、信号ピンおよび受動回路網109の部品の特定の構成と同様に、特定の容量値とその関係は、特定の実施形態に従って変更されてもよい。例えば、図3Bは、図3Aに示した「並列」構成と同じように動作する3ピンの2コンデンサセンサ350の直列の構成を示す。
【0033】
各種の実施形態では、コントローラ302内のハードウェア、ソフトウェアおよび/またはファームウェア論理は、入出力(I/O)ピン304,306,308に供給される制御信号、およびこれらが受け取る制御信号を制御することによって、シグマデルタ測定プロセスを適切に順序付け、制御する。例示的な動作では、コントローラ302は、ピン308上の電圧を測定することによって、積分キャパシタンス108の電荷を適切にサンプリングする。別の実装では、電圧が他のノードで測定されてもよい。この電圧は図1の量子化器110の入力に相当し、多くの実施形態では、コントローラ回路302内で利用可能なデジタル入力の閾値、オンボードADCまたはシュミットトリガ入力を使用して、定量化することができる。別の実施形態では、ピン308上の電圧を適切な基準値112(図1)と比較するためのアナログ比較器回路が設けられてもよい。データ表現の規則は実施形態によって変わってもよいが、(ピン308の)積分キャパシタンス108上の電圧がしきい値よりも大きい場合が、ある論理値(“1”など)に関連付けられ、しきい値よりも小さい場合が、別の論理値(“0”など)に関連付けられうる。これらの量子化データは、後続の処理のため適宜記憶される(上のステップ212を参照)。シュミットトリガ入力など、ヒステリシスを有する入力が量子化器100として使用される場合には、ここに示した方法の状態0と状態1は、信号ピン308を既知の状態のヒステリシスとする点に留意されたい。
【0034】
図3Aのセンサ回路300を動作させるための例示的な方法が図3C~Dに示される。受動回路網109の動作を制御するために、図3C~Dの「状態1」として示すように、まず、(バッテリ、VDDなどの電源電圧、またはその他の基準電圧からの)実質的に一定の充電電圧が、実質的に一定時間、可測キャパシタンス102に印加される。また、デルタキャパシタンス126に保持されている電荷を除去するために、同じ充電電圧に信号ピン306が駆動される。次に、「状態2」に示すように、ピン306,308を、中間のハイインピーダンスまたは「開放」状態にすることによって、可測キャパシタンス102に印加された電荷が、可測キャパシタンス102に隔離されうる。この中間状態は重複のないスイッチ状態を表しているが、この手法は、明らかに別の状態を使用しなくても行うこともできる。また、ほかの中間的な高インピーダンス状態によって、別の遷移が行われてもよい。次に、状態3において、課電圧の状態と対向する論理状態電圧をピン304に印加することによって(例えば、課電圧が「ハイ」の場合は「ロー」状態を印加するか、あるいはこの逆を行うことによって)、可測キャパシタンス102から受動回路網109に電荷が再分配される。
【0035】
上記の手法では、回路300が定常状態に近づくと、積分キャパシタンス108上の電圧(ピン304に参照される)はほぼ一定となり、ピン308のスレッショルド電圧(関連するI/OのVTHなど)とほぼ等しいはずである。信号ピン304にローが駆動されている場合は、信号ピン308における電圧も同様に、入力ピン308の閾値に相対的に近い値である。次に、状態4においてサンプリングされる量子化器(信号ピン308)の出力は、積分キャパシタンス108の電荷を示す示度となる。サンプリングされた量子化器の出力(信号ピン308の関連する入力から)に応じて、状態5により、積分キャパシタンス108の電荷が変更される。サンプリングされた量子化器(信号ピン308)の出力が閾値よりも大きい場合、状態5Aによって、積分キャパシタンス108から電荷が除去され、そうではない場合には、電荷が除去されない(または除去される電荷が無視できる)(状態5B)。デルタ電荷が印加される(受動回路網109の積分キャパシタンス108の電荷を変更する)か、または印加が省略された後は、信号ピン308がハイインピーダンス状態にされ、その後ピン308をサンプリングするために、受動回路網109の電荷がトラップされうる(状態6)。量子化データが取得され、記憶されると、このデータが、フィルタ、間引き、またはその他の方法で適宜処理され、可測キャパシタンス102の値が決定される。量子化器(例えば信号ピン308)がヒステリシスを有する場合には、状態1によって入力がハイに設定されているため、ヒステリシスの下限の閾値によって出力が決定される。
【0036】
積分キャパシタンス108が可測キャパシタンス102を介して放電され、デルタキャパシタンス126を介して充電される別の実施形態では、量子化器の閾値を下回った場合に電荷が変更される。別の変形例では、正電荷または負電荷が、可測キャパシタンス102およびデルタキャパシタンス126を介して(though)積分キャパシタンス108と再分配されても、電荷が再分配されなくても、しきい値の測定にほかのノード(例えば図3Aのピン304)が使用されてもよい。
【0037】
図4A~Bは、コントローラ302の2本の信号ピン304,306によってシグマデルタサンプリングを可能にする同様の実装を示す。図4Aの実装400では、受動回路網109は、可測キャパシタンス102と、信号ピン306とに接続する、分離抵抗402と直列の積分キャパシタンス108を適宜有する。また、図4Aの実装は、信号ピン304,306に接続されたデルタキャパシタンス126も有する。また、図4Aの実装(および別の実装)は、電源のノイズ除去を向上させるために、任意選択で、電源電圧と分離抵抗402の間に第2のキャパシタンス407を有していてもよい。第2のキャパシタンス407は、電源のノイズが図1Aに110として一般化して示した量子化器のしきい値に結合するのと同じ比で、電源のノイズがノード403に結合するように選択される。電源ノイズの効果を低減させるための他のトポロジも可能であり、2つの例が図9A~Bに示される。図9Aは、1つ以上の積分キャパシタンス108に接続された、キャパシタンス407Aと並列であり、キャパシタンス407Bと直列の抵抗901を示す。図9Bは、1つ以上の積分キャパシタンス108に接続され、別の第2のキャパシタンスのない、分圧器を形成している2つの抵抗903,905を示す。図9A~Bに示す例のように、第2のキャパシタンス407A,Bを使用したり、それに代わるものを利用することは、積分キャパシタンス108を複数有するシステムでは特に有用である。第2のキャパシタンス407A,B、およびそれに代わるものに対して1つの積分キャパシタンス108しか図示していないが、複数の積分キャパシタンスが同じノードを共有してもよい。図4Bの400の「直列」の変形例は、可測キャパシタンス102を積分キャパシタンス108から分離している分離抵抗402を有する受動回路網109を示している。
【0038】
これらの実施形態のいずれにおいても、可測キャパシタンス102は、積分キャパシタンス108と分離抵抗402によって生成されるRC時定数によって実質的にブロックされるのに十分短い充電パルスで充電される。また、充電パルスは、好ましくは、可測キャパシタンスと分離抵抗のRC時定数よりも短い。これによって、可測キャパシタンス102の充電と、積分キャパシタンス108上の電圧の測定の両方を、同じピンを使用して行うことができるようになる。いずれの実施形態においても、信号ピン304またはピン306上で測定された電圧が、デルタキャパシタンス126からの電荷が積分キャパシタンス108と再分配されるかどうかを決定しうる。図4Aの実施形態では、信号ピン306は、可測キャパシタンス102に充電電圧を印加するために使用され、信号ピン304は、デルタキャパシタンス126に充電電圧を印加するために使用される。図4Bの実施形態は異なっており、信号ピン306は、デルタキャパシタンス126に課電圧を印加して、積分キャパシタンス108の電荷を変更するために使用され、信号ピン304は、可測キャパシタンス102に充電電圧を印加するために使用される。図4Bの実施形態では、デルタキャパシタンス126からの再分配を行うことなく、可測キャパシタンス102から積分キャパシタンス108に電荷を複数回再分配するか、または可測キャパシタンス102から電荷を再分配することなく、デルタキャパシタンス126から積分キャパシタンス108に電荷を複数回再分配することが簡単である点に留意されたい。
【0039】
これらの実装の多くでは、充電電圧の前に、先に「電流取消」電圧が印加されてもよい。「電流取消」電圧のタイミングは、状態0で分離抵抗402を介して除去される「寄生」電荷の量が、状態1で分離抵抗402を介して積分キャパシタンス108に追加される「寄生」電荷とほぼ等しくなり、可測キャパシタンス102が、受動回路網109との再分配の前に適切な充電電圧となるように制御される。これにより、可測キャパシタンスの充電タイミングの要件を変えることなく、受動回路網109の低インピーダンスと(分離抵抗402の低い値など)、全体としての受動回路網109の早い時定数が可能となる。
【0040】
可測キャパシタンス102は、分離抵抗402を介して積分キャパシタンス108と電荷を再分配する。抵抗が生み出すRC時間遅延のため、この実施形態は、図4を参照して記載した3ピンの実施形態よりも、電荷の再分配のために使う時間が長くなることがある。しかし、一部の実施形態では、センサの実装に使用するスイッチ/論理回路ピンの数を低減させることによって、共通のチップに追加の検知チャネルを設け、これにより効率向上を図ることが可能となる。
【0041】
図4A~Bに示す例示的な回路は、任意の数の追加の機能を実装するために、さまざまに変更することができる。例えば、コントローラ302のタイミングの精度が比較的高い実施形態では、デルタキャパシタンス126の代りに、従来の抵抗を用い、単に所定時間、ピン304(図4Bではピン306)をオンにすることによって、積分キャパシタンス108に「デルタ」電荷を印加してもよい。更に、信号ピン306のADC機能に存在するヒステリシスの影響を低減させるために、分離抵抗402は有用でありうる。
【0042】
図4Aに示す回路400を動作させるための1つの手法が、図4Cの状態図と、図4Dのタイミング図に示される。これらの図を参照すると、可測キャパシタンス102のレベルを検出するプロセスは、任意選択で、信号ピン306を既知の(例えば論理値ロー)状態にして始まる(状態0)。分離抵抗402が、積分キャパシタンス108と共にRC時定数を生成するため、各リードサイクルの前に、ピン306(図4Bではピン304)が、積分キャパシタンス108に蓄積されている電荷量に大きく影響することなく、短時間、既知の状態(例えばローの論理状態)とされる。積分キャパシタンス108の電荷をサンプリングする前に、たとえ短時間であっても、信号ピン306を既知の状態にすることによって、ピン306のヒステリシスの量がわかり、コントローラ302内で補償することができる。状態0と状態1のタイミングが制御されれば、これらの状態間に抵抗402を通って積分キャパシタンス108に流れる寄生電荷を最小化することができる。
【0043】
次に、状態1に示すように、ピン304,306を既知の(ハイの)論理状態にすることによって、可測キャパシタンス102が充電され、デルタキャパシタンス126が除去される。その後、ピン306を高インピーダンス状態にすることによって、可測キャパシタンスに電荷がトラップされ(状態2)、続いて、分離抵抗402を介して可測キャパシタンス102から積分キャパシタンス108に電荷が再分配する(例えば充電または放電)ために十分な遅延時間が設けられる。電荷が可測キャパシタンス102から再分配されると、(前の状態6において)積分キャパシタンス108上で測定された電圧に基づいて、デルタキャパシタンス126からの「デルタ」電荷が印加されるか、印加が行われない。ここに示した例では、「デルタ」電荷の印加の有無を決定する際に使用された電圧レベルは、前のシグマデルタプロセスの繰返しで取得していた。別の実施形態では、「デルタ電荷」の印加と再分配の直前、あるいは検出プロセスのほかの時点で電圧が測定されてもよい(状態3など)。
【0044】
図5に示すセンサ500を使用すれば、信号ピンの使用本数を更に削減することができる。この場合、可測キャパシタンス102と、積分キャパシタンス108および分離抵抗402から構成される受動回路網109とが、コントローラ302の1つの信号ピン306に接続している。図4Aの実装と同様に、図5Aの実装も、電源のノイズ除去を向上させるために、電源電圧と分離抵抗402間に第2のキャパシタンス407を任意選択で有するか、あるいは図9A~Bに示す回路の1つなどの代りのものを有しうる。この実施形態においても、積分キャパシタンス108に蓄積された電荷への悪影響を低減させるかなくすために、可測キャパシタンス102は、分離抵抗402と積分キャパシタンス108によって生成されるRC時定数よりも短い電圧パルスによって充電される。前述のように、可測キャパシタンス102が分離抵抗402を介して放電し、既知の時間、分離抵抗402に電流を流すために、ピン306に放電電圧をかけることによって、「デルタ」電荷が積分キャパシタンス108に印加される。センサ500が上記のように分離抵抗402を有するため、ピン306のヒステリシスの補償は、サンプリング前にピンを既知の状態にすることより、同様に行うことができる。状態0と状態1の間に抵抗402を流れる寄生電流は、課電圧のタイミングの制御と「電流取消」電圧によって最小化することができる。
【0045】
このような回路を動作させるための例示的な方法が、図5Bおよび5Cに示される。これらの図を参照すると、ピン306は、任意選択で、充電電圧の前に、「電流取消」電圧(グラウンドなど)を供給するように設定され、除去される寄生電荷の量が、充電パルスによって追加される寄生電荷の量にほぼ等しくなるように、「電流取消」電圧の長さが選択される。その後、(ネットワークのRC時定数と比較して)比較的持続時間の短い電圧パルスを印加することによって、可測キャパシタンス102が充電され(状態1)、次に、分離抵抗402を介して積分キャパシタンス108と電荷を再分配することが可能にされうる(状態2)。電荷の再分配に十分な時間が経過したら、ピン306上の電圧をサンプリングすることで電荷が測定され(状態3)、測定した電圧に基づいて、適宜「デルタ」電荷が積分キャパシタンス108に印加されうる(印加されないこともある)(状態4)。ここでも、この実施形態では、積分キャパシタンス108の電荷の所望の変化を得るために、信号ピン306に適切な電圧を適切な時間印加することによって、「デルタ」電荷が単に印加される。
【0046】
上に記載した一般的な構造、概念および手法は、さまざまに変更したり補ったりすることができ、異なるが似ている多くの実施形態において利用することができる。例えば、図6A~Bは、上記の手法を使用して、複数のチャネルのキャパシタンスを検知することができる回路の2つの例を示している。次に図6Aを参照すると、例示的な2チャネル位置センサ600が示されており、これは、それぞれが上の説明の可測キャパシタンス102に相当する2つの感知電極602,604を有する。指、スタイラスまたはその他の物体が電極602,604のいずれかに接近すると、そのノードのキャパシタンスが変化し、その変化は、物体の存在と相関させることができる。換言すると、電極602,604のいずれかの近くに物体が存在しているか、これらに物体が接触していることを、その電極チャネルのキャパシタンスを測定することによって決定することができる。
【0047】
一般に、センサ600の各チャネル(およびB)で使用される検知方式は、上の図4Aに関して記載した2ピン式センサ400に匹敵する。当然、代替の実施形態では、ここで記載または言及したほかの任意の方法が使用されてもよい。図6Aの例示的な実施形態では、コントローラ302のピン306,310をそれぞれ介して、電極602,604に電圧が印加される。各電極602,604は、(それぞれ)分離抵抗402A,402Bによって、積分キャパシタンス108A,108Bと電荷を再分配することが可能にされる。次に、各積分キャパシタンス108A~Bに保持されている電荷レベルが、信号ピン306,310において電圧を量子化することによってサンプリングされ、その際、印加されている信号ピン304,308を操作して、関連する積分キャパシタンスの電荷を変えることにより、デルタキャパシタンス126A~Bからの必要な「デルタ」電荷が印加される。
【0048】
更に、検知チャネルの対称性により、部品が共有される実施形態が可能となる。例えば、必要な積分キャパシタンス、デルタキャパシタンスおよび/または抵抗を、複数のセンサチャネル間で共有することができる。1つの例示的な実施形態が図6Bに示されている。このように共有部品を使用することによって、システム全体のコストおよびサイズを大幅に低減させることができる。実際、幅広い代替の実施形態にわたって、コントローラ302の信号ピンおよび/または受動回路網109内の任意の別個の部品を共有するために、さまざまな手法を実装することができる。
【0049】
共通のコントローラ302に複数の検知チャネルを実装することによって、多くの能率向上を実現することができる。多くの場合、可測キャパシタンス用の感知電極、およびデルタキャパシタンス用のその他の電極を、標準的なプリント回路基板(PCB)に容易に形成することができるため、製造面では、これらの素子の複製は比較的安価である。しかし、積分キャパシタンス108および分離抵抗402などの特定の部品は、個別の部品を使用するほうがよいほど、十分大きいことがある。同様に、デルタキャパシタンスの精度が重要な場合には、同様にデルタキャパシタンスが個別の部品として実装されてもよい。一部の実施形態では、1つ以上の分離抵抗402が、インクプロセスなどを使用してPCBに形成され、その際、導電性インクは、PCBプロセスで使用される代表的な材料よりも抵抗が高い。分離抵抗402の正確な値は、通常は、システムの正確さまたは性能に直接影響を及ぼすことはないため、多くの実施形態ではこれで十分である。また、可測キャパシタンス102が比較的小さい場合には、積分キャパシタンス108も、ポリイミドのフレキシブルプリント回路等を用いるなどによって、PCBに製造してもよい。この結果、上記したさまざまな機能の多くは、従来の製造技術および構造を使用して、容易に実装することができる。更に、何らかの時分割多重化、周波数分割多重化、符号多重化またはその他の多重化法によって、必要な信号ピンの総数と受動回路網109内の部品点数を更に削減することができる。
【0050】
感知電極602,604を、幾通りもの従来のパターンに配置することにより、多くのさまざまなタイプのセンサレイアウト(一次元、二次元、またはそれ以上の次元のタッチパッドアレイでみられる多次元レイアウトなど)を作製することが可能となる。別の実施形態として、複数の「ボタン」型のタッチセンサをさまざまなチャネルから容易に形成することも、あるいは、他のセンサレイアウトを幾通りも作成することもできる。
【0051】
更に、ここに記載するさまざまなシグマデルタ検知手法を、マルチチャネル積分が容易であることと組み合わせると、保護信号を非常に効率的に印加できるようになる。複数のセンサチャネル602,604を、共通のコントローラ302に接続することにより、信号チャネルの検知中に、保護電極605に保護信号を印加することが可能となる。一般化すると、センサ電極602,604のそれぞれを、望ましくない電気信号(他の電極から、および外部のセンサ600,650から意図せず受け取った他の信号など)から絶縁することが望ましい。センサ600内のチャネルのそれぞれは、共通の参照電圧と論理電圧によって容易に実装することができるため、さまざまなセンサ電極602,604でみられる代表的な電圧値は、経時平均をとればほぼ等しくなると容易に仮定することができる。それ以外は不活性の期間に、さまざまな電極に低インピーダンス源から保護信号を印加することによって、スプリアス効果を低減させることができる。実際、1つの保護信号が、同程度の感知電極電圧の振幅を有する全てのセンサ電極に対して有効なことがある。
【0052】
分圧器(または、より一般的にはインピーダンス分割器)の低インピーダンスレッグ(leg)が、高いインピーダンスレッグよりも優勢であるように、低インピーダンスの電圧源は、あるノードにおいて他の結合信号より優勢となる。つまり、電圧源の集合について、1つのテヴナン(Thevenin)インピーダンスとして近似することができ、最も低いインピーダンスが、他のすべての発生源の並列インピーダンスよりも相当低い場合、1つのテヴナン電圧が、その最も低いインピーダンス要素によって支配されると考えることができる。この例のために、基準電圧、信号ピン出力、スイッチまたはI/O出力の出力インピーダンスは、他の発生源が考慮する周波数の範囲で重要ではなくなるように、そのノードにおいて十分低いインピーダンスを有する。同様に、積分キャパシタンスの一方の近い側に接続されたノードは、積分キャパシタンスのもう一方の遠い側が低インピーダンス(例えば基準電圧など)で駆動されたときに、容量結合されたほかの発生源を支配するのに十分に高いキャパシタンス(および低いインピーダンス)を有する。すなわち、遠い方の端が低インピーダンス源で駆動されたときに、積分キャパシタンスは、近い方の端において、電圧をセットして、高インピーダンスの他の発生源からの電荷の大部分を吸収しうる。明らかに、ネットワーク内の優勢なインピーダンスは、考慮する期間(または周波数)によっても決まる。このように、長時間のスケール(再分配など)では、積分キャパシタンスと直列の抵抗は、優勢な低インピーダンス要素として積分キャパシタンスの状態を変更することはないが、短時間のスケール(充電など)では、ノードの可測キャパシタンスのインピーダンスが、その直列抵抗のため優勢になりうる。適切なノードにおいて、適切な速度でスイッチを作動させることによって、優勢な低インピーダンス要素を選択して、電荷を適切に導くことができる。
【0053】
保護の手法は、任意選択であり、実施形態によって大きく変わりうるが、1つの方法として、充電期間の間、活性電極(電極602または604など)に印加している電圧とほぼ等しい保護電圧を、保護電極605に印加する方法がある。能動センサ電極から関連する積分キャパシタンス(例えば、センサ600ではキャパシタンス108Aまたは108B、センサ650ではキャパシタンス108)への電荷移動が完了する前に(図2のステップ204)、保護電極605に印加される電圧が、能動センサ電極および関連する積分キャパシタンス上の電圧とほぼ等しくなるように変更される(能動センサ電極と関連する積分キャパシタンスとは、通常、電荷の再分配が起こると、電圧が等しくなるように近づく)。図6Bに示すものなど、関連する量子化器(同じ部品の信号ピン、I/Oなど)のスレッショルド電圧を使用して、システム内の関連する積分キャパシタンス上の電圧の代わりとして、保護電圧を制御することができる。これは、帰還ループが制御されている場合は、量子化器のスレッショルド電圧が、関連する積分キャパシタンス上の電圧にほぼ等しいためである。あるいは、インピーダンス分割器の出力の感度が、量子化器の限界感度と同様に、電源に比例している(rationed to)場合、インピーダンス分割器を使用して、電源変動の感度を低減させることができる。このインピーダンス分割器の例が、図6Aの抵抗606,608によって形成される分圧器で示されている。別の実装では、保護振幅(および保護電極から移動される電荷)が、電荷移動プロセスの繰り返しごとに変更されてもよい(電荷移動プロセスは、印加ステップ、可能にするステップおよび変更ステップを有する)。この保護電圧の振幅が、感知電極と同じく電圧振幅に平均化されうる。保護振幅の変更に、保護振幅をゼロにする場合や、定数値の場合が含まれるときには、追加の部品を必要としないパルス符号変調保護手法が可能となる。保護電極電圧と検知電極電圧間のオフセットが、保護の有用性に影響を及ぼすことはないが、これは、キャパシタンスを通る電荷移動では、電圧変化のみが重要であるためである。
【0054】
センサ600は、2つの抵抗606,608を使用するインピーダンス分割器を利用するが、これは、使用できるインピーダンス分割器のタイプの一例に過ぎないという点に留意すべきである。詳細には、代表的なインピーダンス分割器は、2つの受動インピーダンスを直列で有し、受動インピーダンスのそれぞれは、少なくとも2つのノードに接続している。これらのノードの1つは、2つのインピーダンスが結合する共通のノードである。この共通ノードは、インピーダンス分割器の出力となる。インピーダンス分割器の出力は、「非共有ノード」に印加される電圧および/または電流の時間に対する関数である。インピーダンス分割器の簡単な例として、2つのキャパシタンスまたは2つの抵抗(抵抗606,608など)を有する分圧器がある。しかし、複雑なインピーダンス分割器を使用することもできる。このような複雑なインピーダンス分割器は、マッチングされていないキャパシタンス、抵抗またはインダクタンスを直列または並列で有しうる。更に、個々のインピーダンスは、容量特性、抵抗特性および誘導特性の組合せを有しうる。
【0055】
保護電圧は、関連する信号ピン604(図6A)または310(図6B)に関連する機能を使用して、適宜印加されうる。図6Aの実施形態では、例えば、電源(VDD)からの分圧器が、抵抗606と608を使用して作成され、ピン602が、分圧回路の抵抗608のインとアウトを効率的に切り替えており、保護電極605に印加される2つの別個の電圧を作り出している。図6Bに示す実施形態は、同様に抵抗608とコンデンサ614を有する分割回路を示しており、(図5Aに示した回路500が、電荷を再分配するときに行うように)信号ピン310は、保護電極605に印加される保護電圧を、充電電圧に制御するか、あるいはスレッショルド電圧まで緩和させる。保護電圧を駆動しているインピーダンスは、最も保護を効率的に行うためには、保護電極への総センサ結合インピーダンスよりも低くなければならない。センサまたは基準チャネルをトラッキングする、バッファまたはオペレーショナルアンプ(オペアンプ)等の能動アナログ部品を含め、他のさまざまな保護手法を使用することもできる。図6A~Bは、一般に、上の図4A~Dに関して記載した実施形態に基づいているが、保護の概念は、幅広い範囲の静電容量センサに適用することができる。しかし、保護は任意選択の機能であり、すべての実施形態にあるというわけでない。
【0056】
多くの代替の検知方式は、複数の検知チャネル間での個別の部品および/またはコントローラ102の論理ピンの共有を利用する。例えば、図6Bに示すセンサ650は簡単な方法を示しており、これにより、デルタキャパシタンス126と積分キャパシタンス108が、2つの感知電極602,604間で共有される。同様に、図7Aに示すセンサ700は簡単な方法を示しており、これにより、デルタキャパシタンス126を印加するための信号ピン308を、2つの検知チャネル(可測キャパシタンス102A~Bによって表す)間で共有することができる。この実施形態では、センサ700は、図3Bに関連して上記したセンサ350と同様の方法で動作するが、共通の信号ピン308を介して供給されるデルタキャパシタンス126A~Bの側に電荷がフィードバックされる。一般に、この実施形態は、特定の積分キャパシタンス(108Aまたは108Bなど)が、対応するデルタキャパシタンス(126A,126B)の遷移に左右されるかどうかを決定するために位相を変える。詳細には、積分キャパシタンスのそれぞれが、その積分キャパシタンスのいずれの側が低インピーダンスで駆動されているかに基づいて、可測キャパシタンスまたはデルタキャパシタンスからの電荷を再分配するか、電荷を移動ブロックするかを、選択的に行いうる。このため、各デルタキャパシタンスは、可測キャパシタンスに影響を及ぼさずに遷移することが可能となり、信号ピン308を複数のセンサと共有することができ、ピン本数が低減される。トランスキャパシタンス型システムでは、駆動される感知電極(図8Aの802など)が、複数のセンサと共有されうる。これらの概念は、更に部品を改良するか、複数の可測キャパシタンス102間での信号ピンの再利用を改善するために、いくつもの追加の検知チャネルにも同様に適用することができる。
【0057】
図7Bは、センサ700の例示的な状態シーケンスを示す状態図750を含む。図7Aと図7Bを共に参照すると、第1の状態1は、ピン304,312を0に設定することによって可測キャパシタンスを放電し、ピン306,310に関連するI/Oピンを使用して、積分キャパシタンスにおいて電圧を測定(量子化)する。図示した例では、ピン304,306の状態図の遷移は、状態1の間にピン306における電圧がハイであると測定された(量子化データ1)ことを示し、ピン310,312の状態図の遷移は、状態1の間に310がローであると測定された(量子化データ0)ことを示す。これらの異なる状態遷移によって、それぞれの測定に応じて、状態5~8の異なるデルタ電荷移動が得られる。状態8でのピン304,312の以前の測定と以前の状態に応じて、ハイからローのインピーダンスへの遷移が状態1で起こりえた点にも留意されたい。このような遷移によるピン306,310の電圧振幅によって、デルタキャパシタンス126A~Bのほかに、寄生容量からそれぞれの積分キャパシタンス108A~Bに一部の電荷が再分配される。これによって、可測キャパシタンスの決定においてオフセットが生じることがあるが、オフセットが小さく一定であれば除去することができ、ダイナミックレンジへの影響が最小限に留まる。
【0058】
第2の状態2は、中程度のハイインピーダンス状態を含む。この状態では、信号ピン304,306,310,312が、すべて一時的に高インピーダンス状態に保持され、ピン308がデルタキャパシタンス126A~Bをローに駆動する。この結果、各種コンデンサを切り離す中間状態になり、これらのコンデンサに電荷が一時的にトラップされる。これにより、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことが確実となる。
【0059】
第3の状態3は、デルタキャパシタンスに結合された積分キャパシタンスの電極108A,108Bをハイの論理電圧にする。これにより、計測可能なキャパシタンス102A~B上の電圧が変わり、それぞれの積分キャパシタンス108A~Bと電荷が再分配される。同時に、信号ピン306,308を低インピーダンスで駆動することによって、デルタキャパシタンス126A~Bを介して結合される電荷移動がブロックされる。
【0060】
第4の状態4では、デルタキャパシタンス126A,126Bは、これらのコンデンサの両端が、ピン306,308,310によって同じハイの論理電圧に設定されるため、その電荷を消去する。
【0061】
第5の状態5は、ピン306をハイインピーダンス状態にし、これにより、積分キャパシタンス108Aに電荷が保持される。これは、可測キャパシタンス102Aについて、以下の状態5で遷移する前の、信号ピン304の中程度のハイインピーダンス状態であり、積分キャパシタンス108Aに意図せずに電荷がセットされるのを防ぐ。ピン306における電圧の、量子化データの測定が1である積分キャパシタンス108Aに結合しているI/Oのみが、切り離された点に留意されたい。ピン310における電圧の、量子化データの測定が0であった積分キャパシタンス108Bに結合しているピン310は、ハイの論理電圧に保持されているが、これは、この積分キャパシタンスが、デルタキャパシタンス126Bによる電荷の変化を必要としなかったからである。
【0062】
第6の状態6は、その後のステップ7において、デルタ電荷が、デルタキャパシタンス126Aを介して積分キャパシタンス108Aに移動できるように、信号ピン304をローの論理レベルに駆動する。ピン310は、ハイの論理レベルに保持されており、126Bと108B間でのこのデルタキャパシタンスの電荷移動がブロックされる点に留意されたい。既に説明したその後のステップ1においてではなく、このステップにおいて、ピン304のこのローの論理レベルの遷移によっても、寄生容量およびデルタキャパシタンスからの電荷の再分配が起こる点にも留意されたい。
【0063】
第7の状態7は、ピン308上の電圧を遷移させて、積分キャパシタンス108Aからデルタキャパシタンス126Aを介して電荷を除去させるが、積分キャパシタンス108Bの電荷は実質的に影響を受けない。
【0064】
最後の状態8は、ステップ7での電荷の変化を必要としなかった積分キャパシタンス(108Bなど)に対する第2の中程度のハイインピーダンス状態を有し、これらを、その後の工程での再分配に向けて準備させる。この場合も、各種のコンデンサを切り離して、そのコンデンサに一時的に電荷をトラップさせる。
【0065】
最後の状態8が完了すると、方法はステップ1に戻り、状態1~8が再び実行される。このシーケンスによって、ピン306,308における積分キャパシタンス108A~B上の電圧の測定から得た結果と、それぞれの可測キャパシタンス102Aを決定するのに適した量子化データ(例えば0または1)が得られる点に留意すべきである。可測キャパシタンス102Aとピン304,306のほか、可測キャパシタンス102Bとピン310,312のためのステップのシーケンスは、例示的なステップ1において、ピン306,310上の電圧の特定の測定(および量子化)のみを例示したものであり、測定サイクルの繰り返しにおけるその測定に応じて、いずれかの状態のシーケンスが、いずれかの可測キャパシタンスおよび積分キャパシタンスで行われてもよい。通常は、可測キャパシタンスの測定では、両方の状態シーケンスが関連するピンで行われ、両方のタイプの得られた量子化データ(例えば0および1)が、可測キャパシタンスを決定するために使用される結果の一部となりうる。
【0066】
この実施形態は、いくつかの利点を図っている点に留意すべきである。例えば、共通のノード(すなわちピン308)が常に駆動されているため、寄生容量の影響が大幅に低減される。第2に、センサ700は、並列サンプリングが可能なため(すなわち、複数のI/Oを同時に量子化する)ため、I/O状態をとらせ、複数のキャパシタンスをサンプリングするために必要なサイクル数を低減しうる。最後に、多くの可測キャパシタンスが検出された場合に、I/Oを大幅に削減できる。また、この実施形態は、積分キャパシタンスの電荷の測定中に、可測キャパシタンス(すなわちピン304,312)に結合されたノードを接地することによって、可測キャパシタンスによって結合される外部雑音、またはピン304,312に結合された他の関連する寄生容量に対する感度を低減させることができる。
【0067】
上記の実施形態は、通常、可測キャパシタンスが局所的システムアースに対して測定される、いわゆる「絶対静電容量」センサにウェイトを置いているが、同様の概念を、ほかのタイプの静電容量センサに適用することができる。例えば、図8Aは、いわゆる「駆動キャパシタンス(driven capacitance)」または「トランスキャパシタンス型」センサと共に動作するように設計されたセンサ800の別の実施形態を示す。センサ800は、積分キャパシタンス108がデルタキャパシタンス126および可測キャパシタンス102と直列であるため、「直列」センサである。図8Aに示す実施形態では、可測キャパシタンス102は2つの別個の電極802,804によって形成され、このそれぞれは、コントローラ302の信号ピン304,306を使用して、所定の電圧に駆動される。「駆動」電極802に波形が印加されると、電極802,804間と、積分キャパシタンス108を含む受動回路網109に移動する電荷を検知するために、上記のシグマデルタ検知手法を使用して電極802と804間の容量結合が検出されうる。この結果、「駆動」電極と「検知」電極間の容量結合の変化を利用するセンサは、大きな変更を伴わずに、上記の概念を容易に実装することができる。前述したように、トランスキャパシタンス型の可測キャパシタンスは、任意の数のほかの導体および/または誘電体の影響を受けて、電極802,804の近くにある構成要素と複雑な総実効キャパシタンスを形成しうる。更に、デルタキャパシタンスに関して記載し、状態図750に示したものと同様の、充電サイクルの繰り返しの間に再分配ステップの位相シフトを実施して、トランスキャパシタンス型センサの「駆動」電極との電荷の再分配をブロックするか、またはこれを可能にすることもできる。
【0068】
図8Bは、センサ800の例示的な状態シーケンスを示す状態図825を含む。図8Aと図8Bを共に参照すると、第1の状態1において、信号ピン310のI/O4の状態を変更することによって、デルタキャパシタンス126(Cd)を介して、デルタ電荷が、積分キャパシタンス108に追加されうる。状態1において、310の論理状態がこのようにローからハイの論理レベルに変化するか(あるいはローのまま保持されるか)は、前の状態7における、ピン308における積分キャパシタンス108上の電圧の以前に行った量子化の結果により、F(VCI)の関数として決まる。一例として、関数F(VCI)は、前のサイクルで、積分キャパシタンス108における電圧が、信号ピン308のI/O3のスレッショルド電圧VTHよりも高かった場合(すなわち、積分キャパシタンスの電荷がローであり、電圧降下が望ましいよりも小さかった場合)には、ピン310がローに保持される。逆に、積分キャパシタンス108における電圧が、スレッショルド電圧よりも低かった場合(すなわち、積分キャパシタンスの電荷がハイであり、電圧降下が望ましいよりも大きかった場合)には、デルタキャパシタンス126を介して積分キャパシタンス108から電荷を除去することによって、ピン310がハイに駆動され、308における電圧を上昇させる。電荷移動プロセスのそれぞれの繰り返しにおいて、I/O1がローからハイに遷移して、積分キャパシタンスに電荷を追加すると、可測キャパシタンスCx102を介しても電荷が電極802,804間で移動する。シグマデルタシステムの制御下で、可測キャパシタンス102を介して電荷を追加し、デルタキャパシタンス126を介して電荷を除去することによって、積分キャパシタンス108の電荷が、負帰還制御によりほぼ一定に保たれる。
【0069】
このため、状態1は、ピン308の積分キャパシタンスのI/O3における以前の電圧測定に基づいてデルタキャパシタンス126を使用して、積分キャパシタンス108から電荷を除去する(すなわち1a)か、除去を行わない(すなわち1b)。この測定は、代替の実施形態でさまざまな方法で実行する実施することができ、例えば、積分キャパシタンス上の電圧の測定に、ピン306が使用されうる。
【0070】
状態2は、積分キャパシタンス108の両端(すなわち信号ピン306,308)が中程度のハイインピーダンス状態である。これにより、信号ピンの出力のタイミングの誤りによって、積分キャパシタンス108の電荷が変わらないように、積分キャパシタンス108に積分電荷がトラップされる。ピン304はローに保持され、ピン310は以前の状態に保持される。
【0071】
状態3では、信号ピン308がローの論理状態(グラウンドなど)に設定される。ピン308上の電圧は、前の状態7で測定されており、信号ピン308およびI/O3に関連する入力のしきい値に近い値となっているはずである。308をローの論理状態にし、積分キャパシタンス108の一方の側で電圧を変えることによって、感知電極804における電圧も変わり、積分キャパシタンス108は、可測キャパシタンス102のほか、信号ピン306およびセンサ804においてこのノードに結合されたほかの寄生容量と電荷を再分配する。この例示的な場合には、可測キャパシタンス102と再分配される電荷は、次の工程でピン304のI/O1をハイにすることによって移動する電荷と向きが同じであるが、すべての実装でこのようになっている必要はない。804の電圧変化によって、寄生容量から積分キャパシタンス108に再分配される電荷は、本明細書に記載したほかの「絶対静電容量」センサと同様に生じるが、この例ではトランスキャパシタンス型センサとして機能する。この寄生電荷は積分キャパシタンス108に再分配され、この例では積分キャパシタンス108に電荷を追加し、ピン308での積分キャパシタンス108上の測定電圧を低減させる傾向がある。
【0072】
第4の状態4では、ピン304のI/O1が論理値ローからハイの論理電圧に変化すると、電荷が、電極804から積分キャパシタンス108に再分配され、デルタキャパシタンス126の電荷が除去される。詳細には、この状態では、ピン304がハイにされ、ピン310がローとなる。これにより、可測キャパシタンス102(Cx)を介して、電極804から積分キャパシタンス108に電荷が再分配されることが可能にされる。同時に、信号ピン310,308におけるデルタキャパシタンス126の両端の電圧がローにされる。ピン308のノードが低インピーダンスであるため、このステップでは、デルタキャパシタンス126を介して積分キャパシタンス108に電荷が移動されることはない。
【0073】
第5の状態5は、別のハイインピーダンス状態であり、積分キャパシタンス108の両端が切り離される。
【0074】
第6の状態6は、可測キャパシタンス(Cx)102の感知電極804をハイの論理電圧にし、感知電極804を介して結合される電荷の再分配をブロックし、デルタキャパシタンス126との再分配を可能にする。I/O2の信号ピン306を低インピーダンスにすることで、積分キャパシタンス108が、以下の測定ステップの間にその電極に結合されるノイズから遮蔽される。また、積分キャパシタンス108を介し、信号ピン308およびデルタキャパシタンス126に結合されたノードと電荷の再分配が可能にされる。しかし、電極804をハイの論理電圧で駆動すると、308の信号ピンノードにおける電圧も変わる。この場合も、ピン308の任意の寄生容量を介して、積分キャパシタンス108と電荷が再分配される。この例では、信号ピン310が低インピーダンスにされるため、電荷がデルタキャパシタンス126とも再分配されるが、別の実施形態ではこのようである必要はない。状態3の可測キャパシタンスの再分配とは異なり、この寄生電荷は、積分キャパシタンスの電荷を変更するために、状態1において信号ピン310の電圧が変更されたときに、デルタキャパシタンス126を介して移動した電荷と逆向きである点に留意されたい。電圧変化および寄生容量とデルタキャパシタンスの大きさに比例して一部の電荷が再分配され、積分キャパシタンス108上の電圧を上昇させ、ピン308における測定電圧を低減させる傾向がある。ピン310がハイインピーダンス状態にされた場合は、大幅に(寄生容量のみまで)低減することができた。306をハイに駆動することで発生する308の電圧遷移が、ステップ4において電荷を減らすために使用された310の電圧遷移よりも小さい限り、トランスキャパシタンス型シグマデルタプロセスで、デルタキャパシタンス126によって正味の電荷を減らすことができる。
【0075】
第7の状態7は、積分キャパシタンス108上の電圧を測定する。ピン308がハイインピーダンス状態のときは、信号ピン306によって感知電極に駆動された電圧に対する積分キャパシタンス108上の電圧(蓄積された電荷による)を、ピン308で測定することができる。この測定では、量子化した結果を提供するために、積分キャパシタンス108における電圧がスレッショルド電圧VTHと比較されうる。次に、得られた積分キャパシタンス108上の電圧の測定結果(すなわち、スレッショルド電圧VTHより高いかどうか)が、サイクルの次の繰り返しにおいて、状態1~3でF(VCI)において使用され、積分キャパシタンスの電荷がデルタキャパシタンス126によってどのように変更されるかが決定される。
【0076】
このため、状態1~7を繰り返し実行することで積分キャパシタンス108の電荷のシグマデルタ閉ループ制御が得られ、量子化した結果をフィルタした測定を使用して、電極802,804間のトランスキャパシタンスを測定することができる。測定したこのトランスキャパシタンスは、センサに対する物体の近接度検知や、ほかの任意の目的にも更に使用することができる。
【0077】
ステップ3と6における駆動ノードと対向する積分キャパシタンス108の再分配ノードでの電圧変化によって、寄生容量による望まない電荷移動が生じ、可測キャパシタンス102またはデルタキャパシタンス126を介して、意図した向きとは逆の電荷の再分配が生じることがあるという点に留意されたい。これは、トランスキャパシタンス型センサの「絶対静電容量」動作である。電極802を駆動する信号ピン304およびデルタキャパシタンス126を駆動する信号ピン310によって使用される電圧振幅に対してこの電圧変化が小さいほど、寄生容量の影響が小さくなり、トランスキャパシタンス型シグマデルタ測定システムの機能がより理想的となる。
【0078】
次に図8C,8Dを参照すると、トランスキャパシタンス型センサ850の第2の実施形態が示される。可測キャパシタンス102が、積分キャパシタンス108との接続においてデルタキャパシタンス126と並列にあるという点で、トランスキャパシタンス型センサ850は並列センサである。また、この実施形態では、スレッショルド電圧VTHに近い電圧VGが、抵抗812,814を有する分圧器で発生される。上記の実施形態と同様に、可測キャパシタンス102は2つの別個の電極802,804によって形成され、このそれぞれは、コントローラ302の信号ピン304,306を使用して、所定の電圧に駆動される。電極802に波形が印加されると、電極802,804間と、積分キャパシタンス108を含む受動回路網109に移動する電荷を検知するために、シグマデルタ検知手法を使用して電極802と804間の容量結合(可測キャパシタンス102によって示される)が検出されうる。
【0079】
図8Dは、センサ850の例示的な状態シーケンスを示す状態図875を含む。図8Cと図8Dを共に参照すると、第1の状態1は、中程度のハイインピーダンス状態を含む。この状態では、信号ピン306,308A,308Bが、すべて高インピーダンス状態に保持され、ピン304がローの論理電圧に、ピン310がハイの論理電圧にされる。この結果、さまざまなコンデンサを切り離す中間状態になり、これらのコンデンサに電荷が一時的にトラップされる。これにより、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことが保障される。
【0080】
第2の状態2では、ノード851における積分キャパシタンス108上の電圧が、測定I/O(IO3など)のスレッショルド電圧VTHと実質的に等しい値に実装された発生電圧VGに設定される。詳細には、ピン308Aはハイの論理電圧(VDDなど)を供給し、ピン308Bはローの論理電圧(GNDなど)を供給し、抵抗812,814は、ノード851で電圧VGを発生させる分圧器となる。1つの例示的な実施形態では、抵抗812と814は実質的に等しく、このため、発生電圧はほぼ1/2VDDであり、これはCMOSの入力しきい値と同等である。受動素子およびスイッチ(I/OまたはDACなど)を使用して発生電圧を印加するための方法は数多く存在し、これは一例に過ぎない。デジタル入力のスレッショルド電圧は、ハイの入力からローを区別する電圧である。当然、これは一例に過ぎず、別の実施形態では、ほかの値を使用することが望ましくてもよい。例えば、I/Oがシュミットトリガ入力を利用している場合、Vdd/3の電圧が、論理値ハイに設定されたI/O3の入力しきい値に近い値となる。一部の実施形態では、分圧器が用いられないという点にも留意すべきである。その代わりに、一部の実施形態では、コントローラ302が、VTHに近い適切な電圧VGを発生させる能力を本質的に備えている。
【0081】
ノード851を、スレッショルド電圧VTHに近い発生電圧Vgで駆動することにより、ステップ2~3の電極804の電圧振幅を低減できるという点にも留意すべきである。これは、シグマデルタ帰還ループが、積分キャパシタンス108の電荷を制御し、信号ピン306がノード804を駆動するときに(ステップ5,6,7)、ノード851上の電圧をスレッショルド電圧に近い値に保ち、ノード851に結合された入力(308Aなど)を測定することができるためである。804および851の電圧を一定に保つことにより、寄生容量を固定電圧(GNDなど)にすることは、寄生容量を介して移動する電荷が最小化されないため、ほとんど影響がない。積分キャパシタンス108上の電圧の測定がピン306のI/O2によって行われた場合、ノード306を、同様の発生電圧Vgで駆動して、寄生容量の影響を最小化することができるという点に留意されたい。
【0082】
第3の状態3では、308Aにおける積分キャパシタンス108上の電圧に関する以前の測定に応じて、デルタ電荷が積分キャパシタンス108に移動するか、電荷が電極804と積分キャパシタンス108間で再分配されるか、この両方が行われる。詳細には、ピン310が、308Aにおいて積分キャパシタンス108上で以前に測定された電圧のF(VCI)の関数として駆動される。一例として、関数F(VCI)は、積分キャパシタンス108における電圧(ノード851においてなど)が、測定サイクルの以前の繰り返しでI/O3のスレッショルド電圧VTHよりも高かった場合(すなわち、積分キャパシタンスの電荷がローであり、電圧降下が望ましいよりも小さかった場合)には、ピン310がハイの論理電圧に保持されるように選択される。逆に、積分キャパシタンス108における電圧が、スレッショルド電圧よりも低かった場合(すなわち、積分キャパシタンスの電荷がハイであり、電圧降下が望ましいよりも大きかった場合)には、ピン310が論理値ローにされ、デルタキャパシタンス126を介して積分キャパシタンス108から電荷が除去される。いずれの場合も、I/O1がローの論理電圧からハイの論理電圧に遷移して、積分キャパシタンスに電荷を追加すると、可測キャパシタンスCx102を介しても電荷が電極802,804間で移動する。シグマデルタシステムの制御下で、可測キャパシタンスを介して電荷を追加し、デルタキャパシタンスを介して電荷を除去することによって、積分キャパシタンスの電荷が、負帰還制御によりほぼ一定に保たれる。
【0083】
このため、状態3は、ピン308Aにおける積分キャパシタンスのI/O3の以前の電圧測定に基づいて、電極804と積分キャパシタンス108間で電荷を再分配するか、あるいは積分キャパシタンス108から電荷を除去する
【0084】
第4の状態4は、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことを保障する別の中程度のハイインピーダンス状態を含む。第5の状態5は、信号ピン306のI/O2を介して、受け取り側の電極804をハイの論理電圧に再び設定する。第6の状態6は、電荷移動プロセスの次の繰り返しでの遷移に備えて、可測キャパシタンス(Cx)102およびデルタキャパシタンス(CD)126に電荷を設定する。詳細には、ピン310にハイの論理電圧が印加され、ピン306にもハイの論理電圧が印加され、デルタキャパシタンス126を放電させる。同時に、信号ピン304を介して電極802にローの論理電圧が印加されて、電極804に結合された可測キャパシタンスが再充電される。可測キャパシタンス102の電極804と、積分キャパシタンス108のデルタキャパシタンス126に結合された側とに、低インピーダンスの電圧を印加することによって、このステップの間に、デルタキャパシタンス126や可測キャパシタンス102を介して、積分キャパシタンス108に電荷が移動することはない。これにより、積分キャパシタンス108の値が、前のステップで移動した電荷を正確に表す値となり、感知電極804からのノイズによって妨害されずに測定できることが保障される。
【0085】
第7の状態7は、積分キャパシタンス108における電圧を測定する。ピン308がハイインピーダンス状態の場合、(蓄積された電荷による)積分キャパシタンス108上の電圧(ノード851における電圧など)を、ピン308Aまたはピン308Bで測定することができる。この測定では、量子化した結果を提供するために、積分キャパシタンス108における電圧がスレッショルド電圧VTHと比較されうる。次に、積分キャパシタンス108上の電圧で得られた測定結果(すなわち、スレッショルド電圧VTHより高いかどうか)が、次のサイクルにおいて、状態3~5でF(VCI)において使用され、積分キャパシタンスの電荷がデルタキャパシタンス126によってどのように変更されるかが決定される。
【0086】
このため、状態1~7を繰り返し実行することで積分キャパシタンス108の電荷のシグマデルタ閉ループ制御が得られ、量子化した結果をフィルタした測定を、電極802,804間のトランスキャパシタンスを測定するために使用することができる。測定したこのトランスキャパシタンスは、センサに対する物体の近接度検知にも使用することができる。
【0087】
前述のように、図8に示したセンサの実施形態は、絶対静電容量やグラウンドを基準としたキャパシタンスではなく、トランスキャパシタンスを測定する。これらの実施形態は、測定したキャパシタンスに対する、バックグラウンド容量または寄生容量の悪影響を低減させ、このため、指紋隆線の検知および容量接触検知などの、寄生トレース(parasitic trace)容量がかなり存在する用途において特に有用である。
【0088】
例えば、ノード851の発生電圧Vgが、851に結合された信号ピン(I/Oの場合は308A/Bなど)の入力スレッショルド電圧にほぼ相当する場合には、検知電極804の電圧振幅の量を、シグマデルタ帰還制御によって比較的低レベルに保つことができる。これにより、寄生容量に対する感度をかなり低減することができる。これは、ノード851に電圧が印加される(306はフローティングである)場合と、306に電圧が印加され、ノード851が信号ピン308A/Bによって駆動されない場合の両方であり、ノード851の積分キャパシタンス108上の電圧が、定常動作中にスレッショルド電圧に比較的近い値にとどまるためである。同様に、ノード851における電圧が、308A/Bの入力しきい値の一方の電圧に駆動される(信号ピン306にほかの値を印加するのではなく)ときに得られる電圧と同様の電圧が、信号ピン306に印加されるため、電極804の電圧振幅が比較的低く保たれる。851と306間の電圧差は、積分キャパシタンス両端の電圧(およびそこに存在する電荷)によって決まり、これは、シグマデルタ負帰還ループによって制御されるこの306とノード851上の電圧は、どのような方法によっても印加することができる。各種の実施形態では、ほぼ正確なスレッショルド電圧が、論理を使用してピン308A~Bから印加され、分圧器網の一部がオンまたはオフにされて、適切な電圧が得られる。別の実施形態では、ほぼ正確な電圧が、デジタル-アナログ変換器またはその他の何らかの方法によって印加されうる。
【0089】
ここに示したさまざまな回路および手法に更に改良または変更が行われてもよい。追加の能動アナログ部品の使用の有無を問わず、上記の手法を使用して、高次のシグマデルタ変調器を実装することができる。
【0090】
更に、さまざまな雑音源を、例えば、ノイズディザ法を用いることによって低減することができる。より詳細には、従来の一次シグマデルタ変換器は、特にノイズの「トーン」(すなわちノイズの反復パターン)の影響を受けやすいことが知られている。このトーンにより、特定の一定の入力に対して、雑音が多い出力が発生し(この結果、キャパシタンスの感度が低い(あるいは誤差の大きい)「デッドゾーン」が存在することになる)、これにより、入力条件のわずかな変化に対する反応が鈍くなる。トーンは、高度な(すなわち高次の)シグマデルタ法を用いるか、あるいはシグマデルタ変換器に低出力のノイズを少量注入することによって、防ぐことができる。ノイズを注入するための1つの方法に、ADC基準電圧(図1の電圧112など)にノイズディザを適用する方法がある。このディザは、任意の種類のソフトウェアまたはその他の論理回路で生成されて、反応を向上させるために、各検知チャネルに同時に適用されうる。
【0091】
上記したように、キャパシタンスを決定するための装置および方法は、特に近接センサ装置に適用可能である。次に図10を参照すると、近接センサ装置11に結合された例示的な電子システム10のブロック図が示される。電子システム10は、パーソナルコンピュータ、ポータブルコンピュータ、ワークステーション、携帯情報端末、ビデオゲームプレーヤ、通信装置(移動電話およびメッセージ通信装置など)、レコーダおよびプレーヤを含むメディア装置(テレビ、ケーブルボックス、ミュージックプレーヤおよびビデオプレーヤなど)や、ユーザからの入力を受け入れて、情報を処理可能なその他の装置のどのようなタイプのものでもよい。したがって、システム10の各種の実施形態は、どのようなタイプのプロセッサ、メモリまたはディスプレイを備えてもよい。更に、システム10の各種構成要素は、バス、ネットワークまたはその他の有線または無線の相互接続を介して通信しうる。近接センサ装置11は、インタフェースまたは接続のどのようなタイプのものを介してシステム10と接続され、このいくつかの例には、I2C、SPI、PS/2、ユニバーサルシリアルバス(USB)、ブルートゥース、RF、IRDAまたはほかのタイプの有線接続または無線接続があるが、これらに限定されない。
【0092】
近接センサ装置11は、コントローラ19および検知領域18を有する。近接センサ装置11は、検知領域18内の入力14(1本以上の指、スタイラスおよび/またはその他の入力物によって供給されうる)の位置に反応し、入力14によって生ずるキャパシタンスの変化を測定することによって、入力14を検出することができる。ここで用いられる「検知領域」18とは、近接センサ装置11の、上部、周囲、上、および/またはその近くなどの任意の空間を広く含むことを意図しており、この領域では、センサが物体の位置を検出することが可能である。従来の実施形態では、検知領域18は、信号対雑音比によって入力の検出ができなくなる距離まで、センサの表面から1つ以上の方向へ空間に延びている。この距離は、ミリメートル未満、ミリメートル、センチメートルまたはそれ以上のオーダーであってよく、所望のセンサの電極寸法、センサの設計および/またはセンサ性能(精度または分解能など)によって大きく変わりうる。したがって、特定の検知領域18の平坦度および曲率、大きさ、形状、および正確な位置は、実施形態によって大きく変わる。
【0093】
動作時に、近接センサ装置11は、検知領域18の中で1本以上の指、スタイラスおよび/またはその他の物体による影響を受ける複数の感知電極に関連する可測キャパシタンスを測定することによって、入力14の位置を適切に検出する。そして、近接センサ装置11は、コントローラ19を使用して、近接センサ装置11は、位置の電気的または電子的な指標(indicia)を、電子システム10に供給する。システム10は、上記したように、この指標を適切に処理して、ユーザからの入力を受け取り、任意の適切な目的のために適切な応答を発生させる。
【0094】
近接センサ装置11は、任意の数の検知領域18に対応するために、別個のアレイか、あるいは静電容量センサ電極のほかの任意の構成を使用しうる。また、近接センサ装置は、提供される情報のタイプが異なってもよく、例えば、スカラーとして「一次元」位置情報(検知領域に沿ってなど)、値の組合せとしての「二次元」位置情報(例えば、水平軸/垂直軸、角度/径方向、あるいは二次元に広がるほかの任意の軸)、値の配列としての近接度の「二次元」像などがある。
【0095】
コントローラ19は、時として近接センサプロセッサまたはタッチセンサコントローラと呼ばれ、一般に、上記のさまざまな手法を使用して、キャパシタンスを測定するために使用されるプロセスに指示を与える。ここでは、コントローラ19も、電子システム10と通信している。コントローラ19は、近接センサ装置11を実装するために、さまざまな追加のプロセスを実行してもよい。例えば、コントローラ19は、個々の可測キャパシタンスを選択するかまたはこれに接続したり、可測キャパシタンスの値に基づいて、位置または移動情報を計算したり、しきい値に達したときに位置または移動を報告したり、有効なタップ/ストローク/文字/ボタン/ジェスチャシーケンスを解釈および待機してから、これを電子システム10に報告するかこれをユーザに示したり、あるいは多くの異なるプロセスを行いうる。
【0096】
本明細書においては、「コントローラ」との文言を、記載した動作を実行するために適合された1つ以上の処理要素を有するものと定義する。このため、コントローラ19は、1つ以上の集積回路、ファームウェアコードおよび/またはソフトウェアコードの全部または一部を含みうる。
【0097】
再び、本願において使用される文言として、「電子システム」との文言は、近接センサ装置11と通信する装置であればどのようなものも広く指す。このため、電子システム10は、タッチセンサ装置が実装されるか、またはこれと結合される任意の1つ以上の装置を有しうる。近接センサ装置11は、任意の適切な手法を使用して、電子システム10の一部として実装されても、または電子システム10に結合されてもよい。このため、例として、電子システム10は、コンピューティング装置、メディアプレーヤ、通信装置またはその他の入力装置(別のタッチセンサ装置またはキーパッドなど)のどのようなタイプのものを有していてもよいが、これらに限定されない。場合によっては、電子システム10は、それ自体が大きなシステムの周辺装置である。例えば、電子システム10は、リモートコントロールまたはディスプレイ装置など、適切な有線または無線の手法を使用して、コンピュータまたはメディアシステムと通信するデータ入力または出力装置であってもよい(テレビ用のリモートコントロールなど)。電子システム10のさまざまな構成要素(プロセッサ、メモリなど)は、システム全体の一部として、タッチセンサ装置の一部として、またはこれらの組み合わせとして実装されうる点にも留意すべきである。更に、電子システム10は、近接センサ装置11のホストまたはスレーブであってもよい。
【0098】
また、「近接センサ装置」との文言は、従来の近接センサ装置だけではなく、1本以上の指、ポインタ、スタイラスおよび/またはその他の物体の位置を検出することができる同等の装置の広い範囲も含むことを意図することを理解すべきである。このような装置としては、タッチスクリーン、タッチパッド、タッチタブレット、生物測定認証装置、手描きまたは文字認識装置などが挙げられるが、これらに限定されることはない。同様に、ここで用いられる「位置」または「物体位置」との文言は、絶対位置情報および比較位置情報のほか、速度、加速度などのほかのタイプの空間ドメイン情報も含むことを意図しており、これには、1つ以上の方向における移動の測定値が含まれる。位置情報のさまざまな型式には、ジェスチャ認識などの場合のように、時間履歴の成分が含まれていてもよい。したがって、近接センサ装置は、単なる物体の有無以外も適宜検出してもよく、幅広い範囲の等価物を含むことができる。
【0099】
本発明の機構は、さまざまな型式のプログラム製品として配布することができる点も理解すべきである。例えば、本発明の機構は、コンピュータ可読信号保持媒体にある近接センサプログラムとして実装および配布することができる。更に、本発明の実施形態は、配布を行うために使用される信号保持媒体の特定のタイプを問わず、等しく当てはまる。信号保持媒体の例には、メモリーカード、光学ディスクおよび磁気ディスク、ハードディスクドライブなどの記録可能媒体、ティジタルおよびアナログの通信リンクなどの伝送媒体がある。
【0100】
ここに記載した構造および手法に対して、その基本的な教示から逸脱することなく、さまざまな他の変更および改良を行うことができる。したがって、可測キャパシタンスを検出および/または定量化するためのシステム、装置およびプロセスが数多く提供される。上記の詳細な説明において少なくとも1つの代表的な実施形態を示したが、膨大な数の変形例が存在することを理解されたい。例えば、ここに記載される手法のさまざまなステップは、任意の時間的順序において実施されてもよく、ここに提示および/または権利を請求する順序に限定されることはない。また、ここに記載した代表的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。このため、添付の特許請求の範囲とその法的均等物に記載されている本発明の範囲から逸脱することなく、各種要素の機能および構成をさまざまに変更することができる。

METHODS AND SYSTEMS FOR DETECTING A CAPACITANCE USING SIGMA-DELTA MEASUREMENT TECHNIQUES

PRIORITY DATA

[0001] This application claims priority of United States Provisional Patent Application Serial Nos. 60/687,012; 60/687,166; 60/687,148; 60/687,167; 60/687,039; and 60/687,037, which were filed on June 3, 2005 and Serial No. 60/774,843 which was filed on February 16, 2006, and are incorporated herein by reference.

TECHNICAL FIELD

[0002] The present invention generally relates to capacitance sensing, and more particularly relates to devices, systems and methods capable of detecting a measurable capacitance using sigma-delta-type measurement techniques.

BACKGROUND

[0003] Capacitance sensors that respond to charge, current, or voltage can be used to detect position or proximity (or motion or presence or any similar information), and are commonly used as input devices for computers, personal digital assistants (PDAs), media players, video game players, consumer electronics, cellular phones, payphones, point-of-sale terminals, automatic teller machines, kiosks and the like. Capacitive sensing techniques are used in user input buttons, slide controls, scroll rings, scroll strips and other types of sensors. One type of capacitance sensor used in such applications is the button-type sensor, which can be used to provide information about the existence or presence of an input. Another type of capacitance sensor used in such applications is the touchpad-type sensor, which can be used to provide information about an input such as the position, motion, and/or similar information along one axis (1-D sensor), two axes (2 -D sensor), or more axes. Both the button-type and touchpad-type sensors can also optionally be configured to provide additional information such as some indication of the force, duration, or amount of capacitive coupling associated with the input. One example of a 2-D touchpad-type sensor that is based on capacitive sensing technologies is described in United States Patent No. 5,880,411, which issued to Gillespie et al. on March 9, 1999. Such sensors can be readily

found, for example, in input devices of electronic systems including handheld and notebook- type computers.

[0004] A user generally operates a capacitive input device by placing or moving one or more fingers, styli, and/or objects, near a sensing region of one or more sensors located on or in the input device. This creates a capacitive effect upon a carrier signal applied to the sensing region that can be detected and correlated to positional information (such as the ρosition(s) or proximity or motion or presences or similar information) of the stimulus/stimuli with respect to the sensing region. This positional information can in turn be used to select, move, scroll, or manipulate any combination of text, graphics, cursors and highlighters, and/or any other indicator on a display screen. This positional information can also be used to enable the user to interact with an interface, such as to control volume, to adjust brightness, or to achieve any other purpose.

[0005] Although capacitance sensors have been widely adopted for several years, sensor designers continue to look for ways to improve the sensors' functionality and effectiveness. In particular, engineers continually strive to simplify the design and implementation of position sensors without increasing costs. Moreover, as such sensors become increasingly in demand in various types of electronic devices, a need for a highly-flexible yet low cost and easy to implement sensor design arises. In particular, a need exists for a sensor design scheme that is flexible enough for a variety of implementations and powerful enough to provide accurate capacitance sensing while remaining cost effective.

[0006] Accordingly, it is desirable to provide systems and methods for quickly, effectively and efficiently detecting a measurable capacitance. Moreover, it is desirable to create a design scheme that can be readily implemented using readily available components, such as standard ICs, microcontrollers, and discrete components. Other desirable features and characteristics will become apparent from the subsequent detailed description and the appended claims, taken in conjunction with the accompanying drawings and the foregoing technical field and background.

BRIEF SUMMARY

[0007] Methods, systems and devices are described for detecting a measurable capacitance using sigma-delta measurement techniques that are implementable on many standard microcontrollers without requiring external active analog components. According

to various embodiments, a voltage is applied to the measurable capacitance using a first switch. The measurable capacitance is allowed to share charge with a passive network. If the charge on the passive network is past a threshold value, then the charge on the passive network is changed by a predetermined amount and the process is repeated. The results of the charge threshold detection are a quantized measurement of the charge, which can be filtered to yield a measure of the measurable capacitance. Such a detection scheme may be readily implemented using readily available components, and can be particularly useful in sensing the position of a finger, stylus or other object with respect to a capacitive sensor implementing button function(s), slider function(s), cursor control or user interface navigation functions), or any other functions.

BRIEF DESCRIPTION OF THE DRAWINGS

[0008] Various aspects of the present invention will hereinafter be described in conjunction with the following drawing figures, wherein like numerals denote like elements, and

[0009] FIG. IA is a block diagram showing an exemplary first-order sigma-delta sensing technique, and FIG. IB is an exemplary timing diagram for the embodiment shown in FIG. IA;

[0010] FIG. 2 is a flowchart of an exemplary sigma-delta capacitance sensing technique;

[0011] FIGS. 3A-B are diagrams of exemplary sigma-delta capacitance detecting circuits implemented with passive networks and three digital input/output pins of a controller, FIG. 3 C is an exemplary timing chart and FIG. 3D is an exemplary timing diagram for the exemplary embodiment shown in FIG. 3 A;

[0012] FIGS. 4A-B are diagrams of exemplary sigma-delta capacitance detecting circuits implemented with passive networks and two digital input/output pins of a controller, FIG. 4C is an exemplary timing chart and FIG. 4D is an exemplary timing diagram for the embodiment shown in FIG. 4A;

[0013] FIG. 5A is a diagram of an exemplary sigma-delta capacitance detecting circuit implemented with a passive network and one digital input/output pin of a controller, FIG. 5B is an exemplary timing chart and FIG. 5C is an exemplary timing diagram for the embodiment of FIG. 5 A;

[0014] FIGS. 6A-B are diagrams of alternate exemplary sigma-delta capacitance detecting circuits that implement multiple sensing channels with a passive network and input/output pins of a digital controller;

[0015] FIG. 7 A is a diagram of an exemplary multi-electrode sensor that includes a delta capacitance that is shared between sensing channels and FIG. 7B is an associated state sequence chart;

[0016] FIG. 8A is a diagram of an exemplary series transcapacitive sensor implemented with sigma-delta techniques, and FIG. 8B is an associated state sequence chart, FIG. 8 C is a diagram of an exemplary parallel transcapacitive sensor implemented with sigma-delta techniques, and FIG. 8D is an associated state sequence chart;

[0017] FIGS. 9A-B are circuit diagrams of exemplary topologies for reducing the effects of power supply noise in a capacitance detecting system; and

[0018] FIG. 10 is a schematic diagram of a proximity sensor device with an electronic system.

DETAILED DESCRIPTION

[0019] The following detailed description is merely exemplary in nature and is not intended to limit the invention or the application and uses of the invention. Furthermore, there is no intention to be bound by any expressed or implied theory presented in the preceding technical field, background, brief summary or the following detailed description.

[0020] According to various exemplary embodiments, a capacitance detection and/or measurement circuit can be readily formulated using sigma-delta modulation techniques. In general, the term "sigma delta" relates to an analog-to-digital conversion scheme that incorporates summation (sigma) and difference (delta) of electrical charge to quantify an electrical effect, such as capacitance, that is exhibited by an electrode or other electrical node, hi sigma delta capacitance sensing, for example, an analog integrator typically accumulates charge transferred from the measurable capacitance from multiple charge transfer events. Additional electrical charge having an opposing sign to the charge received from the measurable capacitance is also applied in pre-set quantities to maintain the

integrated charge near a known level. That is, a quantized amount of charge is appropriately subtracted from the analog integrator to maintain the filter output near the desired level. By correlating the amount of opposing charge applied to the integrator, the amount of charge transferred by the measurable capacitance can be ascertained. This capacitance value, in turn, can be used to identify the presence or absence of a human finger, stylus or other object in proximity to the sensed node, and/or for any other purpose. Sigma-delta schemes can therefore be applied in a number of different ways to determine an amount of capacitance present on an electrode or the like.

[0021] Additionally, various embodiments described below are readily implementable using only conventional switching mechanisms (e.g. signal pins of control devices, discrete switches, and the like), the input of a digital gate as a quantizer (which may also be implemented using signal pins of control devices), and passive components (e.g. one or more capacitors, resistors, and/or the like), without the need for additional active electronics that would add cost and complexity. As a result, the various schemes described herein may be conveniently yet reliably implemented in a variety of environments using readily- available and reasonably-priced components, as described more fully below.

[0022] Turning now to the drawing figures and with initial reference to FIG. IA, an exemplary first-order sigma-delta converter 100 for determining a measurable capacitance (Cx) 102 includes a passive network 109, a quantizer 110 (which can be a comparator or the input of a digital gate if a single-bit quantizer is desired), and a digital-to-analog converter 116 (which may be a switch to one or more voltages), as well as a suitable number of switches 106, 122 for allowing the measurable capacitance 102 and a delta "reference" capacitance (CD) 126 to charge and discharge into an integrating capacitance 108 as appropriate.

[0023] In this embodiment, passive network 109 is implemented simply as an integrating capacitance 108. Integrating capacitance 108 (C1) is shown implemented with a conventional capacitor configured as an imperfect integrator having a capacitance that is typically larger, and often significantly larger (e.g. by one or more orders of magnitude), than the value of the delta capacitance 126 or the expected value of measurable capacitance 102. In various embodiments, for example, measurable capacitance 102 and delta capacitance 126 may be on the order of picofarads while the integrating capacitance 108 is on the order of nanofarads, although other embodiments may incorporate widely different

values for the particular capacitances. The effective delta capacitance 126, in combination with the digital-to-analog converter voltages 118, 120 and the charging voltage 104 determines the range of measurable capacitance values. It is also possible to reverse the roles of measurable capacitance 102 and delta capacitance 126 in FIG. 1. In this case, charge would be transferred to integrating capacitance 108 from delta capacitance 126 by switch 106, and measurable capacitance 102 would be the feedback capacitance transferred by switch 122 and controlled by data 114. This results in a data output 114 being inversely proportional to the measurable capacitance 102 and directly proportional to the delta capacitance 126. Such a "reciprocal capacitance" sensor may be beneficial over a directly proportional capacitance sensor in embodiments wherein the signal or noise present is determined or filtered in the reciprocal regime.

[0024] Measurable capacitance 102 is the effective capacitance of any signal source, electrode or other electrical node having an electrical capacitance that is detectable by sigma-delta converter 100. Measurable capacitance 102 is shown as a variable capacitor in FIG. IA. For input devices accepting input from one or more fingers, styli, and/or other stimuli, measurable capacitance 102 often represents the total effective capacitance from a sensing node to the local ground of the system ("absolute capacitance"). The total effective capacitance for input devices can be quite complex, involving capacitances, resistances, and inductances in series and in parallel as determined by the sensor design and the operating environment. In other cases, measurable capacitance 102 may represent the total effective capacitance from a driving node to a sensing node ("transcapacitance"). This total effective capacitance can also be quite complex. However, in many cases the input can be modeled simply as a small variable capacitance in parallel with a fixed background capacitance. In any case, a charging voltage 104 referenced to the local system ground is initially applied to measurable capacitance 102, as described more fully below, and measurable capacitance 102 is then allowed to share charge resulting from the application of charging voltage 104 with passive network 109.

[0025] In the exemplary sigma-delta converter 100 shown in FIG. IA, measurable capacitance 102 is charged to charging voltage 104 and shares charge with integrating capacitance 108 in response to the position of switch 106. Similarly, delta capacitance 126 is charged with an appropriate value (e.g. low or high reference voltages 118 and 120, described below) and applied to integrating capacitance 108 via switch 122. Switches 106 and 122 are placed into appropriate states in response to control signals 105 and 124,

respectively, which are any electrical, logical or other signals suitable for placing switches 106 and 122 into the appropriate states at appropriate times. In various embodiments, switches 106 and 122 are provided by input/output signal pins of a digital control circuit that are controlled in response to internal control signals generated within the control circuit as appropriate. In the simple conceptual embodiment shown in FIG. 1, control signals 105 and 124 are indicated by symbols (J)1 and φ2. These control signals may be periodic, aperiodic, generated by control logic, and/or the like. In various embodiments, delta capacitance 126 can be charged and shared to integrating capacitance 108 several times in succession. Such embodiments would allow a relatively small delta capacitance 126 to behave as much larger effective capacitance. That is, the actual change in charge (or "delta") applied to integrating capacitance 108 is determined not only by the value of delta capacitance 126, but also by the particular control logic applied via switch 122 and the value of the reference voltages.

[0026] The charge held on integrating capacitance 108 is appropriately converted to a digital data stream 114 using any quantizer 110 or other analog-to-digital conversion (ADC) technique. In various embodiments, a simple comparator or input of a digital gate provides a one-bit ADC output that indicates whether the input voltage from integrating capacitance 108 is greater than or less than a reference voltage (Vcmp) 112. The one-bit ADC output is subsequently latched by a control signal, such as signal (J)1 as shown in FIG. IA-B. While the simple exemplary quantizer 110 shown in FIG. IA provides a logic "high" or "1" output when the integrating capacitance voltage exceeds reference voltage 112, this convention is somewhat arbitrarily chosen; alternate embodiments could therefore provide a logic "low" or "0" output under such conditions without departing from the concepts described herein. The output from quantizer 110 can be sampled in any conventional manner (e.g. using a digital latch circuit 111) to maintain the data stream 114 for subsequent processing.

[0027] Output data 114 represents any set of digital outputs that may be stored, filtered (e.g. by digital filter 115), averaged, decimated and/or otherwise processed in any manner. Other embodiments may provide multi-bit resolution using multiple thresholds, cascaded ADC stages, and/or the like using conventional techniques. For example, the thresholds may be provided by more than one reference voltage (such as multiple comparison voltages Vcmp)- The higher resolution output may be latched at one time or as a sequence of outputs (e.g. as a successive approximation). The digital data stream 114 provided by quantizer 110 and/or latch 111 can also be used to determine an appropriate amount of "delta" charge (also

"step" charge) to be applied to integrating capacitance 108. Multiple delta capacitances of the same or different size may also be used to vary the amount of charge applied; In the exemplary embodiment shown in FIG. IA5 for example, a logic high ("1") output 114 represents the condition wherein the voltage on integrating capacitance 108 exceeds the reference voltage 112, indicating that a corresponding "delta" charge should be applied by delta capacitance 126. Accordingly, data output 114 can be used to select between "low" and "high" reference voltages 118, 120, or some quantized value between them to provide a simple digital-to-analog conversion (DAC) 116 that controls the charge applied by delta capacitance 126. Alternately, one or more data outputs 114 can control whether the charge on the delta capacitance 126 (i.e. the reference charge) is shared with (e.g. any portion transferred to) or not shared with the integrating capacitance 108. Therefore, on a particular data output 114, the charge on the delta capacitance 126 can be shared zero, one, or multiple times. Not sharing (sharing zero time) is similar to setting the DAC 116 output voltage equal to the voltage on the integrating capacitance 108, since no charge is transferred. In any case, the effective charge shared could be made negligible for a value of the data output 114. This "feedback loop" of DAC 116, switch 122, and delta capacitance 126 therefore provide the appropriate "delta" charge values to integrating capacitance 108 to counteract charge applied to integrating capacitance 108 by measurable capacitance 102. Further, because the amount of reference charge applied is a known quantity (based upon the value of delta capacitance 126 and reference voltages 118 and 120), the total amount of feedback "delta" charge applied to integrating capacitance 108 to maintain a relatively constant charge measurement of the passive network 109 can be readily determined from digital data stream 114. That is, digital data stream 114 suitably represents the number of "delta" charges applied to integrating capacitance 108, which is in turn representative of the charge received from measurable capacitance 102. By correlating (filtering) the amount of charge received from measurable capacitance 102 to the amount of voltage initially applied to generate that charge, the measurable capacitance 102 can be readily determined.

[0028] Because the diagram of FIG. IA is intended as an exemplary logical representation rather than an actual circuit implementation of a capacitance sensor, the particular functions shown may be inter-combined, omitted, enhanced or otherwise differently-implemented in various alternate embodiments. The comparator and digital-to-analog conversion functions 110 and 116, for example, could be implemented with one or more input/output signal pins on a microcontroller or the like, and need not be implemented with a discrete or separately-

identifiable circuitry as shown in FIG. IA. Quantizer 110 can often be readily implemented without the need for additional active circuitry because many commercially-available ASIC or microcontroller products provide CMOS digital inputs, comparator or Schmitt trigger functionality, and the like for signals received on certain input pins, or allow multiplexing of pins or functions, such as ADC or DAC, within the ASIC or microcontroller, although, in some embodiments, an external multiplexer can also be used. Further, such embodiments are generally capable of performing filtering or other operations on the resulting digital data 114, thereby greatly simplifying the design of capacitance sensing circuitry through the use of sigma-delta techniques.

[0029] The particular layout of FIG. IA incorporates a sign convention in which DAC 116 is inverting, but integrating capacitance 108 and quantizer 110 are not. While delta capacitance 126 should provide a "delta" or opposing effect on integrating capacitance 108 to the charge supplied by measurable capacitance 102, this "inversion" may be applied in any manner. That is, by adjusting the signs or magnitudes of various reference signals 104, 112, 118, 120 and/or by adjusting the configuration of the various components shown in FIG. IA, any number of alternate but equivalent implementations could be formulated. Several examples of actual circuits suitable for sensing capacitance are described below.

[0030] The basic features shown in FIG. IA may be operated in any manner, hi one operating technique shown in FIG. IB, two non-overlapping control signals as indicated by symbols φi and φ2 trigger charge transfer processes that allow charge from measurable capacitance 102 to be transferred to integrating capacitance 108, and for opposing charge from delta capacitance 126 to adjust the level of charge held by integrating capacitance 108. This transfer of charge is reflected in the series of voltage traces for Vx, Vi, and VD shown in FIG. IB, wherein Vx, Vi, and VD are referenced across their respective capacitances 102, 108 and 126. As shown in the figure, VD is set high ("VH" in FIG. IA) in response to a low ("0") data value 114, and is otherwise left low ("VL" in FIG. IA). When switch 122 is coupled to integrating capacitance 108, the appropriate charge from delta capacitance 126 is transferred to integrating capacitance 108, thereby producing a suitable change in voltage Vi. After an initial startup period, the voltage Vi will typically approximate the comparator voltage Vcmp, since negative feedback results in charge being added to or subtracted from the integrating capacitance 108 by the delta capacitance 126.

[0031] The range of capacitance values that can be measured is determined by Vx, VL, and VR5 the value of delta capacitance 126, the number of times (N) that the delta capacitance 126 is fed back per measurement cycle, and the number of times (M) the measurable capacitance 102 is shared with the passive network 109 per measurement cycle. The measurement cycle is the period between comparisons of the charge on the passive network 109 with a threshold. To first order, the determined value of the measurable capacitance 102 (assuming that the voltage Vi control to Vomp is maintained) is between CD(N/M)((VL - Vcmp)/(VX - Vcmp)) and CD(NZM) ((V11 - Vcmp)Z(Vx - Vcmp)). As noted above, the particular sign conventions and other specific operating parameters for FIGS. IA-B could be modified in many alternate embodiments.

[0032] Turning now to FIG. 2 for primary reference (but with continued reference to the structural features shown in FIG. 1), an exemplary technique 200 for implementing sigma- delta capacitance sensing suitably includes the broad steps of applying a voltage to measurable capacitance 102 (step 202), allowing charge to transfer from measurable capacitance 102 to a passive network 109 that includes integrating capacitance 108 (step 204), and then adjusting the charge on the passive network (step 210) based on threshold value (step 206). Each of the various steps in process 200 are repeated an appropriate number of iterations (step 214) to allow for accurate sigma-delta measurement.

[0033] Charging step 202 suitably involves applying a known voltage to the measurable capacitance 102 using any appropriate technique. In various embodiments, a charging voltage (e.g. a low or high digital output, a power supply signal and/or the like) 104 is applied by activating a controller signal pin or other switch 106 as appropriate. It should be noted that although the various switches in converter 100 were illustrated in a particular arrangement, that this is merely exemplary of one type of arrangement. It should also be noted when "using" or "activating" a switch in the various embodiments, this "using" or "activating" can be implemented as any combination of selectively closing a switch, selectively opening a switch, or otherwise actuating the switch. Thus, a switch can be used to apply a voltage both by any combination of closing and opening depending upon the layout of the particular implementation. Furthermore, a charging voltage may be applied at least once to measurable capacitance 102 in one or more pulses (e.g. by repetitively engaging and disengaging switch 106), or through any other technique.

[0034] After charging, measurable capacitance 102 is allowed to share charge with a passive network 109 capable of approximately integrating and storing charge without amplifiers or other active elements. In a simple embodiment, the passive network 109 is simply integrating capacitance 108, which can be a single capacitor; alternatively, the passive network 109 may contain any number of resistors, capacitors and/or other passive elements as appropriate, and a number of examples of passive networks are described below. To allow measurable capacitance 102 to share charge with the passive network, no action may be required other than to pause (e.g. while not charging the measurable capacitance) for a time sufficient to allow charge to transfer. In various embodiments, the pause time may be relatively short (e.g. if the integrating capacitance 108 is connected directly to the measurable capacitance 102), or some delay time may occur (e.g. for charge to transfer through a passive networks 109 having one or more resistive elements placed between the measurable capacitance 102 and the integrating capacitance 108). In other embodiments, allowing charge to transfer may involve actively actuating one or more switches (e.g. switch 106 in FIG. 1) or taking other actions as appropriate. In various embodiments, steps 202 and/or 204 can be repeated two or more times before taking further action.

[0035] It should be noted that although the measurable capacitance 102 may be statically coupled to the filter capacitance, charge sharing between capacitances can be considered to substantially begin when the charging step 202 ends (e.g., when the applying of voltage to the measurable capacitance ends). Furthermore, the charge sharing between capacitances can be considered to substantially end when the voltages at the capacitances are similar enough that negligible charge is being shared. Charge sharing can also substantially end with the next application of a voltage because the (e.g. 104 charging) voltage being applied dominates. Thus, even in a passive sharing system where the filter capacitance is always coupled to the measurable capacitance, the low impedance of the applied voltage source makes the charge on the measurable capacitance that would be shared negligible until the applied voltage is removed.

[0036] When charge from measurable capacitance 102 is effectively transferred to the passive network 109, the charge on the passive network 109 is appropriately measured (step 206), and changed (step 210) if the amount of charge is determined to be past a suitable threshold value (step 208). Charge measurement may take place in any manner. In various embodiments, the voltage on passive network 109 representative of that charge is obtained

from an input/output (I/O) pin of a microcontroller or other device. In many such embodiments, circuitry associated with the input pin is also capable of performing an analog-to-digital (A/D) conversion or of comparing the. measured voltage to one or more threshold voltages VTH> thereby effectively performing both steps 206 and 208. The particular threshold value VTH (e.g. reference voltage 112, represented by the Vcmp provided to quantizer 110 in FIG. 1) may vary significantly by embodiment and may vary slowly with time. In a simple embodiment, a CMOS digital input acts as a comparator (1-bit quantizer) with a reference voltage equal to the threshold level of the digital input. The connection of the quantizer 110 and the passive network can be direct or may be through a multiplexer or other switching network.

[0037] In the case where the input has hysteresis, such as in a Schmitt trigger, it is often useful to ensure that the hysteresis is set to a known state before comparison of the measured voltage, thus providing a similar threshold for all comparisons. Alternately, setting the hysteresis to a known state may be used to reliably select between thresholds on different comparisons. This may be accomplished by simply setting the input prior to the comparison to a value known to set the hysteresis state.

[0038] As the charge on the passive network 109 passes an appropriate threshold value, a "delta" charge that opposes the charge shared from the measurable capacitance 102 is applied (e.g. via delta capacitance 126 in FIG. 1) to change the charge on the passive network 109 (step 210) using conventional sigma-delta techniques such as those described above. In many embodiments, the charge on the passive network 109 may also be modified (albeit by a different amount than applied in step 208) when the charge has not passed the threshold value (step 211), although this feature is not necessary in all embodiments. Where there are multiple thresholds, different amounts of charge may be fed back. Note that in different states within a repetition of the steps of a charging cycle the charge transfer through various capacitances (e.g. measurable capacitance, delta capacitance, integrating capacitance) may change direction, but the net charge transfer in the cycle is referred to here. In this manner, the charge on passive network 109 can be maintained to what is needed for the associated voltage on passive network 109 to approximately equal the threshold value (VχH), if the measurable capacitance 102 is within range. That is (with momentary reference again to FIG. 1) because the output of quantizer 110 is fed back via the delta capacitance 126 in a net negative feedback system, the voltage across the

integrating capacitance 108 remains approximately constant during operation due to the control loop.

[0039] The quantized (e.g. digital) values measured in step 206 and/or any quantity derived therefrom (e.g. a count of "high" or "low" values contained within a particular period of time) can be readily stored in a memory as quantized data and digitally filtered or otherwise processed as appropriate (step 212). Various filters have been successfully implemented in conjunction with sigma-delta measurement techniques, including conventional digital finite impulse response (FIR) filters such as triangle filters, averaging filters, and Kaiser filters, as well as infinite impulse response (HR) filters.

[0040] The voltage application, charge transfer, charge changing and/or other steps may be individually and/or collectively repeated (step 214) any number of times to implement a number of useful features. For example, by obtaining multiple quantized values of measurable capacitance 102, the measured values can be readily decimated, filtered, averaged and/or otherwise digitally processed within the control circuitry to reduce the effects of noise, to provide increasingly reliable measurement values, and/or the like. A number of these features are described below.

[0041] One advantage of many embodiments is that a versatile capacitance sensor can be readily implemented using only passive components in conjunction with a conventional digital controller such as a microcontroller, digital signal processor, microprocessor, programmable logic array, application specific integrated circuit and/or the like. A number of these products are readily available from various commercial sources including Microchip Technologies of Chandler, Arizona; Freescale Semiconductor of Austin, Texas; and Texas Instruments Inc. (TI) of Dallas, Texas. Many of the control circuits described herein contain digital memory (e.g. static, dynamic or flash random access memory) that can be used to store data and instructions used to execute the various sigma-delta processing routines described herein. Process 200, for example, may be readily implemented using computer-executable instructions executed by one or more control circuits as described herein.

[0042] FIGS. 3-8 show several exemplary embodiments of sigma-delta capacitance sensors implemented using integrated control circuitry and simple passive networks made

up of capacitors and/or resistors. Any of these embodiments may be supplemented or modified in myriad ways to create any number of alternate embodiments.

[0043] With reference now to FIG. 3 A, an exemplary capacitance sensor 300 suitably includes a controller 302 with at least three input/output signal pins (I/Os) 304, 306 and 308 and their associated circuitry within controller 102 acting as switches to power and ground (or other reference values as appropriate). In the FIG. 3A example, 1/O3 (pin 308) is coupled to measurable capacitance 102, and the other two pins 1/O1 (pin 304) and 1/O2 (pin 306) are coupled to a passive network 109, comprising integrating capacitance 108, which is charged through measurable capacitance 102 and discharged through delta capacitance 126, or vice versa. Integrating capacitance 108 is generally selected to exhibit a much greater capacitance than that expected of measurable capacitance 102, and. delta capacitance 126 is selected to set the maximum measurable capacitance. Again, the particular capacitance values and relationships may vary according to the particular embodiment, as may the particular arrangement of the signal pins and passive network 109 components. FIG. 3B, for example, shows a "series" configuration of a three-pin, two-capacitor sensor 350 that operates in a manner similar to the "parallel" arrangement shown in FIG. 3 A.

[0044] In the various embodiments, hardware, software and/or firmware logic within controller 302 appropriately sequences and controls the sigma-delta measurement process by controlling signals placed and received on input/output (I/O) pins 304, 306, and 308. hi an exemplary operation, controller 302 suitably samples the charge on integrating capacitance 108 by measuring the voltage on pin 308. In other implementations the voltage might be measured on other nodes. This voltage, which corresponds to the input of quantizer 110 in FIG. 1, can be quantified in many embodiments using a digital input threshold, an on-board ADC, or a Schmitt trigger input available within controller circuit 302. In other embodiments, analog comparator circuitry for comparing the voltage on pin 308 to a suitable reference value 112 (FIG. 1) may be provided. Although conventions for data representation may vary with different embodiments, voltages on integrating capacitance 108 greater than a threshold value (of pin 308) can be associated with one logic value (e.g. "1"), and voltages less than a threshold value can be associated with another logic value (e.g. "0"). These quantized data are appropriately stored (see step 212 above) for subsequent processing. Note that if an input with hysteresis, such as a Schmitt trigger input, is used as quantizer 100, states 0 and 1 of the methodology shown leave the hysteresis in a known state on signal pin 308.

[0045] An exemplary technique for operating the sensor circuit 300 of FIG. 3 A is illustrated in FIGS. 3C-D. To control the operation of the passive network 109, a substantially constant charging voltage (e.g. from a battery, a power supply voltage such as VDD, or other reference voltage) is initially applied to measurable capacitance 102 for a substantially constant length of time, illustrated as "State 1" in FIGS. 3C-D. Signal pin 306 is also driven to the same charging voltage to remove any charge held on delta capacitance 126. The charge applied to measurable capacitance 102 can then be isolated on measurable capacitance 102 by placing pins 306 and 308 into an intermediate high impedance or "open circuit" state, as indicated in "State 2". This intermediate state represents the non- overlapping switch states, although the technique could also be accomplished without an explicitly separate state. Other transitions might also be managed with other intervening high impedance states. The charge is subsequently shared from measurable capacitance 102 to passive network 109 by applying a logic state voltage on pin 304 that is opposite to the state of the charging voltage (e.g. by applying a "low" state if the charging voltage is "high", and vice versa) in State 3.

[0046] In the above technique, when circuit 300 approaches steady state, the voltage on integrating capacitance 108 (referenced to pin 304) should remain roughly constant and approximately equal to the threshold voltage of pin 308 (e.g. VTH of the associated I/O). The voltage at the signal pin 308 similarly remains relatively close to the threshold of input pin 308 when signal pin 304 is driven low. The output of the quantizer (signal pin 308), then, when sampled in State 4, is a measure of the charge on integrating capacitance 108. Depending on the sampled output of the quantizer (from the associated input of signal pin 308), State 5 changes the charge on integrating capacitance 108. If the sampled output of the quantizer (signal pin 308), exceeds the threshold, state 5 A removes charge from the integrating capacitance 108; otherwise, no (or negligible) charge is removed (state 5B). After the delta-charge is placed (changing the charge on the integrating capacitance 108 of passive network 109) or skipped, signal pin 308 can be placed into a high-impedance state to trap charge on passive network 109 for a subsequent sampling on pin 308 (State 6). When quantized data has been obtained and stored, the data may be filtered, decimated or otherwise processed as appropriate to determine a value of the measurable capacitance 102. In the case where the quantizer (e.g. signal pin 308) has hysteresis, State 1 had set the input high, so the lower threshold of the hysteresis determines the output.

[0047] In an alternate embodiment, where integrating capacitance 108 is discharged through measurable capacitance 102 and charged through delta capacitance 126, the charge is changed when it falls below the quantizer threshold. In other variations, positive or negative charges may be shared with integrating capacitance 108 though measurable capacitance 102 and delta capacitance 126, though no charge may be shared, and other nodes (e.g. pin 304 of FIG. 3A) may be used for threshold measurement.

[0048] FIGS. 4A-B show similar implementations that allow sigma-delta sampling with only two signal pins 304 and 306 on controller 302. In the FIG. 4A implementation 400, the passive network 109 suitably includes an integrating capacitance 108 in series with an isolating resistor 402 coupled to the measurable capacitance 102 and to signal pin 306. The FIG. 4 A implementation also includes a delta capacitance 126 coupled to signal pins 304 and 306. The FIG. 4 A implementation (and others) can also optionally include a second capacitance 407 between a power supply voltage and the isolating resistor 402 to increase power supply noise rejection. The second capacitance 407 is selected so noise on the power supply couples to node 403 in the same ratio as noise on the power supply couples to the threshold(s) of the quantizer generically presented as 110 in FIG. IA. Other topologies for reducing the effects of power supply noise are possible, and two examples are shown in FIGS. 9A-B. Figure 9 A shows a resistor 901 in parallel with the capacitance 407 A and in series with capacitance 407B coupled to one or more integrating capacitances 108. FIG. 9B shows two resistors 903, 905 forming a voltage divider coupled to one or more integrating capacitances 108 and no discrete second capacitance. Including second capacitance 407A,B or utilizing an alternative such as one of those shown in FIGS. 9A-B is especially useful for systems with multiple integrating capacitances 108. Although only one integrating capacitance 108 is shown in conjunction with second capacitance 407A,B and alternatives, multiple integrating capacitances can share the same node. The FIG. 4B "series" variation of 400 shows a passive network 109 comprising an isolating resistor 402 separating the measurable capacitance 102 from the integrating capacitance 108.

[0049] In both of these embodiments, measurable capacitance 102 is charged with charging pulses that are short enough to be substantially blocked by the RC time constant created by integrating capacitance 108 and isolating resistor 402. The charging pulse is preferably also shorter than the RC time constant of the measurable capacitance and the isolating resistor as well. This allows charging of measurable capacitance 102 and measurement of the voltage on integrating capacitance 108 to take place using the same pin.

In both embodiments, the voltage measured on either signal pin 304 or pin 306 can determine whether charge from delta capacitance 126 is to be shared with integrating capacitance 108. In the FIG. 4A embodiment, signal pin 306 is used to apply the charging voltage to measurable capacitance 102 and signal pin 304 is used to apply a charging voltage to delta capacitance 126. The FIG. 4B embodiment differs, and signal pin 306 is used to apply a charging voltage to delta capacitance 126 to change the charge on integrating capacitance 108, and signal pin 304 is used to apply the charging voltage to measurable capacitance 102. Note that in the FIG. 4B embodiment, it is simple to share charge from the measurable capacitance 102 to integrating capacitance 108 multiple times without sharing from the delta capacitance 126, or to share charge from the delta capacitance 126 to integrating capacitance 108 multiple times without sharing charge from the measurable capacitance 102.

[0050] In many of these implementations a "current canceling" voltage may precede the charging voltage. The timing of the "current canceling" voltage is controlled so the amount of "parasitic" charge removed through isolating resistor 402 in state 0 is mostly equal to the amount of "parasitic" charge added to integrating capacitance 108 through isolating resistor 402 in state 1, and the measurable capacitance 102 is left at the proper charging voltage before sharing with the passive network 109. This may allow for lower impedances in passive network 109, such as a lower value for isolating resistor 402, and faster time constants for passive network 109 as a whole without changing the measurable capacitance charge timing requirements.

[0051] Measurable capacitance 102 shares charge with integrating capacitance 108 through isolating resistor 402. Because of the RC time delay created by the resistor, this embodiment may consume more time for sharing charge than the three-pin embodiment described with respect to FIG. 4. Nevertheless, by reducing the number of switches/logic pins used to implement the sensor, additional sensing channels can be provided on a common chip, thereby allowing for improved efficiency in some embodiments.

[0052] The exemplary circuits shown in FIGS. 4A-B may be modified in many ways to implement any number of additional features. In embodiments wherein controller 302 has relatively accurate timing, for example, delta capacitance 126 may be replaced with a conventional resistor, and "delta" charge may be applied to integrating capacitance 108 by simply activating pin 304 (pin 306 in FIG. 4B) for a pre-determined period of time.

Moreover, isolating resistor 402 may be useful in reducing the effects of any hysteresis present in. the ADC feature of signal pin 306.

[0053] One technique for operating circuit 400 shown in FIG. 4A is illustrated in the state diagram of FIG. 4C and the timing diagram of FIG. 4D. With reference to these figures, the process of detecting the level of measurable capacitance 102 optionally begins by placing signal pin 306 into a known (e.g. logic low) state (State 0). Because isolating resistor 402 creates an RC time constant with integrating capacitance 108, pin 306 (pin 304 in FIG. 4B) may be placed into a known state (e.g. a logic low state) prior to each read cycle for a brief period of time without significantly affecting the amount of charge stored on integrating capacitance 108. By placing signal pin 306 into a known state for even a brief moment prior to sampling the charge on integrating capacitance 108, the amount of hysteresis on pin 306 is known, and can be compensated within controller 302. If the timing of states 0 and 1 is controlled, then the parasitic charge that flows through resistor 402 onto integrating capacitance 108 during those states can also be minimized.

[0054] The measurable capacitance 102 is then charged and delta capacitance 126 is cleared by placing both pins 304 and 306 into a known (high) logic state, as shown in State 1. Charge is subsequently trapped on the measurable capacitance by bringing pin 306 to a high impedance state (State 2), and sufficient delay time is subsequently allowed for charge to share (e.g. charge or discharge) from measurable capacitance 102 to integrating capacitance 108 through isolating resistor 402. After charge is shared from measurable capacitance 102, "delta" charge from delta capacitance 126 is applied or not applied based upon the voltage measured on integrating capacitance 108 (in the previous State 6). hi the example shown, the voltage level used in determining whether "delta" charge is applied was obtained from a prior iteration of the sigma-delta process. In other embodiments, voltage may be measured (e.g. State 3) just prior to application and sharing of "delta charge," or at other points in the detection process.

[0055] Even further reductions in signal pin usage can be realized using the sensor 500 shown in FIG. 5, in which measurable capacitance 102 and a passive network 109 composed of integrating capacitance 108 and isolating resistance 402 are coupled to a single signal pin 306 of controller 302. Similar to the FIG 4A implementation, the FIG 5A implementation can also optionally include a second capacitance 407 between a power supply voltage and the isolating resistance 402, or an alternative such as one of the circuits shown in FIGS. 9A-

B to increase power supply noise rejection. In this embodiment, measurable capacitance 102 is again charged with voltage pulses that have periods less than the RC time constant created by isolating resistance 402 and integrating capacitance 108 to reduce or eliminate adverse effects upon the charge stored on integrating capacitance 108. Measurable capacitance 102 discharges through isolating resistance 402, as described above, and "delta" charge is applied to integrating capacitance 108 by placing a discharging voltage on pin 306 to drive current through isolating resistance 402 for a known period of time. Because sensor 500 includes an isolating resistance 402 as described above, compensation for hysteresis on pin 306 can be similarly applied by placing the pin in a known state prior to sampling it. Parasitic currents through resistance 402 during states 0 and 1 can also be minimized by controlling the timing of the charging voltage, and the "current canceling" voltage.

[0056] An exemplary technique for operating such a circuit is illustrated in FIGS. 5B and 5C. With reference to those figures, pin 306 is optionally set to provide a "current cancelling" voltage (e.g. ground) preceding the charging voltage; the length of the "current cancelling" voltage is chosen so the amount of parasitic charge removed is mostly equal to the amount of parasitic charge added by the charging pulse. By subsequently applying voltage pulses having a relatively short duration (compared to the RC time constant of the network), measurable capacitance 102 can be charged (State 1), then allowed to share charge through isolating resistance 402 to integrating capacitance 108 (State 2). After sufficient time for charge sharing has elapsed, the charge can be measured by sampling the voltage on pin 306 (State 3), and "delta" charge can be applied (or not applied) to integrating capacitance 108 as appropriate (State 4) based upon the measured voltage. Again, "delta" charge is simply applied in this embodiment by applying an appropriate voltage on signal pin 306 for an appropriate time to produce the desired change in charge on integrating capacitance 108.

[0057] The general structures, concepts and techniques described above may be modified or supplemented in many different ways, and may be exploited in many different yet equivalent embodiments. FIGS. 6A-B, for example, show two examples of circuits capable of sensing capacitance on multiple channels using the techniques shown above. With reference now to FIG. 6A, an exemplary two-channel position sensor 600 is shown with two sensing electrodes 602, 604 that each correspond to a measurable capacitance 102 in the discussion above. As a finger, stylus or other object approaches either electrode 602, 604, the capacitances of that node change in a manner that can be correlated to the presence of

the object. Stated another way, the presence of an object in proximity or in contact with either electrode 602, 604 can be determined by measuring the capacitance of that electrode channel.

[0058] The sensing scheme used in each channel (A and B) of sensor 600 generally parallels the two-pin sensor 400 described in conjunction with FIG. 4A above. Alternate embodiments could of course use any of the other techniques described or referenced herein. In the exemplary embodiment of FIG. 6A, then, voltage is applied to electrodes 602 and 604 via pins 306 and 310, respectively, of controller 302. Each electrode 602, 604 is allowed to share charge with an integrating capacitance 108 A, 108B through an isolating resistance 402 A, 402B (respectively). Levels of charge maintained on each integrating capacitance 108 A-B are then sampled by quantizing the voltage at signal pins 306 and 310, with any necessary "delta" charge from delta capacitance 126A-B being applied through manipulation of signal pins 304 and 308 to change the charge on the associated integrating capacitance.

[0059] Even further, the symmetry of the sensing channels enables embodiments with shared components. For example, any integrating capacitances, delta capacitances, and/or resistances required can be shared between multiple sensor channels. One exemplary embodiment is shown in FIG. 6B. This use of shared components can reduce the cost and size of the overall system significantly. Indeed, various techniques can be implemented for sharing signal pins on controller 302 and/or any discrete components within the passive network 109 across a wide array of alternate embodiments.

[0060] By implementing multiple sensing channels on a common controller 302, a number of efficiencies can be realized. Frequently, sensing electrodes for measurable capacitances and other electrodes for delta capacitances can be readily formed on standard printed circuit boards (PCB), so duplication of these elements is relatively inexpensive in a manufacturing sense. Certain components such as integrating capacitance 108 and isolating resistance 402, however, can be large enough to warrant discrete components. Similarly, where the accuracy of the delta capacitance is a concern it may be implemented as a discrete component as well. In some embodiments, one or more isolating resistances 402 may be formed on a PCB using an ink process or the like where conductive ink has higher resistance than typical materials used in PCB processes. This may be sufficient in many embodiments because the exact value of isolating resistance 402 does not typically directly affect the

accuracy or the performance of the system. And in a case where the measurable capacitance 102 is relatively small, then integrating capacitance 108 may also be manufacturable in a PCB, such as through the use of a polyimide flexible printed circuit or the like. As a result, many of the various features described above can be readily implemented using conventional manufacturing techniques and structures. Moreover, the total number of signal pins required and the number of components in the passive network 109 can be even further reduced through any sort of time, frequency, code or other multiplexing technique.

[0061] Arranging the sensing electrodes 602, 604 in any number of conventional patterns allows for many diverse types of sensor layouts (including multi-dimensional layouts found in one, two or more-dimensional touchpad arrays) to be formulated. Alternatively, multiple "button"-type touch sensors can be readily formed from the various channels, or any number of other sensor layouts could be created.

[0062] Further, the various sigma-delta sensing techniques described herein, coupled with the ease of multi-channel integration, provide for highly efficient application of guard signals. The connection of multiple sensor channels 602, 604 to a common controller 302 allows a guard signal applied to a guard electrode 605 while signal channels are being sensed. Generally speaking, it is desirable to isolate each sensor electrode 602, 604 from undesired electrical signals, including other signals spuriously received from other electrodes and from outside sensor 600, 650. Because each of the channels within sensor 600 can be easily implemented with common reference and logic voltages, it can be readily assumed that the typical voltage values observed on the various sensor electrodes 602, 604 will be roughly identical to each other averaged over time. By applying a guard signal from a low impedance source to the various electrodes during otherwise inactive periods, then, the amount of spurious effect can be reduced. In fact, a single guard signal could be effective for all sensor electrodes with a similar sensing electrode voltage swing.

[0063] A low impedance voltage source dominates other coupled signals at a node, just as the low impedance leg of a voltage divider (or more generically an impedance divider) dominates over the higher impedance leg. That is to say that for a collection of voltage sources we can be approximated as single Thevenin impedance and single Thevenin voltage dominated by the lowest impedance element, if that lowest impedance is substantially less that the parallel impedance of all other sources. For the purposes of this example the output impedance of a reference voltage, signal pin output, switch, or I/O output will have

sufficiently low impedance at that node that other sources are insignificant at the range of frequencies considered. Similarly, a node coupled to one near side of the integrating capacitance has sufficiently high capacitance (and low impedance) that it dominates other capacitively coupled sources, when the other far side of the integrating capacitance is driven with a low impedance (e.g. reference voltage etc.). That is the integrating capacitance can set the voltage at and absorb the majority of the charge from other higher impedance sources at the near end, when the far end is driven with a low impedance source. Clearly, the dominant impedance in a network also depends on the time period (or frequency) considered. So at long time scales (e.g. sharing) a resistance in series with the integrating capacitance may not change the integrating capacitance's status as the dominant low impedance element, while at short time scales (e.g. charging) the impedance of the measurable capacitance on the node may dominate due to that series resistance. By actuating a switch at the proper node and proper rate the dominant low impedance element can be selected, and charge directed appropriately.

[0064] Although guarding techniques are optional and vary significantly from embodiment to embodiment, one technique involves applying a guarding voltage to the guarding electrode 605 that is approximately equal to the voltage applied to the active electrode (e.g. electrode 602 or 604) during the charging period. Before the end of charge transfer from the active sensor electrode to the associated integrating capacitance (e.g. capacitance 108A or 108B for sensor 600 and capacitance 108 for sensor 650) (step 204 in FIG. 2), the voltage applied to the guarding electrode 605 is changed to be approximately equal to the voltage on the active sensor electrode and the associated integrating capacitance (The active sensor electrode and the associated integrating capacitance will typically approach the same voltage as charge sharing occurs). A threshold voltage of an associated quantizer (e.g. signal pin, I/O on the same component) may be used to control the guard voltage as a proxy for the voltage on the associated integrating capacitance in systems such as the one shown in FIG. 6B, since the threshold voltage of the quantizer is approximately equal to the voltage on the associated integrating capacitance when the feedback loop is in control. Alternately, an impedance divider may be used to reduce power supply variation sensitivity when the impedance divider output sensitivity is ratioed to the power supply similarly to the quantizer threshold sensitivity; an example of this impedance divider is shown by the voltage divider formed by resistances 606, 608 in FIG. 6A. In another implementation, the guard swing (and the charge transferred from the guard electrode) could

change from one repetition of the charge transfer process to another (the charge transfer process includes the applying step, the allowing step, and. the changing step). This guard voltage swing could average to the same voltage swing as on the sensing electrodes. If the change in guard swing involves having a guard swing of zero in some cases and a constant value in the other cases, this enables a pulse-code modulated guard technique that does not require any extra components. An offset between the guarding electrode voltage and the sensing electrode voltage would not affect the usefulness of the guard, since for charge transfer through a capacitance only the voltage change is important.

[0065] It should be noted that although sensor 600 utilizes an impedance divider that uses two resistances 606 and 608, that this is merely one example of the type of impedance divider that can be used. Specifically, a typical impedance divider includes two passive impedances in series, with each passive impedance coupled to at least two nodes. One of those nodes is the common node to which both impedances couple. The common node provides the output of the impedance divider. The output of the impedance divider is a function of the voltages and/or currents applied at the "unshared nodes" over time. Simple examples of impedance dividers are voltage dividers that comprise two capacitances or two resistances (e.g., resistances 606 and 608). However, more complex impedance dividers can also be used. These more complex impedance dividers can include unmatched capacitances, resistances, or inductances in series or in parallel. Furthermore, individual impedances can have a combination of capacitive, resistive and inductive characteristics.

[0066] Guarding voltages may be applied using the features associated with signal pins 604 (FIG. 6A) or 310 (FIG. 6B) as appropriate. In the embodiment of FIG. 6 A, for example, a voltage divider from the power supply (VDD) is created using resistances 606 and 608, with pin 602 effectively switching resistance 608 in or out of the voltage divider circuit to create two separate voltages applied to guarding electrode 605. The embodiment shown in FIG. 6B similarly shows a divider circuit that includes a resistance 608 and a capacitor 614, with signal pin 310 controlling the guarding voltage applied to guarding electrode 605 to either the charging voltage or relaxing to a threshold voltage (acting much like how circuit 500 shown in FIG. 5A does when it shares charge). The impedance driving the guarding voltage should be less than the total sensor-coupled-impedance to the guarding electrode for the most effective guarding. A variety of other guarding techniques including active analog components such as buffers or operational amplifiers (OP-AMPS) that track a sensor or reference channel may also be used. Although FIGS. 6A-B are generally based

upon the embodiments described in conjunction with FIG. 4A-D above, guarding concepts may be applied across a wide array of capacitance sensors. Nevertheless, guarding is an optional feature that may not be found on all embodiments.

[0067] Many alternate sensing schemes exploit sharing of discrete components and/or logic pins on controller 102 across multiple sensing channels. The sensor 650 shown in FIG. 6B, for example, shows a simple technique whereby delta capacitance 126 and integrating capacitance 108 are shared between two sensing electrodes 602 and 604. The sensor 700 shown in FIG. 7A similarly shows a simple technique by which a signal pin 308 for applying delta capacitance 126 can be shared between two sensing channels (represented by measurable capacitances 102 A-B). In this embodiment, sensor 700 is operated in a manner similar to sensor 350 described above in conjunction with FIG. 3B, but with charge feedback to the sides of delta capacitances 126A-B provided through a common signal pin 308. In general, this embodiment changes phases to determine whether or not a particular integrating capacitance (e.g., 108A or 108B) is sensitive to a transition on the corresponding delta capacitance (126A and 126B). Specifically, each integrating capacitance can selectively share charge or block charge transfer from the measurable capacitance or the delta capacitance depending upon which side of the integrating capacitance is driven at a low impedance. Thus, each delta capacitance can be allowed to transition without affecting the measurable capacitance, and the signal pin 308 can be shared with multiple sensors reducing pin count. For a transcapacitive system a driven sensing electrode (e.g. 802 in FIG. 8A) can also be shared with multiple sensors. These concepts can be similarly applied to any number of additional sensing channels to further improve component and/or signal pin re-use between multiple measurable capacitances 102.

[0068] FIG. 7B includes a state diagram 750 that illustrates an exemplary state sequence for sensor 700. Referring to FIGS. 7A and 7B together, the first state 1 is to discharge the measurable capacitances by setting pins 304 and 312 to 0, while measuring (quantizing) the voltage at the integrating capacitances using I/Os associated with pins 306 and 310. In the example shown in the transitions in the state diagram for pins 304 and 306 indicates that the voltage at pin 306 measured (quantized data 1) high during state 1, whereas the transitions in the state diagram for pins 310 and 312 indicate that 310 measured (quantized data 0) low during state 1. These different state transitions cause different delta charge transfers in states 5-8 depending on their respective measurements. Note also that depending on the previous measurement and previous state of pins 304 and 312 in state 8, that a transition

from high to low impedance may have occurred in state 1. Any voltage swing at pins 306 and 310 due to such a transition will cause some charge to share from parasitic capacitances as well as the delta capacitances 126A-B to their respective integrating capacitance 108 A-B. This may cause an offset in the determination of the measurable capacitance, but so long as it is small and constant it may be subtracted out and the impact on dynamic range will be minimal.

[0069] The second state 2 comprises an intermediate high impedance state. In this state, the signal pins 304, 306, 310 and 312 are all briefly held in a high impedance state, with pin 308 driving the delta capacitances 126A-B low. This results in an intermediate state that decouples the various capacitors to temporarily trap charge in those capacitors. This assures that there are no overlapping signals that could otherwise inadvertently set an unwanted charge on a capacitor.

[0070] The third state 3 puts the electrode of integrating capacitances 108A and 108B coupled to the delta capacitances 126 A-B at a logic high voltage. This causes the voltage on the measureable capacitances 102A-B to change and to share charge with their respective integrating capacitances 108A-B. At the same time by driving the signal pins 306 and 308 to a low impedance charge transfer coupled through the delta capacitances 126 A-B is blocked.

[0071] The fourth state 4 clears the charge on delta capacitances 126 A and 126B since both sides of these capacitors are set to the same logic high voltage by pins 306, 308, and 310.

[0072] The fifth state 5 puts pin 306 at a high impedance state, which holds the charge on integrating capacitance 108 A. This is an intermediate high impedance state on signal pin 304 for measurable capacitance 102A before it transitions in the following state 5 and prevents charge from inadvertently being set on the integrating capacitance 108A. Note that only the I/O coupled to the integrating capacitance 108 A, which had a voltage at pin 306 with a quantized data measurement of 1, was decoupled. The pin 310 coupled to integrating capacitance 108B which had a voltage at pin 310 with a quantized data measurement of 0 remains driven to a logic high voltage, because that integrating capacitance did not require charge modification by delta capacitance 126B.

[0073] The sixth state 6 drives the signal pin 304 to a low logic level so that a delta charge can be transferred through delta capacitance 126A to integrating capacitance 108A in the subsequent step 7. Note that pin 310 remains driven to a logic high level blocking this delta capacitance charge transfer between 126B and 108B. Note also that this low logic level transition on pin 304 also causes the charge to share from parasitic capacitances and delta capacitances in this step rather than in future step 1 as already described.

[0074] The seventh state 7 transitions the voltage on pin 308 to remove charge through the delta capacitance 126 A from the integrating capacitance 108 A, while the charge on integrating capacitance 108B is not substantially affected.

[0075] The final state 8 comprises a second intermediate high impedance state for integrating capacitances (e.g. 108B) that did not require charge modification in step 7, and to prepare them for sharing in the following steps. This again decouples the various capacitors to temporarily trap charge in those capacitors.

[0076] With the final state 8 completed, the method returns to step 1 and the states 1-8 are executed again. It should be noted that this sequence produces results from the measurements at pins 306 and 308 of a voltage on the integrating capacitances 108 A-B and quantized data (e.g. 0 or 1) suitable for a determination of their respective measurable capacitances 102 A. The sequence of steps for measurable capacitance 102 A and pins 304 and 306, as well as, measurable capacitance 102B and pins 310 and 312 are exemplary only of a particular measurement (and quantization) of the voltage on pins 306 and 310 in the exemplary step 1, and either sequence of states could be present on either measurable capacitance and integrating capacitance depending on that measurement in a repetition of the measurement cycle. Typically, in a measurement of a measurable capacitance both sequences of states will occur on the related pins, and resulting quantized data (e.g. 0 and 1) of both types will be part of any result used to determine the measurable capacitance.

[0077] It should be noted that this embodiment facilitates several advantages. For example, because the common node (i.e., pin 308) is always driven, the of effect of parasitic capacitance may be significantly reduced. Second, sensor 700 may reduce the number of cycles that it takes to apply the IO states and sample multiple capacitances since it allows sampling (i.e. quantizing at multiple I/Os simultaneous) in parallel. Finally, it will allow significantly fewer IOs when many measurable capacitances are detected. This embodiment

can also reduce the sensitivity to external noise coupled by the measurable capacitances or other associated parasitic capacitances coupled to pins 304 and 312 by grounding the nodes coupled to the measurable capacitances (i.e. pins 304 and 312) during integrating capacitance charge measurements.

[0078] Although the embodiments shown above generally emphasize so-called "absolute capacitance" sensors in which the measurable capacitance is measured with respect to local system ground, similar concepts may be applied to other types of capacitance sensors. FIG. 8A, for example, shows another embodiment of a sensor 800 that is designed to work with so-called "driven capacitance" or "transcapacitive" sensors. The sensor 800 is a "series" sensor as the integrating capacitance 108 is in series with the delta capacitance 126 and the measurable capacitance 102. In the embodiment shown in FIG. 8A5 the measurable capacitance 102 is formed by two separate electrodes 802, 804, each of which may be driven to a voltage using signal pins 304, 306 of controller 302. As a waveform is driven on "driving" electrode 802, capacitive coupling between electrodes 802 and 804 can be detected using the sigma-delta sensing techniques described above to sense the charge transferred between the electrodes 802, 804 and to the passive network 109 comprising integrating capacitance 108. As a result, sensors that rely upon changes in capacitive coupling between a "driving" and "sensing" electrode may readily implement the concepts described above without significant modification. Note as previously described the transcapacitive measurable capacitances may be affected by any number of other conductors and/or dielectrics, to create complex total effective capacitances with elements in proximity to the electrodes 802 and 804. Furthermore, phase shifting of the sharing step during a repetition of the charging cycle similar to that described for the delta capacitance and shown in state diagram 750, may also be practiced to block or allow charge sharing with the "driving" electrode in transcapacitive sensors.

[0079] FIG. 8B includes a state diagram 825 that illustrates an exemplary state sequence for sensor 800. Referring to FIGS. 8A and 8B together, in the first state 1 a delta charge may be added to the integrating capacitance 108 through delta capacitance 126 (Cd) by changing the state of I/O4 on signal pin 310. This change of logic state on 310 from low to high logic levels (or just staying low) in state 1 is depends as a function of F(Va) on a previous quantization of the voltage on integrating capacitance 108 at pin 308 in a previous state 7. As one example, the function F(Va) if voltage at the integrating capacitance 108 was higher than the threshold voltage VTH for I/O3 of signal pin 308 in the previous cycle

(i.e., the charge on the integrating capacitance is low, and the voltage drop smaller than desired), then pin 310 remains low. If instead, the voltage at the integrating capacitance 108 was lower than the threshold voltage (i.e., the charge on the integrating capacitance is high, and the voltage drop larger than desired), then pin 310 is driven high to raise the voltage at 308 by removing charge from integrating capacitance 108 through delta capacitance 126. In each repetition of the charge transfer process, charge is also transferred through measurable capacitance Cx 102 between electrodes 802 and 804 as I/Ol transitions from low to high adding charge to the integrating capacitance. By adding charge through the measurable capacitance 102 and removing charge through the delta capacitance 126 under the control of the sigma-delta system the charge on the integrating capacitance 108 is kept roughly constant by negative feedback control.

[0080] Thus, state 1 either does (i.e. Ia) or does not (i.e. Ib) remove charge from integrating capacitance 108 using delta capacitance 126 based on the previous voltage measurement at I/O3 of the integrating capacitance on pin 308. This measurement might be done in a variety of ways in alternate embodiments, for example the measurement of voltage on the integrating capacitance might use pin 306.

[0081] State 2 is an intermediate high impedance state on both sides of integrating capacitance 108 (ie. signal pins 306 and 308). This traps the integrated charge on integrating capacitance 108 so that any timing errors on the outputs of the signal pins to not change the charge on it. Pin 304 remains driven low, and pin 310 is left in its previous state.

[0082] In state 3 the signal pin 308 is set to a low logic state (e.g. ground) . Note that the voltage on pin 308 was measured in the previous state 7, and should have been close to a threshold of an input associated with signal pin 308 and I/O3. By driving 308 to a logic low state and changing the voltage on one side of integrating capacitance 108 the voltage at sensing electrode 804 also changes and the integrating capacitance 108 shares charge with the measurable capacitance 102, as well as with any other parasitic capacitance coupled to the node at signal pin 306 and sensor 804. In this exemplary case the charge shared with the measurable capacitance 102 is in the same direction as the charge transferred by driving I/Ol on pin 304 high in the following step, though this need not be the case in all implementations. The charge shared onto the integrating capacitance 108 from the parasitic capacitance due to any voltage change on 804 occurs just as in other "absolute capacitance" sensors described elsewhere in this document, though this example is meant to function as a

transcapacitive sensor. This parasitic charge is shared onto integrating capacitance 108, and in this example will tend to add charge to it, reducing the measured voltage on integrating capacitance 108 at pin 308.

[0083] In the fourth state 4, charge is shared from the electrode 804 to the integrating capacitance 108 as I/Ol on pin 304 changes from a logic low to logic high voltage, and any charge on delta capacitance 126 is cleared. Specifically, in this state pin 304 is driven high while pin 310 goes low. This allows charge to share from electrode 804 to the integrating capacitance 108 through the measurable capacitance 102 (Cx). At the same time the voltages on both sides of delta capacitance 126 at signal pin 310 and 308 are driven low. Since the node at pin 308 is at a low impedance no charge is transferred through delta capacitance 126 onto the integrating capacitance 108 in this step.

[0084] The fifth state 5 is another high impedance state decoupling both sides of the integrating capacitance 108.

[0085] The sixth state 6 drives the sensing electrode 804 of measurable capacitance (Cx) 102 to a logic high voltage to block charge sharing coupled through the sensing electrode 804, and allow sharing with delta capacitance 126. Driving a low impedance on the signal pin 306 of I/O2 shields the integrating capacitance 108 from any noise coupled to that electrode during the following measurement step. It also allows charge to share through the integrating capacitance 108 with the node connected to signal pin 308 and delta capacitance 126. However, by driving a logic high voltage on electrode 804, the voltage at the 308 signal pin node is also changed. This again causes charge to be shared through any parasitic capacitance on pin 308 with the integrating capacitance 108. Charge is also shared with delta capacitance 126 since signal pin 310 is driven with a low impedance in this example, though that need not be the case in other embodiments. Note that unlike the sharing of measurable capacitance in state 3 this parasitic charge will be in the opposite direction of the charge transferred through the delta capacitance 126 when signal pin 310 is driven to a different voltage in state 1 to change charge on the integrating capacitance. Some charge proportional to the voltage change and the size of the parasitic and delta capacitances will share and tend to increase the voltage on integrating capacitance 108 and reducing the voltage measured on it at pin 308. This could be reduced significantly (to only parasitic capacitances), if pin 310 was put in a high impedance state. So long as the voltage transition on 308 due to driving 306 high is less than the voltage transition on 310 used to subtract

charge in step 4, then net charge can still be subtracted by delta capacitance 126 in the transcapacitive sigma-delta process.

[0086] The seventh state 7 measures the voltage on the integrating capacitance 108. With the pin 308 at a high impedance state, the voltage (due to the integrated charge) on the integrating capacitance 108 can be measured at pin 308 relative to the voltage driven on the sensing electrode by signal pin 306. This measurement can comprise a comparison of the voltage at the integrating capacitance 108 with a threshold voltage VTH to provide a quantized result. The resulting measurement of the voltage on integrating capacitance 108 (i.e. whether it is higher than threshold voltage VTH) will then be used in F(Va) in the next repetition of the cycle during states 1-3 determining how the charge on integrating capacitance might be changed by delta capacitance 126.

[0087] Thus, the repeated execution of states 1-7 will result in sigma-delta closed loop control of charge on the integrating capacitance 108, and a filtered measurement of the quantized results can be used to measure the transcapacitance between electrodes 802 and 804. This measured transcapacitance can further be used to sense the proximity of an object relative to the sensor or for any other purpose.

[0088] Note that the voltage changes at the shared node of integrating capacitance 108 opposite the driven node in steps 3 and 6 cause unwanted charge transfer due to parasitic capacitances, and can cause charge sharing through measurable capacitance 102 or delta capacitance 126 opposing the intended direction. This represents the "absolute capacitance" action of the transcapacitive sensor. The smaller these voltage changes are relative to the voltage swings used by signal pin 304 driving electrode 802, and signal pin 310 driving the delta capacitance 126, the less effect parasitic capacitances will have and the more ideal the function of the transcapacitive sigma-delta measurement system will be.

[0089] Turning now to FIGS. 8C and 8D, a second embodiment of a transcapacitive sensor 850 is illustrated. The transcapacitive sensor 850 is a parallel sensor, in that the measurable capacitance 102 is in parallel with the delta capacitance 126 in its connection to integrating capacitance 108. Also, in this embodiment a voltage VG close to threshold voltage VTH is generated with a voltage divider comprising resistances 812 and 814. As with the previous embodiment, the measurable capacitance 102 is formed by two separate electrodes 802, and 804, each of which may be driven to a voltage using signal pins 304,

306 of controller 302. As a waveform is driven on electrode 802, capacitive coupling (indicated by the measurable capacitance 102) between electrodes 802 and 804 can be detected using sigma-delta sensing techniques to sense the charge transferred between the electrodes 802, 804 and to the passive network 109 comprising integrating capacitance 108.

[0090] FIG. 8D includes a state diagram 875 that illustrates an exemplary state sequence for sensor 850. Referring to FIGS. 8C and 8D together, the first state 1 comprises an intermediate high impedance state. In this state, the signal pins 306, 308 A and 308B are all held in a high impedance state, with pin 304 driven to a logic low voltage, and pin 310 driven to a logic high voltage. This results in an intermediate state that decouples the various capacitors to temporarily trap charge in those capacitors. This assures that there is no overlapping signals that could otherwise inadvertently set an unwanted charge on a capacitor.

[0091] In the second state 2, the voltage on the integrating capacitance 108 at node 851 is set to a generated voltage VQ implemented to substantially equal the threshold voltage VTH of the measuring I/O (e.g. IO3). Specifically, pin 308A provides a logic high voltage (e.g. VDD), pin 308B provides a logic low voltage (e.g. GND), and resistances 812 and 814 provide a voltage divider that generates a voltage VG at node 851. In one example embodiment, the resistances 812 and 814 are substantially equal, and the generated voltage is thus approximately V% VDD, comparable to a CMOS input threshold. There are many methods for applying the generated voltage using passive components and switches (e.g. I/Os or DACs) and this is only one example. The threshold voltage of a digital input is the voltage that distinguishes a low from a high input. Of course, this is just one example, and in other embodiments it may be desirable to use other values. For example, in the case where the I/O's utilize a Schmidt trigger input a voltage of Vdd/3 might approximate the input threshold of the I/O3 which was just set to a logic high. It should also be noted that in some embodiments the voltage divider will not be used. Instead, in some embodiments the controller 302 inherently includes the ability to generate an appropriate voltage VG near VTH-

[0092] It should also be noted that driving node 851 with a generated voltage Vg near the threshold voltage VTH reduces the voltage swing on electrode 804 in steps 2-3, because the sigma-delta feedback loop controls the charge on the integrating capacitance 108 to keep the voltage on the node 851 near the threshold voltage when signal pin 306 drives node 804 (in steps 5,6,7) and an input connected to node 851 (e.g. 308A) can be measured. Keeping the

voltages at 804 and 851 constant makes parasitic capacitance to fixed voltages (e.g. GND) largely irrelevant since no charge moving through the parasitic capacitance is minimized. Note that if measurements of the voltage on integrating capacitance 108 were done with I/O2 on pin 306 then the node 306 might be driven with a similar generated voltage Vg to minimize the effect of parasitic capacitance.

[0093] In the third state 3, a delta charge is transferred to the integrating capacitance 108 and/or charge is shared between the electrode 804 and the integrating capacitance 108, depending on previous measurements of the voltage on the integrating capacitance 108 at 308 A. Specifically, the pin 310 is driven as a function of F(Va) of the previously measured voltage on the integrating capacitance 108 at 308 A. As one example, the function F(Va) is selected such that if voltage at the integrating capacitance 108 (e.g., at node 851) was higher than the threshold voltage VTH for I/O3 in the previous repetition of the measurement cycle (i.e., the charge on the integrating capacitance is low, and the voltage drop smaller than desired), then pin 310 is remains at a logic high voltage. If instead, the voltage at the integrating capacitance 108 was lower than the threshold voltage (i.e., the charge on the integrating capacitance is high, and the voltage drop larger than desired), then pin 310 is driven to a logic low voltage to remove charge from integrating capacitance 108 through delta capacitance 126. In all cases charge is also transferred through measurable capacitance Cx 102 between electrodes 802 and 804 as I/Ol transitions from a logic low voltage to a logic high voltage adding charge to the integrating capacitance. By adding charge through the measurable capacitance and removing charge through the delta capacitance under the control of the sigma-delta system the charge on the integrating capacitance is kept roughly constant by negative feedback control.

[0094] Thus, state 3 either shares charge between electrode 804 and integrating capacitance 108 or removes charge from integrating capacitance 108 using delta capacitance 126 based on the previous voltage measurement at I/O3 on pin 308 A of the integrating capacitance.

[0095] The fourth state 4 comprises another intermediate high impedance state that assures that there is no signals that could otherwise inadvertently set an unwanted charge on a capacitor. The fifth state 5 sets the receiving electrode 804 to a logic high voltage again through I/O2 on signal pin 306. The sixth state 6 sets the charges on the measurable capacitance (Cx) 102 and the delta capacitance (CD) 126 in preparation for transitions on a

following repetition of the charge transfer process. Specifically, a logic high voltage is put on pin 310 while a logic high voltage is also put on pin 306 discharging delta capacitance 126. At the same time a logic low voltage is placed on electrode 802 through signal pin 304 recharging the measurable capacitance coupled to electrode 804. By putting a low impedance voltage on the 804 electrode of measurable capacitance 102, and on the side of integrating capacitance 108 coupled to the delta capacitance 126, charge will not be transferred onto the integrating capacitance 108 during this step through either delta capacitance 126 or measurable capacitance 102. This assures that the value of the integrating capacitance 108 remains an accurate representation of the transferred charge during previous steps, and that it can be measured without being disturbed by noise from sensing electrode 804.

[0096] The seventh state 7 measures the voltage at the integrating capacitance 108. With the pins 308 at a high impedance state, the voltage (due to the integrated charge) on the integrating capacitance 108 (e.g., the voltage at node 851) can be measured at pin 308A or pin 308B. This measurement can comprise a comparison of the voltage at the integrating capacitance 108 with the threshold voltage VTH to provide a quantized result. The resulting measurement of the voltage on integrating capacitance 108 (i.e. whether it is higher than threshold voltage VTH) will then be used in F(Va) in the next cycle during states 3-5 determining how the charge on integrating capacitance might be changed by the delta capacitance 126.

[0097] Thus, the repeated execution of states 1-7 will result in sigma-delta closed loop control of charge on the integrating capacitance 108, and a filtered measurement of the quantized results can be used to measure the transcapacitance between electrodes 802 and 804. This measured transcapacitance can further be used to sense the proximity of an object relative to the sensor

[0098] As described above, the sensor embodiments illustrated in FIG. 8 measure transcapacitance rather than absolute or ground referenced capacitance. These embodiments reduce the negative effects of background or parasitic capacitance on the measured capacitance and thus are particularly usefully in applications where there is a higher proportion of parasitic trace capacitance, such as fingerprint ridge sensing and capacitive touch sensing.

[0099] For example, when driving a generated voltage Vg on node 851 roughly equivalent to an input threshold voltage of a signal pin coupled to 851 (e.g. 308A/B where they are I/Os), the amount of voltage swing on the sensed electrode 804 can be held to a relatively low level by sigma-delta feedback control. This can substantially reduce sensitivity to parasitic capacitance. That is, since the voltage on integrating capacitance 108 at node 851 remains relatively close to the threshold voltage during steady-state operation, both when the voltage is driven on node 851 (and 306 is floating), and when voltage is driven on 306, and node 851 is not driven by signal pins 308 A/B. Similarly, the voltage swing on electrode 804 is kept relatively low since signal pin 306 is driven to a voltage similar to what results when the voltage at node 851 is driven to a voltage at one of 308 A/B' s input thresholds (instead of driving signal pin 306 to some other voltage). The voltage difference between 851 and 306 is determined by the voltage across (and charge on) the integrating capacitance, which is controlled by the sigma-delta negative feedback loop. These voltages on 306 and node 851 can be applied in any manner. In various embodiments, the approximate threshold voltage is applied using logic from pin(s) 308 A-B to activate or deactivate a portion of a voltage divider network that results in the appropriate voltage. Alternatively, the approximate voltage may be applied by digital-to-analog converter, or by any other technique

[00100] Even more enhancements and modifications can be performed to the various circuits and techniques shown herein. Higher order sigma-delta modulators can be implemented using the techniques described above, with or without additional active analog components.

[00101] In addition, various sources of noise, for example, can be reduced through the use of noise dither techniques. In particular, conventional first-order sigma-delta converters are known to be especially susceptible to noise "tones" (i.e. repeating patterns of noise). These' tones can produce a noisy output for certain constant inputs (such that "dead zones" where capacitance sensitivity is low (or alternately, error is high) exist), resulting in reduced response to slight changes in input conditions. Tones can be avoided through the use of more sophisticated (i.e. higher order) sigma-delta techniques, or alternatively by injecting a small amount of low power noise into the sigma-delta converter. One technique for injecting noise involves applying a noise dither to the ADC reference voltage (e.g. voltage 112 in FIG. 1). This dither may be generated in any sort of software or other logic, and can be applied simultaneously to each of the sensing channels to improve response.

[00102] As stated above, the devices and methods for determining capacitance are particularly applicable for use in proximity sensor devices. Turning now to FIG. 10, a block diagram is illustrated of an exemplary electronic system 10 that is coupled to a proximity sensor device 11. Electronic system 10 is meant to represent any type of personal computer, portable computer, workstation, personal digital assistant, video game player, communication device (including wireless phones and messaging devices), media device, including recorders and players (including televisions, cable boxes, music players, and video players) or other device capable of accepting input from a user and of processing information. Accordingly, the various embodiments of system 10 may include any type of processor, memory or display. Additionally, the elements of system 10 may communicate via a bus, network or other wired or wireless interconnection. The proximity sensor device 11 can be connected to the system 10 through any type of interface or connection, including I2C, SPI, PS/2, Universal Serial Bus (USB), Bluetooth, RF, IRDA, or any other type of wired or wireless connection to list several non-limiting examples.

[00103] Proximity sensor device 11 includes a controller 19 and a sensing region 18. Proximity sensor device 11 is sensitive to the position of an input 14 (which can be provided by one or more fingers, styli, and/or other input objects) in the sensing region 18, and can detect the input 14 by measuring the resulting changes in capacitance due to input 14. "Sensing region" 18 as used herein is intended to broadly encompass any space above, around, in and/or near the proximity sensor device 11 wherein the sensor is able to detect a position of the object. In a conventional embodiment, sensing region 18 extends from a surface of the sensor in one or more directions for a distance into space until signal-to-noise ratios prevent input detection. This distance may be on the order of less than a millimeter, millimeters, centimeters, or more, and may vary significantly with the sensor electrode dimensions, sensor design, and/or the sensor performance (e.g. accuracy or resolution) desired. Accordingly, the planarity and curvature, size, shape and exact locations of the particular sensing regions 18 will vary widely from embodiment to embodiment.

[00104] In operation, proximity sensor device 11 suitably detects a position of input 14 by measuring the measurable capacitance(s) associated with the plurality of sensing electrodes which are affected by one or more fingers, styli, and/or other objects within sensing region 18. And, using controller 19, proximity sensor device 11 provides electrical or electronic indicia of the position to the electronic system 10. The system 10 appropriately processes

the indicia to accept inputs from the user for any appropriate purpose and produces any appropriate responses, as discussed earlier.

[00105] The proximity sensor device 11 can use discrete arrays, or any other arrangement of capacitive sensor electrodes to support any number of sensing regions 18. The proximity sensor device can also vary in the type of information provided, such as to provide "one- dimensional" position information (e.g. along a sensing region) as a scalar, "two- dimensional" position information (e.g. horizontal/vertical axes, angular/radial, or any other axes that span the two dimensions) as a combination of values, a "two-dimensional" image of the proximity as an array of values, and the like.

[00106] The controller 19, sometimes referred to as a proximity sensor processor or touch sensor controller, generally directs the process used to measure capacitance using any of the various techniques described above. Here, controller 19 also communicates with the electronic system 10. The controller 19 can perform a variety of additional processes to implement the proximity sensor device 11. For example, the controller 19 can select or connect individual measurable capacitances, calculate position or motion information based on the values of the measurable capacitances, report a position or motion when a threshold is reached, interpret and wait for a valid tap/stroke/character/button/gesture sequence before reporting it to the electronic system 10 or indicating it to the user, or any of a multitude of different processes.

[00107] In this specification, the term "controller" is defined to include one or more processing elements that are adapted to perform the recited operations. Thus, the controller 19 can comprise all or part of one or more integrated circuits, firmware code, and/or software code.

[00108] Again, as the term is used in this application, the term "electronic system" broadly refers to any type of device that communicates with proximity sensor device 11. The electronic system 10 could thus comprise any type of device or devices in which a touch sensor device can be implemented in or coupled to. The proximity sensor device 11 could be implemented as part of the electronic system 10, or coupled to the electronic system 10 using any suitable technique. As non-limiting examples the electronic system 10 could thus comprise any type of computing device, media player, communication device, or another input device (such as another touch sensor device or keypad). In some cases the electronic

system 10 is itself a peripheral to a larger system. For example, the electronic system 10 could be a data input or output device, such as a remote control or display device, that communicates with a computer or media system (e.g., remote control for television) using a suitable wired or wireless technique. It should also be noted that the various elements (processor, memory, etc.) of the electronic system 10 could be implemented as part of an overall system, as part of the touch sensor device, or as a combination thereof. Additionally, the electronic system 10 could be a host or a slave to the proximity sensor device 11.

[00109] It should also be noted that the term "proximity sensor device" is intended to encompass not only conventional proximity sensor devices, but also a broad range of equivalent devices that are capable of detecting the position of a one or more fingers, pointers, styli and/or other objects. Such devices may include, without limitation, touch screens, touch pads, touch tablets, biometric authentication devices, handwriting or character recognition devices, and the like. Similarly, the terms "position" or "object position" as used herein are intended to broadly encompass absolute and relative positional information, and also other types of spatial-domain information such as velocity, acceleration, and the like, including measurement of motion in one or more directions. Various forms of positional information may also include time history components, as in the case of gesture recognition and the like. Accordingly, proximity sensor devices can appropriately detect more than the mere presence or absence of an object and may encompass a broad range of equivalents.

[00110] It should also be understood that the mechanisms of the present invention are capable of being distributed as a program product in a variety of forms. For example, the mechanisms of the present invention can be implemented and distributed as a proximity sensor program on a computer-readable signal bearing media. Additionally, the embodiments of the present invention apply equally regardless of the particular type of signal bearing media used to carry out the distribution. Examples of signal bearing media include: recordable media such as memory cards, optical and magnetic disks, hard drives, and transmission media such as digital and analog communication links.

[00111] Various other modifications and enhancements may be performed on the structures and techniques set forth herein without departing from their basic teachings. Accordingly, there are provided numerous systems, devices and processes for detecting and/or quantifying a measurable capacitance. While at least one exemplary embodiment has been presented in the foregoing detailed description, it should be appreciated that a vast number of variations exist. The various steps of the techniques described herein, for example, may be practiced in any temporal order, and are not limited to the order presented and/or claimed herein. It should also be appreciated that the exemplary embodiments described herein are only examples, and are not intended to limit the scope, applicability, or configuration of the invention in any way. Various changes can therefore be made in the function and arrangement of elements without departing from the scope of the invention as set forth in the appended claims and the legal equivalents thereof.

「特表2008-542760およびWO2006132960より引用」

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[Claims] 近接度の検出のために電荷移動静電容量センサを保護するための方法およびシステム

【特許請求の範囲】
【請求項1】
複数の検知電極および少なくとも1つの保護電極を有するセンサにおける近接度の検出のために可測キャパシタンスを決定する方法であって、
少なくとも2回の実行回数、電荷移動プロセスを実行するステップであって、
第1のスイッチを使用して前記複数の検知電極の少なくとも1つに所定の電圧を印加するステップと、
第2のスイッチを使用して前記少なくとも1つの保護電極に第1の保護電圧を印加するステップと、
前記複数の検知電極の前記少なくとも1つと、フィルタキャパシタンスとの間で電荷を再分配するステップと、
前記少なくとも1つの保護電極に、前記第1の保護電圧と異なる第2の保護電圧を印加するステップとを含む電荷移動プロセスを実行するステップと、
近接度の検出のために前記可測キャパシタンスを決定すべく、少なくとも1つの結果を得るために、少なくとも1回の測定回数、前記フィルタキャパシタンス上の電圧を測定するステップと、を有する方法。
【請求項2】
前記測定ステップは、前記フィルタキャパシタンス上の前記電圧とスレッショルド電圧とを比較するステップを有する請求項1に記載の方法。
【請求項3】
前記スレッショルド電圧は、複数の閾値を有するADCの閾値である請求項2に記載の方法。
【請求項4】
前記スレッショルド電圧は、ディジタル入力の閾値である請求項2に記載の方法。
【請求項5】
前記スレッショルド電圧は、比較器の閾値である請求項2に記載の方法。
【請求項6】
前記実行回数および前記少なくとも1つの結果を使用して前記可測キャパシタンスの値を確認するステップを更に有する請求項1に記載の方法。
【請求項7】
前記複数の検知電極の前記少なくとも1つの近くにある物体に関する位置情報を導出するために、前記可測キャパシタンスの前記値を使用するステップを更に有する請求項6に記載の方法。
【請求項8】
前記測定回数は少なくとも2回である請求項1に記載の方法。
【請求項9】
前記第1の保護電圧および前記第2の保護電圧の少なくとも一方が、前記電荷移動プロセスの実行と実行の間に変更される請求項1に記載の方法。
【請求項10】
前記第1の保護電圧および前記第2の保護電圧の前記少なくとも一方が、前記電荷移動プロセスの実行中に変更される請求項9に記載の方法。
【請求項11】
少なくとも1回の第2の実行回数、第2の電荷移動プロセスを実行するステップを更に有し、前記第2の電荷移動プロセスは、
前記所定の電圧を、前記複数の検知電極の前記少なくとも1つに送るステップと、
前記少なくとも1つの保護電極に第3の保護電圧を印加するステップと、
前記複数の検知電極の前記少なくとも1つと、前記フィルタキャパシタンスとの間で電荷を分配するステップと、
前記少なくとも1つの保護電極に第4の保護電圧を印加するステップと、を更に有する請求項1に記載の方法。
【請求項12】
前記第3の保護電圧および前記第4の保護電圧の少なくとも一方が、前記第1の保護電圧および前記第2の保護電圧の少なくとも一方に実質的に等しい請求項11に記載の方法。
【請求項13】
前記第3の保護電圧および前記第4の保護電圧の両方が、前記第1の保護電圧および前記第2の保護電圧の前記少なくとも一方に実質的に等しい請求項12に記載の方法。
【請求項14】
前記第2の保護電圧は前記第2のスイッチを使用して印加される請求項1に記載の方法。
【請求項15】
前記第2の保護電圧は第3のスイッチを使用して印加される請求項1に記載の方法。
【請求項16】
前記再分配ステップは、前記少なくとも1つの検知電極を前記フィルタキャパシタンスに能動的に接続するステップと、前記少なくとも1つの検知電極と前記フィルタキャパシタンス間での電荷の移動を受動的に可能にするステップと、の一方を有する請求項1に記載の方法。
【請求項17】
前記第1の保護電圧の前記印加は、前記複数の検知電極の前記少なくとも1つへの前記所定の電圧の印加が少なくとも終了するまで続く請求項1に記載の方法。
【請求項18】
前記実行回数の前記電荷移動プロセスの第1の実行の開始と、前記回数測定の最後の測定の終了との間に、前記少なくとも1つの保護電極から前記フィルタキャパシタンスに移動する正味の電荷は、前記保護電極が実質的に一定の電圧に保持された場合に移動したであろう電荷よりも実質的に少ない請求項1に記載の方法。
【請求項19】
前記第1の保護電圧は前記所定の電圧に実質的に等しい請求項1に記載の方法。
【請求項20】
前記第1の保護電圧と前記第2の保護電圧との差は、前記電荷移動プロセスの1回の実行の前記充電ステップと前記再分配ステップ間における前記可測キャパシタンス上の電圧の最大変化を実質的に超えない請求項1に記載の方法。
【請求項21】
前記測定ステップは、前記フィルタキャパシタンス上の前記電圧をしきい値電圧と比較するステップを有し、前記第1の保護電圧と前記第2の保護電圧との前記差は、前記所定の電圧と前記しきい値電圧間の差の半分以上である請求項20に記載の方法。
【請求項22】
前記第1の保護電圧は前記所定の電圧に実質的に等しく、前記第2の保護電圧は、前記しきい値電圧、前記フィルタキャパシタンスに関連するリセット電圧、および前記しきい値電圧と前記リセット電圧の間の電圧のうちの1つである請求項2に記載の方法。
【請求項23】
前記第1の保護電圧の第1の平均と前記第2の保護電圧の第2の平均との差は、前記所定の電圧と、前記電荷移動プロセスの1回の実行の前記充電ステップと前記再分配ステップ間における前記可測キャパシタンス上の電圧の最大変化との差を超えず、前記第1の平均と前記第2の平均の両方は前記実行回数にわたって求められる請求項2に記載の方法。
【請求項24】
前記第1の保護電圧の前記第1の平均と前記第2の保護電圧の前記第2の平均との前記差は、前記所定の電圧と前記しきい値電圧との差の半分以上である請求項23に記載の方法。
【請求項25】
前記フィルタキャパシタンス上の前記電圧をリセットするステップを更に有し、前記実行回数の前記第1の保護電圧と前記第2の実行回数の第3の保護電圧とのすべてを合わせた第1の平均と、前記実行回数の前記第2の保護電圧と前記第2の実行回数の第4の保護電圧とのすべてを合わせた第2の平均との差は、前記所定の電圧と、前記フィルタキャパシタンスに関連するリセット電圧との差を超えない請求項11に記載の方法。
【請求項26】
前記所定の電圧を印加する前記ステップおよび電荷を再分配する前記ステップの一方は、前記第1の保護電圧を印加する前記ステップおよび前記第2の保護電圧を印加する前記ステップの一方と実質的に同時に実行される請求項1に記載の方法。
【請求項27】
前記第2の保護信号を印加する前記ステップは、前記再分配ステップの終了までには開始される請求項1に記載の方法。
【請求項28】
前記第2の保護信号を印加する前記ステップは、前記再分配ステップの開始までには開始される請求項1に記載の方法。
【請求項29】
前記フィルタキャパシタンス上の前記電圧をリセットするステップを更に有する請求項1に記載の方法。
【請求項30】
前記第1の保護電圧と前記第2の保護電圧との差は、前記所定の電圧と、前記電荷移動プロセスの前記回数実行の任意の再分配ステップ中の前記少なくとも1つの検知電極上の電圧との差を超えない請求項1に記載の方法。
【請求項31】
請求項1に記載の方法を実行するように構成されたコンピュータ実行可能な命令を記憶しているティジタル記憶装置。
【請求項32】
請求項1に記載の方法を実行するように構成されたディジタルプロセッサ。
【請求項33】
複数の検知電極および少なくとも1つの保護電極を有し、近接度の検出のために可測キャパシタンスを決定するセンサであって、
少なくとも2回の実行回数、電荷移動プロセスを実行する手段であって、前記電荷移動プロセスは、
第1のスイッチを使用して前記複数の検知電極の少なくとも1つに所定の電圧を印加するステップと、
第2のスイッチを使用して前記少なくとも1つの保護電極に第1の保護電圧を印加するステップと、
前記複数の検知電極の前記少なくとも1つと、フィルタキャパシタンスとの間で電荷を再分配するステップと、
前記少なくとも1つの保護電極に、前記第1の保護電圧と異なる第2の保護電圧を印加するステップとを含む、電荷移動プロセスを実行する手段と、
近接度の検出のために前記可測キャパシタンスを決定すべく、少なくとも1つの結果を得るために、少なくとも1回の測定回数、前記フィルタキャパシタンス上の電圧を測定する手段とを有するセンサ。
【請求項34】
キャパシタンスを測定するシステムであって、
複数の検知電極と、
少なくとも1つの保護電極と、
前記複数の検知電極に結合された少なくとも1つのフィルタキャパシタンスを有する電気回路網と、
それぞれが前記複数の検知電極の少なくとも1つに結合された複数の検知電極スイッチと、
前記少なくとも1つの保護電極に結合された第1の保護電極スイッチと、
前記複数の検知電極スイッチのそれぞれと、前記第1の保護電極スイッチとに結合されたコントローラとを備え、前記コントローラは、少なくとも2回の実行回数、電荷移動プロセスを実行するように構成されており、前記電荷移動プロセスは、前記複数の検知電極スイッチの少なくとも1つを使用して前記複数の検知電極の少なくとも1つに所定の電圧を印加するステップと、前記第1の保護電極スイッチを使用して前記少なくとも1つの保護電極に第1の保護電圧を印加するステップと、前記複数の検知電極の少なくとも1つとフィルタキャパシタンスとの間で電荷を再分配するステップと、前記少なくとも1つの保護電極に、前記第1の保護電圧と異なる第2の保護電圧を印加するステップとを含み、
前記コントローラは、更に、近接度の検出のために前記可測キャパシタンスを決定すべく、少なくとも1つの結果を得るために、少なくとも1回の測定回数、前記フィルタキャパシタンス上の電圧を測定するように構成されているシステム。
【請求項35】
前記コントローラは、前記所定の電圧の前記印加の少なくとも一部によって、前記第1の保護電圧を印加するように更に構成されている請求項34に記載のシステム。
【請求項36】
前記コントローラは、前記第2の保護電圧の印加が、前記再分配ステップの終了までには開始されるよう、前記第2の保護電圧を印加するように構成されている請求項34に記載のシステム。
【請求項37】
前記複数の検知電極スイッチおよび前記第1の保護電極スイッチは前記コントローラの信号ピンを有する請求項34に記載のシステム。
【請求項38】
前記第1の保護電極スイッチと前記少なくとも1つの保護電極を結合している受動保護回路網を更に有する請求項34に記載のシステム。
【請求項39】
前記受動保護回路網は、コンデンサおよび抵抗のうちの一方を有する請求項38に記載のシステム。
【請求項40】
前記受動保護回路網はインピーダンス分割器を有する請求項38に記載のシステム。
【請求項41】
前記インピーダンス分割器は、前記少なくとも1つの保護電極および第1の基準電圧間に結合された第1の部品と、前記第1の保護電極スイッチ、および前記第1の基準電圧および第2の基準電圧の一方の間に結合された第2の部品と、を有する請求項40に記載のシステム。
【請求項42】
前記インピーダンス分割器は、前記少なくとも1つの保護電極および第1の基準電圧間に結合された第1の部品と、第2の保護電極スイッチ、および前記第1の基準電圧および第2の基準電圧の一方の間に結合された第2の部品と、を有する請求項40に記載のシステム。
【請求項43】
前記コントローラは、基準電圧への接続と開放状態間で前記第1の保護電極スイッチを切り替えることによって、前記第1の保護電圧および前記第2の保護電圧を印加するように構成されている請求項34に記載のシステム。
【請求項44】
前記コントローラは、第1の基準電圧への接続と第2の基準電圧への接続間で前記第1の保護電極スイッチを切り替えることによって、前記第1の保護電圧および前記第2の保護電圧を印加するように構成されている請求項34に記載のシステム。
【請求項45】
前記第1基準電圧および前記第2の基準電圧の少なくとも一方は電源電圧を含む請求項44に記載のシステム。
【請求項46】
前記第1の基準電圧は第1の電源電圧を含み、前記第2の基準電圧は前記第1の電源電圧と異なる第2の電源電圧を含む請求項44に記載のシステム。
【請求項47】
前記インピーダンス分割器は、第1の部品および第2の部品を有し、前記第1の部品は、前記少なくとも1つの保護電極および第1の基準電圧間に結合されたコンデンサまたは抵抗の一方を有し、前記第2の部品は、前記第1の保護電極スイッチまたは第2の保護電極スイッチの一方と、前記第1の基準電圧または第2の基準電圧の一方との間に結合された、コンデンサまたは抵抗の一方を有する、請求項40に記載のシステム。
【請求項48】
前記インピーダンス分割器は、
前記第1の保護電極スイッチと前記少なくとも1つの保護電極とに結合された第1のノードと、
基準電圧に結合された第2のノードとを有する、請求項40に記載のシステム。

What is claimed is:

1. A method for determining a measurable capacitance for proximity detection in a sensor having a plurality of sensing electrodes and at least one guarding electrode, the method comprising: executing a charge transfer process for a number of executions equal to at least two, wherein the charge transfer process comprises the steps of: applying a pre-determined voltage to at least one of the plurality of sensing electrodes using a first switch; applying a first guard voltage to the at least one guarding electrode using a second switch; sharing charge between the at least one of the plurality of sensing electrodes and a filter capacitance; and applying a second guard voltage different from the first guard voltage to the at least one guarding electrode; and measuring a voltage on the filter capacitance for a number of measurements equal to at least one to produce at least one result to determine the measurable capacitance for proximity detection.

2. The method of claim 1 wherein the measuring step comprises comparing the voltage on the filter capacitance with a threshold voltage

3. The method of claim 2 wherein the threshold voltage is a threshold of a multi- threshold ADC.

4. The method of claim 2 wherein the threshold voltage is a threshold of a digital input.

5. The method of claim 2 wherein the threshold voltage is a threshold of a comparator.

6. The method claim 1 further comprising the step of ascertaining a value of the measurable capacitance using the number of executions and the at least one result.

7. The method of claim 6 further comprising using the value of the measurable capacitance to derive positional information about an object proximate the at least one of the plurality sensing electrodes.

8. The method of claim 1 wherein the number of measurements is at least two.

9. The method of claim 1 wherein at least one of the first guard voltage and the second guard voltage varies between executions of the charge transfer process.

10. The method of claim 9 wherein the at least one of the first guard voltage and the second guard voltage varies during an execution of the charge transfer process.

11. The method of claim 1 further comprising executing a second charge transfer process for a second number of executions equal to at least one, wherein the second charge transfer process comprises the steps of: directing the pre-determined voltage to the at least one of the plurality of sensing electrodes; applying a third guard voltage to the at least one guarding electrode; distributing charge between the at least one of the plurality of sensing electrodes and the filter capacitance; and applying a fourth guard voltage to the at least one guarding electrode.

12. The method of claim 11 wherein at least one of the third and fourth guard voltages is substantially equal to one of the first and second guard voltages.

13. The method of claim 12 wherein both the third and fourth guard voltages are substantially equal to the one of the first and second guard voltages.

14. The method of claim 1 wherein the second guard voltage is applied using the second switch.

15. The method of claim 1 wherein the second guard voltage is applied using a third switch.

16. The method of claim 1 wherein the sharing step comprises one of actively connecting the at least one sensing electrode with the filter capacitance and passively allowing charge to transfer between the at least one sensing electrode and the filter capacitance.

17. The method of claim 1 wherein the applying of the first guard voltage continues at least until an end of the applying of the pre-determined voltage to the at least one of the plurality of sensing electrodes.

18. The method of claim 1 wherein a net charge transferred from the at least one guarding electrode to the filter capacitance between a beginning of a first execution of the number of executions of the charge transfer process and an end of a last measurement of the number of measurements is substantially less than would be transferred if the guarding electrode was held at a substantially constant voltage.

19. The method of claim 1 wherein the first guard voltage is substantially equal to the pre-determined voltage.

20. The method of claim 1 wherein a difference between the first guard voltage and the second guard voltage is substantially no more than a largest change in a voltage on the measurable capacitance between the charging step and the sharing step of one execution of the charge transfer process.

21. The method of claim 20 wherein the measuring step comprises comparing the voltage on the filter capacitance with a threshold voltage, and wherein the difference between the first guard voltage and the second guard voltage is no less than half of a difference between the pre-determined voltage and the threshold voltage.

22. The method of claim 2 wherein the first guard voltage is substantially equal to the pre-determined voltage and the second guard voltage is one of the threshold voltage, a reset voltage associated with the filter capacitance, and a voltage between the threshold voltage and the reset voltage.

23. The method of claim 2 wherein a difference between a first average of the first guard voltage and a second average of the second guard voltage is no greater than a difference between the pre-determined voltage and a largest change in a voltage on the measurable capacitance between the charging step and the sharing step of one execution of the charge transfer process, wherein the first average and the second average are both taken over the number of executions.

24. The method of claim 23 wherein the difference between the first average of the first guard voltage and the second average of the second guard voltage is no less than half of a difference between the pre-determined voltage and the threshold voltage.

25. The method of claim 11 further comprising the step of resetting the voltage on the filter capacitance, wherein a difference between a first average of all of the first guard voltages of the number of executions and third guard voltages of the second number of executions together and a second average of all of the second voltages of the number of executions and fourth guard voltages of the second number of executions together is no greater than a difference between the pre-determined voltage and a reset voltage associated with the filter capacitance.

26. The method of claim 1 wherein one of the step of applying the pre-determined voltage and the step of sharing charge is performed substantially simultaneously with one of the step of applying the first guard voltage and the step of applying the second guard voltage.

27. The method of claim 1 wherein the step of applying the second guard signal begins no later than an end of the sharing step.

28. The method of claim 1 wherein applying the second guard voltage begins no later than a beginning of the measuring step.

29. The method of claim 1 further comprising the step of resetting the voltage on the filter capacitance.

30. The method of claim 1 further wherein a difference between the first guard voltage and the second guard voltage does not exceed the difference between the predetermined voltage and the voltage on the at least one sensing electrode during any sharing step of the number of executions of the charge transfer process

31. A digital storage device having computer-executable instructions stored thereon configured for executing the method of claim 1.

32. A digital processor configured to execute the method of claim 1.

33. A sensor for determining a measurable capacitance for proximity detection having a plurality of sensing electrodes and at least one guarding electrode, wherein the sensor comprises: means for executing a charge transfer process for a number of executions equal to at least two, wherein the charge transfer process comprises the steps of: applying a pre-determined voltage to at least one of the plurality of sensing electrodes using a first switch; applying a first guard voltage to the at least one guarding electrode using a second switch; sharing charge between the at least one of the plurality of sensing electrodes and a filter capacitance; and applying a second guard voltage different from the first guard voltage to the at least one guarding electrode; and means for measuring a voltage on the filter capacitance for a number of measurements equal to at least one to produce at least one result to determine the measurable capacitance for proximity detection.

34. A system for measuring capacitance, the system comprising: a plurality of sensing electrodes; at least one guarding electrode; an electrical network comprising at least one filter capacitance coupled to the plurality of sensing electrodes; a plurality of sensing electrode switches, each coupled to at least one of the plurality of sensing electrodes; a first guarding electrode switch coupled to the at least one guarding electrode; and a controller coupled to each of the plurality of sensing electrode switches and to the first guarding electrode switch, wherein the controller is configured to execute a charge transfer process for a number of executions equal to at least two, wherein the charge transfer process comprises applying a predetermined voltage to at least one of the plurality of sensing electrodes using at least . one of the plurality of sensing electrode switches, applying a first guard voltage to the at least one guarding electrode using the first guarding electrode switch, sharing

charge between the at least one of the plurality of sensing electrodes and a filter capacitance, and applying a second guard voltage different from the first guard voltage to the at least one guarding electrode; and wherein Hie controller is further configured to measure a voltage on the filter capacitance for a number of measurements equal to at least one to produce at least one result to determine the measurable capacitance for proximity detection.

35. The system of claim 34 wherein the controller is further configured to apply the first guard voltage at least through a portion of the applying of the pre-determined voltage.

36. The system of claim 34 wherein the controller is further configured to apply the second guard voltage such that applying of the second guard voltage begins no later than an end of the sharing step.

37. The system of claim 34 wherein the plurality of sensing electrode switches and the first guarding electrode switches comprise signal pins of the controller.

38. The system of claim 34 further comprising a passive guarding network coupling the first guarding electrode switch and the at least one guarding electrode.

39. The system of claim 38 wherein the passive guarding network comprises one of a capacitor and a resistor.

40. The system of claim 38 wherein the passive guarding network comprises an impedance divider.

41. The system of claim 40 wherein the impedance divider comprises a first component coupled between the at least one guarding electrode and a first reference voltage, and a second component coupled between the first guarding electrode switch and one of the first reference voltage and a second reference voltage.

42. The system of claim 40 wherein the impedance divider comprises a first component coupled between the at least one guarding electrode and a first reference voltage, and a second component coupled between a second guarding electrode switch and one of the first reference voltage and a second reference voltage.

43. The system of claim 34 wherein the controller is configured to apply the first and second guard voltages by switching the first guarding electrode switch between a connection to a reference voltage and an open circuit condition.

44. The system of claim 34 wherein the controller is configured to apply the first and second guard voltages by switching the first guarding electrode switch between connections to a first reference voltage and a second reference voltage.

45. The system of claim 44 wherein at least one of the first and second reference voltages comprises a power supply voltage.

46. The system of claim 44 wherein the first reference voltage comprises a first power supply voltage, and the second reference voltage comprises a second power supply voltage different from the first power supply voltage.

47. The system of claim 40 wherein the impedance divider comprises a first component and a second component, wherein the first component comprises one of a capacitor and a resistor coupled between the at least one guarding electrode and a first reference voltage, and wherein the second component comprises one of a capacitor and a resistor coupled between one of the first guarding electrode switch and a second guarding electrode switch and one of the first reference voltage and a second reference voltage.

48. The system of claim 40 wherein the impedance divider comprises: a first node coupled to the first guarding electrode switch and to the at least one guarding electrode; and a second node coupled to a reference voltage.

「特表2009-508086およびWO2006133084より引用」

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近接度の検出のために電荷移動静電容量センサを保護するための方法およびシステム

【発明の詳細な説明】
【関連出願の表示】
【0001】
本願は、2005年6月3日出願の米国仮特許出願第60/687,012号、第60/687,166号、第60/687,148号、第60/687,167号、第60/687,039号、および第60/687,037号、ならびに2006年2月16日出願の米国仮特許出願第60/774,843号に対する優先権を主張し、これらを参照によりここに援用する。
【技術分野】
【0002】
本発明は、一般に、キャパシタンスの検出に関し、より詳細には、切り替え電荷移動手法を使用して、測定可能なキャパシタンスを検出することができる装置、システムおよび方法に関する。
【背景技術】
【0003】
電荷、電流または電圧に反応する静電容量センサ/検知システムは、位置または近接度(あるいは移動、存在または任意の同様の情報)の検出に使用することができ、コンピュータ、携帯情報端末(PDA)、メディアプレーヤおよびレコーダ、ビデオゲームプレーヤ、家電製品、携帯電話、公衆電話、POS端末装置、現金自動預入支払機、キオスクなどのための入力装置として一般に使用されている。容量検知手法は、ユーザ入力ボタン、スライド制御、スクロールリング、スクロールストリップや、他のタイプの入力装置や制御装置などの用途に使用される。このような用途に使用される静電容量センサの1つのタイプに、ボタン型のセンサがあり、これは、入力の近接度または存在に関する情報を提供するために使用することができる。このような用途に使用される静電容量センサの別のタイプにタッチパッド型のセンサがあり、これは、1軸(一次元センサ)、2軸(二次元センサ)または、これ以上の次元の軸に対する位置、移動および/または類似の情報など、入力に関する情報を提供するために使用されうる。また、ボタン型のセンサとタッチパッド型のセンサの両方は、任意選択で、入力に関連する力、継続時間または容量結合の量を示す指標といった、追加の情報を提供するように構成されてもよい。容量検知技術に基づいた一次元および二次元のタッチパッド型のセンサの一例は、トレント(Trent)らによる米国特許出願公開第2004/0252109号明細書、ならびにギレスピー(Gillespie)らに付与された、1999年3月9日発行の米国特許第5,880,411号明細書に記載されている。このような一次元および二次元のセンサは、例えば、ハンドヘルド型コンピュータやノートブック型コンピュータなどの電子システムの入力装置に容易に見つけることができる。
【0004】
ユーザは、通常、静電容量式の入力装置の上またはその中に位置する1つ以上のセンサの検知領域にある当該入力装置の近くに、1本以上の指、スタイラスおよび/または物体を置くか、あるいはこれを移動させることによって、この入力装置を操作する。これが、検知領域に印加されているキャリア信号に静電容量効果を引き起こし、これが検知され、検知領域に対する刺激の位置情報(位置、近接度、移動または類似の情報など)と相関されうる。今度は、この位置情報を使用して、ディスプレイ画面上のテキスト、グラフィック、カーソル、ハイライト表示および/またはその他の標識の任意の組合せを、選択、移動、スクロールまたは操作することができる。また、この位置情報を使用して、音量を制御したり、輝度を調整したり、その他の目的を達するなどのために、インタフェースと対話することもできる。
【0005】
静電容量センサが広く採用されているものの、センサの設計者は、センサの機能性と効率を向上させる方法を模索し続けている。より詳細には、技術者は、このようなセンサに対する疑似ノイズの影響を低減させるようにたゆまず努力を続けている。例えば、現在、多くの静電容量センサは、検知領域を外部ノイズ信号と内部ノイズ信号から遮蔽するグラウンドプレーンまたはその他の構造を有する。グラウンドプレーンやほぼ一定の電圧に保持されたほかのタイプの遮蔽は、擬似信号の一部がセンサの動作に干渉することを有効に阻止することができるが、これらは、寄生容量を増加させるなどにより、センサの分解能を低下させたり、寄生効果を上昇させることもある。このため、このような装置の性能は理想的なものからはほど遠い。
【0006】
したがって、疑似ノイズ信号の結果生じうる悪影響の一部を少なくとも防止したり、分解能を改善するために、可測キャパシタンスを迅速、効果的かつ効率的に検出するためのシステムおよび方法を提供することが望ましい。更に、入手が容易な部品(標準的なIC、マイクロコントローラおよび受動部品など)を使用して実装できる方式を生み出すことが望ましい。ほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【発明の開示】
【0007】
複数の検知電極および少なくとも1つの保護電極を有するセンサにおける近接度の検出のために可測キャパシタンスを決定する方法、システムおよび装置が記載される。電荷移動プロセスが、少なくとも2回の実行回数、実行される。前記電荷移動プロセスは、第1のスイッチを使用して前記複数の検知電極の少なくとも1つに所定の電圧を印加するステップと、第2のスイッチを使用して前記少なくとも1つの保護電極に第1の保護電圧を印加するステップと、前記複数の検知電極の前記少なくとも1つと、フィルタキャパシタンスとの間で電荷を再分配するステップと、前記少なくとも1つの保護電極に、前記第1の保護電圧と異なる第2の保護電圧を印加するステップとを有する。近接度の検出のために前記可測キャパシタンスを決定すべく、少なくとも1つの結果を得るために、少なくとも1回の実行回数、前記フィルタキャパシタンス上の電圧が測定される。
【0008】
ここに記載した方法を使用して、保護付きのキャパシタンス検出方式を、入手が容易な部品を使用して簡便に実装することができ、これは、ボタン、スライダ、カーソル制御またはユーザインターフェースナビゲーション機能またはほかの任意の機能を実装している静電容量センサに対する指、スタイラスまたはその他の物体の位置を検知するうえで特に有用でありうる。
【0009】
以下、図面を参照して本発明のさまざまな態様を記載する。図面において同じ参照符号は類似する要素を参照している。
【発明を実施するための最良の形態】
【0010】
以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
【0011】
各種の例示的な実施形態によれば、キャパシタンス検出および/または測定回路は、2つ以上のスイッチを使用して容易に作製することができる。更に、1つ以上の追加のスイッチと、1つ以上の受動電気回路網(単純なワイヤのこともあれば、複雑な回路網のこともある)を使用して、保護電極に2つ以上の保護電圧による保護信号が印加されうる。これを用いて、センサを望ましくない電気的結合から遮蔽して、これによりセンサの性能を改善することができる。代表的な実装では、電荷移動プロセスは、2回以上繰返して実行される。電荷移動プロセスでは、スイッチの1つ以上を使用して、可測キャパシタンスに所定の電圧が印加され、第2のスイッチにより保護電極に第1の保護電圧が印加される。次に、可測キャパシタンスが、受動回路網内のフィルタキャパシタンスと電荷を再分配し、保護電極に第2の保護電圧が印加される。このような電荷移動プロセスによって、所定の電圧の印加と、関連する電荷の再分配とを複数回行うと、フィルタキャパシタンス上の電圧が影響を受ける。フィルタキャパシタンス上の電圧は、フィルタキャパシタンス両端の電圧を示す、回路のノードにおける電圧である。またフィルタキャパシタンス上の電圧は、フィルタキャパシタンス両端の電圧そのものとすることもできる。このため、電荷移動プロセスは、フィルタキャパシタンスの「出力」電圧がフィルタされるように、複数回の実行で、フィルタキャパシタンスに電荷をほぼ「積分する」するとみなすことができる。電荷移動プロセスは、スイッチと、抵抗、キャパシタンスおよび/またはインダクタンスなどの受動素子のみを使用して行われうる。電荷移動プロセスを1回以上繰返したら、フィルタキャパシタンス上の電圧(フィルタキャパシタンスにある電荷を表わしている)が測定される。1回以上の測定を使用して、1つ以上の結果が得られ、可測キャパシタンスが決定されうる。フィルタキャパシタンス上の電圧の測定は、フィルタキャパシタンス上の電圧をしきい値電圧と比較とする程度に単純なこともあれば、フィルタキャパシタンスから電荷を引き出して、電圧を複数回測定する多段階のアナログディジタル変換程度に複雑なこともある。これらの手法を使用することにより、指、スタイラスまたはその他の物体の有無または近接度を検出可能なキャパシタンス型位置センサを容易に作製することができる。更に、ここに記載する各種の保護の実施形態は、コストを上昇させ、複雑化させる追加の能動電子部品を必要とせずに、従来のスイッチング機構(制御装置の信号ピンなど)と、受動素子(1つ以上のコンデンサ、抵抗、インダクタなど)のみを使用して、容易に実装することができる。ここに記載する各種の保護手法は、電荷移動の検知手法と同じ部品と方法を使用しうる。このことと、マルチチャネル積分が容易であることと組み合わせると、保護の非常に有効な実装が実現される。この結果、詳細に後述するように、ここに記載する各種の保護方式(このほか、必要な場合には検知方式も)は、入手が容易で、かつ適正な価格の部品を使用して、さまざまな環境において簡便でありながら高信頼で実装することができる。
【0012】
図1Aを参照すると、可測キャパシタンスを検出するための例示的な手法800が示されており、これは、望ましくない電気的結合から可測キャパシタンスを遮蔽する保護を提供する。方法800は、可測キャパシタンスを検出するために切り替え電荷移動を使用し、物体位置の検出のためのキャパシタンスの検出に特に利用可能である。この手法は、電圧保護を伴う電荷移動プロセス(ステップ801)を2回以上実行する(ステップ810によって繰り返される)ステップ(ステップ801)と、フィルタキャパシタンス上の電圧を選択的に測定して結果を得るステップ(ステップ824)の大まかなステップを適切に有する。電荷移動プロセス801は、可測キャパシタンスに所定の電圧を印加するステップ(ステップ802)を含む。次に、保護電極に第1の保護電圧が印加される(ステップ804)。第1の保護電圧は、好ましくは、可測キャパシタンスへの所定の電圧の印加が終わる前に供給される。次に、電荷が、可測キャパシタンスとフィルタキャパシタンスによって再分配される(ステップ806)。この文脈において電荷を「再分配する」とは、可測キャパシタンスとフィルタキャパシタンスを結合するために能動的に切り替えること、システムのほかの箇所を能動的に切り替えるか、またはほかの方法によって電荷の移動の向きを規定するか、あるいは休止(quiescence)または他の不活動によってインピーダンスを介した電荷の移動を受動的に可能にすることを指す。次に、保護電極に第2の保護電圧が印加される(ステップ808)。第2の保護電圧は、第1の保護電圧とは異なり、好ましくは、電荷の再分配が実質的に終了する前に、保護電極に印加される。電荷移動プロセスが少なくとも1回繰り返されて(ステップ810)、電荷移動プロセスの合計回数は少なくとも2回であり、これより多くの回数実行されることもある。電荷移動プロセスは、フィルタキャパシタンス上の電圧がしきい値電圧を超えるか、プロセス801が所定の回数実行されるか、あるいはその他の方法に従って繰り返される。電荷移動プロセスの実行のたびに、望ましくない電気的結合から遮蔽するために、第1の保護電圧と第2の保護電圧が供給される。
【0013】
フィルタキャパシタンス上の電圧の測定を行ない、結果を得るステップ(ステップ824)はいつ行われてもよく、電荷移動プロセスの前でも、後でも、あるいはその最中でもよい。更に、各繰り返しに対して、フィルタキャパシタンス824上の電圧の測定が、1回あるいは複数回行われても、1回も行われなくてもよく、実行される電荷移動プロセスの回数に対する測定結果の数の比は、1対多、1対1、多対1など、どのような値でもよい。好ましくは、フィルタキャパシタンス上の電圧は、フィルタキャパシタンス上の電圧が実質的に一定のときに測定される。測定結果の1つ以上が可測キャパシタンスの値の決定に使用される。可測キャパシタンスの値は、どのような方法によって取得されてもよい。各種の実施形態では、この決定は、フィルタキャパシタンス上の電圧の測定(フィルタキャパシタンス上の電荷を表わしている)、システム内の既知の部品の値(例えばフィルタキャパシタンス)のほか、電荷移動プロセス801が実行された回数に基づいて行われる。直前に記載したように、プロセス801が実行される特定の回数は、所定の値、しきい電圧と交差するフィルタキャパシタンス両端の電圧に従って決定されても、それ以外の要素によって適宜行われてもよい。
【0014】
ステップ802~808とステップ824は、必要に応じて繰り返されうる(ステップ810)。例えば、近接センサの実装では、各検知電極に対応する可測キャパシタンスが、通常、1秒間に数回か求められる。これにより、近接センサの近くにある物体の近接度のほかに、この近接度の変化を決定できるようになり、この方法を、ユーザ入力のために装置で使用できるようになる。このため、可測キャパシタンスを、毎秒、何回も求めることが可能となるように、このプロセスは、各検知電極に対して、毎秒、高速で繰り返されうる。
【0015】
プロセス800は、どのような方法によっても実行することができる。各種の実施形態では、プロセス800は、コントローラまたは他の任意のディジタル記録媒体内に存在しているかまたはこれらと通信しているメモリなど(例えば、光学ディスクまたは磁気ディスク、搬送波で伝送される被変調信号など)のディジタルメモリに存在するソフトウェアまたはファームウェアによって実行される。上で述べたプロセス800と、その各種の等価物および派生物は、任意の種類のプログラムされた回路またはその他の論理によって適宜実行することができる。
【0016】
第1の保護電圧を印加するステップと第2の保護電圧を印加するステップは、各種の手法および装置によって実装することができる。例えば、保護電圧は、コストを上昇させ、複雑化させる追加の能動電子部品を必要とせずに、スイッチング機構と受動素子(1つ以上のコンデンサ、抵抗、インダクタなど)を使用して供給することができる(ただし、DACおよびフォロワを含むこのような能動電子部品も、適切な保護電圧を低インピーダンスで供給するために使用できる)。
【0017】
次に、図1Bを参照すると、例示的な静電容量センサ100は、3つの検知電極112A~Cと、1つの保護電極106を適切に有する。検知電極112A~Cは、それぞれ、スイッチ116A~Cに直接結合されている。また、検知電極112A~Cは、それぞれフィルタキャパシタンス(「積分キャパシタンス」または「積分フィルタ」とも呼ばれる)110(CF)を介して、受動インピーダンス108A~Cにそれぞれ直接結合されている。また、フィルタキャパシタンス110は、スイッチ118にも直接結合されて図示されている。保護電極106は、受動保護回路網105と1つ以上のスイッチ114を有する保護電圧生成回路104に結合されている。保護電圧生成回路104は、適切な保護信号(VG)103を供給する。また、図1Bには、静電容量センサ100には含まれず、静電容量センサ100によって検出される刺激101も示されている。図1Bには1本のスタイラスが示されているが、刺激101は1本以上の指、スタイラス、物体などである。
【0018】
図1Bにはセンサ100の特定の構成が示されているが、ほかにも多くの構成が可能であることが理解される。静電容量センサ100の他の実施形態は、センサのために、検知電極、保護電極、フィルタキャパシタンス、受動インピーダンス、スイッチ、保護電圧生成回路、およびコントローラを任意の個数、適宜有しうる。これらの比率は、センサに適した比であればどのような値であってもよく、例えば、検知電極は、受動インピーダンスの有無を問わず、使用する検知方式によって許容される、多対1、1対多、1対1、または多対多の構成で、フィルタキャパシタンスに結合されうる。図1Bでは、スイッチ114,116A~C,118はすべてコントローラ102のI/Oを使用して実装されているが、これは実施形態の一例に過ぎず、これらスイッチやほかのスイッチが、各種の異なる装置(コントローラとは独立している別個のスイッチなど)によって実装されてもよいことを理解すべきである。別例として、センサが、1本のワイヤまたはこれより複雑な回路網から構成される受動保護回路網を使用しても、センサが、1つのスイッチまたは複数のスイッチを使用して保護信号を供給してもよい。(この場合、各マルチプレクサまたはDACは複数のスイッチを有するため、コントローラのI/O、マルチプレクサ、ディジタル-アナログ変換器(DAC)などの1つ以上が使用されうる。)スイッチは、保護信号を供給するために多くの方法で使用され、これには、スイッチのクローズ、スイッチのオープン、あるいはほかの任意の方法(PWMおよびパルス符号変調など)によってスイッチを作動させることがある。このため、回路のレイアウトに応じて、スイッチをクローズするほか、スイッチをオープンにして電圧を印加することができる。追加のアナログ部品が、(例えば、受動保護回路網105の出力をバッファするなどのために)使用されてもよい。
【0019】
検知電極112A~Cは可測キャパシタンスを提供しており、その値は、刺激101に関連する電界の変化を表している。可測キャパシタンスは、それぞれ、静電容量センサ100によって検出可能な、関連する検知電極112A~Cの実効キャパシタンスを表している。「絶対静電容量」検出方式では、可測キャパシタンスは、検知電極からシステムの局所的グラウンドまでの総実効キャパシタンス(total effective capacitance)を表す。「トランスキャパシタンス」検出方式では、可測キャパシタンスは、検知電極と1つ以上の駆動電極の間の総実効キャパシタンスを表している。このため、総実効キャパシタンスは極めて複雑なことがあり、センサの設計と動作環境によって定義されるように、直列および並列のキャパシタンス、抵抗およびインダクタンスが含まれる。しかし、多くの場合、入力からの可測キャパシタンスは、固定のバックグラウンドキャパシタンスと並列の小さな可変キャパシタンスとして単純にモデル化することができる。
【0020】
可測キャパシタンスを決定するために、任意の個数のスイッチ114,116A~Cを使用して、各種の電極106,112A~Cに適切な電圧信号が印加される。各種の実施形態では、スイッチ114,116A~Cの動作がコントローラ102(マイクロプロセッサまたはほかの任意のコントローラであってもよい)によって制御される。スイッチ116A~Cを使用して適切な信号を印加することによって、それぞれ電極112A~Cによって示される可測キャパシタンスを求めることができる。更に、スイッチ114を使用して適切な信号を印加することによって、センサ100の動作中に、可測キャパシタンスをノイズやその他の疑似信号の望ましくない影響から遮蔽するために、適切な保護電圧を生成して保護信号103が生成され、これが保護電極106に出力されうる。
【0021】
保護電極106は、1つ以上の可測キャパシタンスとの望ましくない容量結合を阻止するために、保護信号103を含む印加された保護電圧を示すことができる構造であれば、どのようなものであってもよい。図1Bには「くし形」の外観を有する保護電極106が示されているが、この外観は説明の便宜上示されたものであり、いかなる数の等価な実施形態では、保護電極106は、センサ100の設計に適用可能な、ほかのどのような形または形状であってもよい。例えば、検知電極112A~Cが、ほかのパターンにレイアウトされていても、またはほかの形状を有していてもよく、保護電極106の形状は適切にレイアウトされうる。また、保護電極106は、検知電極の組を少なくとも部分的に周囲環境から保護するために、当該検知電極の組の周縁部のすべてまたは一部に配されていてもよい。保護電極106は、検知電極の後ろにある電子部品から検知電極を遮蔽するために、検知電極の少なくとも一部の後ろに配されていてもよい。保護電極106は、検知電極の相互作用から遮蔽するために、検知電極間に配されてもよい。保護電極は、有用なレベルの保護を提供するためには、検知電極間の間隔の全長に延在していなくても、検知電極の全体を覆っていなくてもよい。例えば、保護電極106は、検知電極112A~Cの一部分のみと平行であるか、あるいは検知電極112A~Cの一部または全部の間に挟み込まれうる。更に、「トランスキャパシタンス」検出方式が使用される場合には、保護電極106は、検知電極112A~Cと駆動電極間の容量結合に保護電極106が干渉する可能性のある領域(検知電極112A~Cとその駆動電極間の一部の領域など)の周辺に配されうる。後述するように、保護電極106と可測キャパシタンス間の容量結合は、スイッチ114を介して、適切な保護電圧を印加することで制御することができる。
【0022】
図1Bに示す例示的な実施形態では、検知電極112A~Cから移動された電荷を受け取るために、1つ以上のコンデンサ(任意の個数の別個のコンデンサなど)によってフィルタキャパシタンス110が設けられる。選択される特定のフィルタキャパシタンスの値は、実施形態によって変わりうるが、各フィルタキャパシタンス110の容量値は、通常、可測キャパシタンスの容量値よりも遙かに大きい。おそらく、1~2桁程度大きいこともあるが、多くの場合、それよりも数桁以上大きい。例えば、可測キャパシタンスの予測値が数ピコファラド程度のオーダーの場合には、キャパシタンス110は、数ナノファラッドのオーダーになるように設計されうる。しかし、フィルタキャパシタンス110の実際の値は、特定の実施形態に応じて変わりうる。
【0023】
図1Bには特定の例が示されているが、保護と併用されるキャパシタンス検知の概念は、広範なセンサアーキテクチャ100にわたって適用可能である。図1Bに示す例示的な実施形態では、各検知電極112A~Cは(このため、関連する可測キャパシタンスの各々も)、関連する受動インピーダンス108A~Cを介して共通のフィルタキャパシタンス110に結合されている。代替の実施形態では、各可測キャパシタンスに対して複数のフィルタキャパシタンスおよび/または受動インピーダンスを適宜使用することができる。また、代替の実施形態では、複数の可測キャパシタンス間で、受動インピーダンスおよび/またはフィルタキャパシタンスを共有することもできる。受動インピーダンス108A~C(使用される場合)は、通常、1つ以上の非能動電子部品(例えば、任意のタイプのダイオード、コンデンサ、インダクタ、抵抗など)によって提供される。受動インピーダンス108A~Cの各々は、一般に、可測キャパシタンスの充電中に、フィルタキャパシタンス110に過大な電流が流れ込むのを阻止するのに十分大きなインピーダンスを有するように設計されており、これについては、下記に詳しく記載する。各種の実施形態では、インピーダンス108A~Cは、100kΩ以上のオーダーであるが、別の実施形態では、これと大幅に異なるインピーダンス値を使用してもよい。しかし、この場合も、受動インピーダンス108A~Cは、電荷の再分配が他の方法で実装される実施形態の全てに存在していなくてもよい。
【0024】
センサ100の動作では、スイッチ114を使用して保護信号103が印加されている間に、1つ以上のスイッチ116A~C,118を使用して、電荷移動プロセスと測定プロセスが促進される。ここでも、スイッチ114,116A~Cおよび/または118は、コントローラ102のI/Oを使用して実装されて示されているが、任意のタイプの別個のスイッチ、マルチプレクサ、電界効果トランジスタおよび/またはその他の切り替え構造によって実装することができるが、これはほんの一部に過ぎない。別法として、114,116A~C,118のいずれかは、図1Bに示すように、コントローラの出力または入出力(I/O)ピンに結合された内部論理/回路によって実装することができる。I/Oピンが使用される場合、これらは、入力機能および/または追加のスイッチを提供しうる。例えば、スイッチ118はI/O119によって実装することができ、I/O119自身も、コントローラ102内の入力機能に接続しているか、またはこれを有している。入力機能は、フィルタキャパシタンス110上の電圧を直接または間接的に測定するのに使用され、これは、マルチプレクサ、比較器、ヒステリシスのしきい値、CMOSしきい値またはアナログディジタル変換器を有しうる。このようなI/Oピンは、電源電圧に結合された内部スイッチを使用することによって、1つ以上の論理値および/または「高インピーダンス」または「開放」値を切り替え可能に印加することが可能である。この論理値は、何らかの適切な電圧またはその他の信号であってもよい。例えば、論理値「ハイ」または「1」の値は、「高」電圧(5ボルトなど)に対応しており、論理値「ロー」または「0」の値は、比較的「低い」電圧(システムの局地的グラウンド、-5Vなど)に対応しうる。選択および印加される特定の信号は、選択した特定のコントローラ102、センサ構成および検知方式に応じて、実装ごとに大幅に変わりうる。例えば、適正な電圧を供給するために、電流源、プルアップ抵抗またはディジタル-アナログ変換器(DAC)も使用することができ、これは、コントローラ102の外部にあっても内部にあってもよい。
【0025】
多くの実施形態の1つの利点として、従来のティジタルコントローラ(1つ以上のマイクロコントローラ、ティジタル信号処理装置、マイクロプロセッサ、プログラマブルロジックアレイ、集積回路、ほかの制御装置回路などの任意の組み合わせを有する)であるコントローラ102と共に、受動素子のみを使用して、非常に用途の広い静電容量センサ100を容易に実装することができるという点がある。これらのコントローラ製品の多くは、米国アリゾナ州チャンドラー所在のマイクロチップ・テクノロジー(Microchip Technology)、テキサス州オースティン所在のフリースケール・セミコンダクタ(Freescale Semiconductor)、およびテキサス州リチャードソン所在のテキサスインスツルメンツ社などのさまざまな供給元から容易に入手可能である。コントローラ102は、ディジタルメモリ(スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリまたはフラッシュランダムアクセスメモリなど)を有しうる。ディジタルメモリは、そこに格納されている各種の静電容量センサのための各種の電荷移動処理ルーチンを実行するためのデータおよび命令を記憶するために使用されうる。各種の実施形態の動作において、センサ100の動作中に行うべき検知電極112A~C、およびこれらに関連する可測キャパシタンスを電気的に作動させることは、スイッチ114,116A~C,118の操作だけである。このような操作は、コントローラ102に格納されている構成、ソフトウェア、ファームウェアまたはその他の命令に応答して行われうる。
【0026】
電荷移動プロセスは、通常、2回以上繰り返される。このとき、適宜、利用可能な可測キャパシタンスを充電するために、第1のスイッチを使用して、所定の電圧(電源電圧、バッテリ電圧、グラウンドおよび論理信号など)を適宜印加し、フィルタキャパシタンス(110など)と電荷を再分配することを能動的あるいは受動的に可能にする。受動的な再分配は、抵抗などのインピーダンスを介した電荷移動によって行うことができ、能動的な再分配は、利用可能な可測キャパシタンスを適切なフィルタキャパシタンスに結合するスイッチを作動させることによって行うことができる。
【0027】
この所定の電圧は、1つの利便性の高い電圧であることが多く、これには、電源電圧、バッテリ電圧、ディジタル論理レベル、電流源によって駆動される抵抗、これらの電圧の分割電圧または増幅電圧などがある。所定の電圧の値は既知のことが多く、多くの場合一定である。しかし、所定の電圧が、フィルタキャパシタンス(110など)上の電圧の測定結果とレシオメトリックな関係を保てば、そうである必要はない。例えば、キャパシタンス検出方式では、フィルタキャパシタンスをリセット電圧にリセットすることが行われ、更に、フィルタキャパシタンスの一方の側の電圧(リセット電圧に対する)をしきい電圧(リセット電圧に対する)と比較することによって、フィルタキャパシタンス上の電圧を測定すること行われうる。このような検知方式では、所定の電圧とリセット電圧の差、およびしきい電圧とリセット電圧の差は、可測キャパシタンスの決定前の電荷移動プロセスの実行にわたって平均すればほぼ相互に比例しているはずである。したがって、可測キャパシタンスを決定するための電荷移動プロセスの実行中は、フィルタキャパシタンス上の電圧の変化の測定に使用するしきい値は、可測キャパシタンスからフィルタキャパシタンスに再分配される電荷のため、フィルタキャパシタンス上の電圧の変化に比例する。より詳細には、所定の電圧がVddであり、リセット電圧がGNDの場合、しきい電圧は、CMOS入力しきい値(例えば、(1/2)×(Vdd-GND))についてレシオメトリックでありえる。
【0028】
図1Bに示す例は、図1Cに示す方法で動作されうる。図1B~Cによって示す実施形態では、各スイッチ116A~Cは「充電パルス」201により、所定の電圧を印加する。これは、通常、インピーダンス108A~Cの、フィルタキャパシタンス110とのRC時定数と比べて比較的短く、好ましくは、インピーダンス108A~Cの、関連する可測キャパシタンスとのRC時定数と比較して比較的短い。これは、電荷移動プロセス中にフィルタキャパシタンス110に追加される電荷の大部分が、所定の電圧の印加中に、作動中の可測キャパシタンスに蓄積され、フィルタキャパシタンス110と再分配される電荷に由来しており、関連するインピーダンス(108A~Cなど)を通る電流の流れからほとんど来ないようにするためである。これにより、インピーダンス108A~Cを通って過剰な電流がリークすることが阻止される。また、図1Cには、各充電パルス201が、所定の電圧を印加する前に、比較的短い「逆の」「放電電圧」(所定の電圧と同じ大きさであるが逆極性の電圧)を供給することも示されている。放電電圧は、電荷移動プロセス中にインピーダンス108A~Cを通ってリークする電流を補償するが、これは任意選択の特徴であり、すべての実施形態で必要とされるわけではない。1回の実行において、あるいは実行と実行の間に、所定の電圧に複数の電圧レベルが使用されてもよく、このことは逆電圧にも当てはまる。しかし、多くの場合、所定の電圧と逆電圧(使用する場合)は実質的に一定の電圧である。
【0029】
以下の説明では、1つの保護電極(106など)、1つの可測キャパシタンス(検知電極112A~Cに関連するものなどなど)、1つのフィルタキャパシタンス110と、多くの場合1つの受動インピーダンス(108A~Cなど)を使用した動作について記載する。この例は、説明をわかりやすくするために挙げたものであり、複数の可測キャパシタンス、受動インピーダンス、およびフィルタキャパシタンスがシステムに含まれていてもよく、これらは連続で(時間的に、少なくとも部分的または完全に独立して)作動されても、あるいは並列で(時間的に、少なくとも部分的または完全に重複して)作動されてもよい。
【0030】
可測キャパシタンスに所定の電圧を印加したのち、可測キャパシタンスが、フィルタキャパシタンスと電荷を再分配することが可能にされる。可測キャパシタンスが電荷を再分配することを可能にするために、必要な動作は、所定の電圧の印加を中止して、電荷が受動的に移動できるような十分な時間待機するだけである。各種の実施形態では、必要な休止時間が比較的短くても(フィルタキャパシタンスが、低抵抗で可測キャパシタンスと直列に接続されている場合など)、多少の遅延時間が生じてもよい(例えば、可測キャパシタンス、フィルタキャパシタンス、および基準電圧と直列に大きな抵抗を通って電荷が移動する場合など)。別の実施形態では、電荷の移動を可能にする際に、所定の電圧の印加を中止して、可測キャパシタンスとフィルタキャパシタンスを結合するために、コントローラに関連する1つ以上のスイッチを能動的に作動させるか、その他の動作を適宜とるか、この両方が行われうる。例えば、フィルタキャパシタンスとの電荷の再分配は、「シグマデルタ」手法を使用する別の実施形態で行われてもよい。このようなプロセスにより、フィルタキャパシタンスが可測キャパシタンスを介して充電され、「デルタ」キャパシタンス(図示せず)によって放電されるか、この逆が行われる。別例として、フィルタキャパシタンスとの電荷の再分配は、可測キャパシタンスをフィルタキャパシタンスと結合させたり、切り離したり、あるいは、フィルタキャパシタンスを電源電圧と結合させたり、切り離したりするスイッチ(図示せず)を作動させることによって行われてもよい。このような実施形態では、適宜、図1Bに108A~Cとして示すようなインピーダンスが存在しなくても、受動素子または能動素子によって補強されても、受動素子または能動素子に置き換えられてもよい。
【0031】
可測キャパシタンスとフィルタキャパシタンス間の電荷の再分配が1つ以上の能動素子を使用して行われる(例えば、スイッチを能動的に開閉することによって)電荷移動プロセスでは、能動素子のこのような作動により、再分配期間の開始と終了が明確に示される。同様に、可測キャパシタンスがフィルタキャパシタンスの一端に直結され、スイッチを作動させることによって、フィルタキャパシタンスのもう一端を低インピーダンスの基準電圧に結合する電荷移動プロセスでも、再分配期間の開始と終了が明確に示される。これに対して、電荷を受動的に再分配する電荷移動プロセスでは、電荷の再分配期間がさほど明確に示されない。電荷を受動的に再分配するシステムでは、所定の電圧の印加の終了時に電荷の再分配期間が始まるとみなすことができる。電荷の再分配期間は、その後に行われる充電パルス(後続の電荷移動プロセスの実行のため)の印加時またはその前、および(リセットが使用され、リセットが電荷移動プロセスの組の終了を示す場合には、)フィルタキャパシタンスのリセット時またはその前に終了するはずである。再分配期間は、後続の充電パルスの前およびリセットの前に終了しうる。これは、可測キャパシタンスとフィルタキャパシタンス間に再分配されている電荷が無視できるくらい小さくなるほど、電圧が近づくと、電流の流れがほとんど止まるためである。これは、可測キャパシタンスとフィルタキャパシタンスが相互に結合されている間に十分な時間が経過した場合に当てはまる。しかし、後続の充電パルスまたはリセット信号の前に電圧が実質的に等しくならない場合であっても、充電パルスまたはリセット信号が開始されると、電荷の再分配が終了する。これは、フィルタキャパシタンスが可測キャパシタンスに常に結合されている受動的な再分配系(図1Bのセンサ100など)においては、充電パルスまたはリセット信号の印加が、可測キャパシタンスとフィルタキャパシタンス間の電荷の再分配よりも優勢となるためである。充電パルスまたはリセット信号の経路が低インピーダンス経路であることは、低インピーダンス源がなくなるまで、フィルタキャパシタンスと再分配される可測キャパシタンスの電荷が無視できる程度に小さくなることを意味する。
【0032】
測定プロセスは、使用するセンサ構成および検知方式に対して適切であれば、電荷移動プロセスのどの時点で実行されてもよく、電荷移動プロセスの実行回数との測定プロセスの実行回数の比率は、使用するセンサ構成および検知方式に対して適切であれば、どのような比であってもよい。例えば、可測キャパシタンスとフィルタキャパシタンス間の電荷の再分配により、フィルタキャパシタンス上の電圧が、収束線から数パーセントの範囲に入った後に、測定プロセスが行われても、電荷移動プロセスが実行されるたびに、測定プロセスが行われてもよい。逆に、所定の電圧の印加中に測定プロセスが行われてもよいが、その時点で、フィルタキャパシタンスが可測キャパシタンスと電荷を再分配しないように適切な措置がとられている場合に限られる。測定プロセスが、電荷移動プロセスの規定の繰返し回数に対してのみ行われても、所定の繰り返し回数が実行された後にのみ行われてもよい。フィルタキャパシタンス上の電圧の測定は、フィルタキャパシタンス上の電圧をしきい値電圧と比較とする程度に単純なこともあれば(「シグマデルタ」方式など)、多段階のアナログ-ディジタル変換程度に複雑なこともある(例えば、電荷移動プロセスが既知の回数実行され、その後、フィルタキャパシタンス上の電圧がマルチビット値として読み出される場合など)。フィルタキャパシタンス上の電圧が、低いしきい値と高いしきい値の間で駆動されるオシレータまたはその他のデュアルスロープ型の検知システム、あるいは、複数のしきい値を使用して、フィルタキャパシタンス上の電圧が測定されるマルチビットADCでは、複数のしきい値が使用されてもよい。可測キャパシタンスを決定するために、適用可能なように1つ以上の測定が行われて、適宜記憶されうる。
【0033】
特定のキャパシタンス検知方式に関する更に詳しい詳細は、各種の文献に記載されており、米国特許第5,730,165号、第6,466,036号、および第6,323,846号のほか、2006年6月3日出願のデビット・イライら(David Ely et al)による「切り替え電荷移動法を使用してキャパシタンスを検出するための方法およびシステム」、ならびに2006年6月3日出願のカーク・ハーグレーブスら(Kirk Hargreaves et al)の「シグマデルタ測定法を使用してキャパシタンスを検出するための方法およびシステム」に記載されている。この場合も、別の実施形態では、キャパシタンスの検知手法およびセンサのアーキテクチャ100が大きく異なっていてもよい。
【0034】
遮蔽または保護のないシステムは、周囲環境によって影響される。このため、上に記載したように、多くの静電容量センサは、検知領域を外部ノイズ信号と内部ノイズ信号から遮蔽するグラウンドプレーンまたはその他の構造を有する。しかし、グラウンドプレーンやほぼ一定の電圧に保持されたほかのタイプの遮蔽は決して理想的ではなく、寄生容量(または、ほかの寄生インピーダンスおよび関連する電荷リーク)の影響を増大させ、分解能またはダイナミックレンジを低下させることがある。これに対して、駆動式の低インピーダンスの保護は、寄生容量の影響を大幅に増大させたり、分解能を低下させることなく、同じような遮蔽を提供することができる。これは、可測キャパシタンスを求める前の電荷移動プロセスの実行中に、保護電極に関連する寄生容量を通って、フィルタキャパシタンス移動する電荷を低減させることによって行う。保護の電圧は、保護する対象と同様の電荷移動プロセスからの出力を使用することによって供給されうる。この出力は、低インピーダンスの複数の検知チャネルを保護するためのバッファ(または他のフォロア回路)への入力として供給されうる。別法として、これらの保護電圧が、追加のバッファが不要なように、本来的に低インピーダンスの保護信号を供給する保護電荷移動プロセス(保護目的のために実行される)を使用することによって、直接供給されてもよい。この保護電荷移動プロセスは、検知に使用される電荷移動プロセスと同様なものでもよいが、これは必須ではない。
【0035】
代表的な電荷移動検知方式では、電荷移動プロセスを複数回(多くの場合、何百回以上)実行して、可測キャパシタンスを1回決定するために使用する測定結果を得ている。1回の決定に使用される測定の前に行われる電荷移動プロセスの組は、実施形態によって変わる。4つの例を挙げると、しきい値まで充電する「最終しきい値状態」のシステムでは、この組は、リセット状態と、最終的なしきい値状態の間となる。電荷移動プロセスが所定回数実行され、1つ以上のマルチビット電圧出力が読み出される「最終読出し状態」のシステムでは、初期状態と、最終的な読み出された状態の間となる。デュアルスロープ型またはオシレータ型のシステムでは、低いしきい値と高いしきい値の間となる。シグマデルタ型のシステムでは、ディジタルフィルタのサンプル長となる。この電荷移動プロセスの組は、全体的な保護の効果が考慮される組、または「可測キャパシタンスを求める前の電荷移動プロセスの実行中」を定義している。
【0036】
可測キャパシタンスを求める前の電荷移動プロセスの実行中に、保護電極に関連する寄生容量を通ってフィルタキャパシタンスに移動する正味の電荷を低減させるために、適切な保護電圧の保護信号が印加されうる。可測キャパシタンスへの所定の充電電圧の印加はある程度の時間続き、この期間が終了する前に、この所定の電圧と同様の第1の保護電圧が、適切な保護電極に印加されうる。所定の電圧は、通常、ほぼ一定であるため、第1の保護電圧は、多くの場合、1種類のほぼ一定の電圧である。次に、可測キャパシタンスと関連するフィルタキャパシタンスの間で全ての電荷が再分配される前に(すなわち、電荷の再分配が終了する前に)、保護電極に印加される保護信号が、関連するフィルタキャパシタンス上の電圧と同様の第2の保護電圧に変更されうる。ここでも、この説明では1つしかないように記載しているが、保護電極、可測キャパシタンス、インピーダンス、フィルタキャパシタンスなどが複数存在してもよい。
【0037】
図1Bに示した実施形態では、保護電極106に、低インピーダンス経路を介して、保護信号103を含む保護電圧が供給される。これは検知プロセス中に作動される電極(112A~Cなど)上の電圧と少なくともほぼ近い値である。可測キャパシタンスを充電するために、ほぼ一定の所定の電圧が印加される場合には、所定の電圧の印加が終了する前に、保護電極106に印加される保護信号103は、この所定の電圧と同様の1種類の電圧を含みうる。その後、可測キャパシタンスとフィルタキャパシタンス110間の電荷移動が終了する前に(すなわち、再分配期間が終了する前に)、保護電極106に印加された保護信号103が、フィルタキャパシタンス110上の電圧と同様の保護電圧に変更されうる。保護信号103が、電荷の再分配期間中、および複数回の電荷移動プロセスの実行にわたり実質的に一定の電圧である第2の保護電圧に変更される場合、この値は、フィルタキャパシタンス110上の電圧に近くなるように選択された電圧でありうる。保護信号103で別個の電圧が使用される場合、近い電圧を使用すること(approximations)が適切であるが、これは、フィルタキャパシタンス110上の電圧が、再分配中と、電荷移動プロセスの繰り返しの間に変わるためである。例えば、保護電極106に印加される保護信号103の保護電圧は、可測キャパシタンスの充電中は所定の電圧にセットされる。その後、正味の電荷移動を低減させるために、この所定の電圧から、適切なしきい値電圧(VTH)と、関連するフィルタキャパシタンス110上のリセット後電圧値との間の値に変更される。保護電極電圧と検知電極の電圧間に直流のオフセットが存在しても、容量結合のため保護の有用性に影響しない。これは、一般に、有効な保護を確実に行ううえで、同様の電圧揺動(すなわち電圧の同様の変化)が、実際に印加される電圧よりも関心を引くからである。
【0038】
保護信号103の保護電圧(VG)は、どのように発生させてもよい。図1B~Cに示した実施形態では、保護信号103が、電源電圧を印加するためにスイッチ114をオンにするI/Oによって生成されると説明したが、多くのほかの実施形態が可能であることが理解される。例えば、保護信号103の代替の発生源として、ディジタルI/O以外に、別個のスイッチ、マルチプレクサ、オペレーショナルアンプ(オペアンプ)、フォロアまたはADCを有していても、電流源および/または電圧源を利用してもよく、電荷移動プロセスを実装しているコントローラとは独立していてもよい。更に、さまざまな均等な実施形態では、保護信号103を生成するために、ディジタル-アナログ変換器、パルス幅変調器なども使用することもできる。更に、電荷移動プロセスに使用される電圧とは異なるさまざまな電圧が印加されてもよい。例えば、保護信号103用の電圧源(電流源やそれ以外の発生源ではなく電圧源が使用される場合)や、保護信号103自体の保護電圧が、所定の電圧およびフィルタキャパシタンスのリセット電圧によって規定される範囲を超えることもある。複数の保護電極106を有するシステムでは、1種類または複数種類の保護信号が使用されてもよいことも理解される。更に、検知電極は、検知に用いられておらず「非作動中」ときに保護電極として使用されてもよい。
【0039】
図1B~Cに示す実施形態では、保護電極106は、適切な保護電圧生成回路104に接続されている。保護電圧生成回路104は、1つ以上のスイッチ114を適切に有し、これは、コントローラ102のI/Oとして実装される。保護電圧生成回路104の特定の例について、以下に(例えば図3A~Eおよび4A~Eに関して)記載するが、回路104は、スイッチ114によって信号が印加されると、保護電極106上に、2つ以上の電圧の値を発生させることができる適切な回路であればどのようなものでもよい。各種の実施形態では、回路104の受動保護回路網105は、1つ以上の従来の抵抗、インダクタおよび/またはコンデンサを有する従来の受動インピーダンス回路(分圧回路またはインピーダンス分割回路など)によって実装される。受動保護回路網105は、センサ100の保護電極106に直接接続されているように示されているが、別の実装では、スイッチ、フォロアまたはほかの素子が間に挿入されてもよい。
【0040】
一実施形態では、保護信号103は、電荷移動プロセスに関連する電圧と略等しい電圧を有する。保護信号103は「略充電電圧」を有し、これは、充電期間中に、「活動中の」検知電極(例えば、可測キャパシタンスに関連する検知電極112A~Cの1つ以上)を充電するために、その電極に印加された所定の印加電圧に近い値である。また、保護信号103は「略再分配電圧」も有し、これは、電荷の再分配が可能にされた再分配期間中に、フィルタキャパシタンス110と再分配されている「活動中の」検知電極に関連する電圧に略等しい。この実施形態では、保護信号103は、所定の電圧の印加が終了する前に(すなわち、充電期間の終了前に)、保護電極106に略充電電圧を印加し始める。略充電電圧は、ほかのタイミングで印加されてもよく、例えば、充電期間全体にわたって印加されても、あるいは充電期間のほかの時点で印加されてもよい。略充電電圧の印加タイミングは柔軟に設定できるが、これは、活動中の検知電極(112A~Cなど)が、その期間の間に駆動され、保護電極106をこの活動中の検知電極に結合している寄生キャパシタンスの影響が無視できるからである。保護信号103は変更され、活動中の検知電極(112A~Cなど)と関連するフィルタキャパシタンス110と間の電荷の再分配が終了する前に、保護電極106に略再分配電圧が印加されはじめる。略充電電圧の印加と同様に、略再分配電圧の印加を開始するタイミングは柔軟に設定できる。例えば、この略再分配電圧の印加は、活動中の検知電極(112A~Cなど)との電荷の再分配が可能にされる期間の全体にわたって行われても、この期間の終点近傍でのみ行われてもよい。保護が有効であるためには、この2種類の略保護電圧を印加するときには、通常、比較的低いインピーダンスを供給する必要がある。しかし、この2種類の保護電圧を印加しない場合には、保護を必ずしも低インピーダンスで駆動する必要はないが、その保護効果が低下する可能性がある。
【0041】
上に記載し、図1Bに図示した一般的なセンサと保護方式は、さまざまに補足されたり、変更されてもよい。各種の実施形態では、検知電極112A~Cに関連するさまざまな検知チャネルから排除された電荷を一時的に蓄積するために、保護電圧生成回路104にキャパシタンス(図示せず)が設けられてもよい。この電荷は、その後の処理の間に、適切な検知チャネル(多くの場合、電極112A~C自体に)に戻されうる。換言すると、(例えば、スイッチ114を使用して電気信号を印加することによって)追加のキャパシタンスの電荷を比較的一定に保持することにより、検知電極112A~Cを介して、フィルタキャパシタンス110と、追加のキャパシタンス間で再分配される正味の電荷量を低減することができる。通常、追加のキャパシタンスは、検知電極112A~Cと保護電極106間の防護されるキャパシタンスの全静電容量に対して、非常に(少なくとも1桁以上)大きく、多くの場合、関連するフィルタキャパシタンス110よりも大きくなるように設計されている。このような実施形態では、追加のキャパシタンスが非常に大きいことにより、低インピーダンスの保護信号103は、検知電極112A~Cやその他の電極からの結合効果の影響を比較的受けにくくなる。その結果、この検知方式が妥当な場合、1つの保護電極106を使用して、検知チャネル相互の結合を含め、望ましくない内部結合と外部結合の両方から、複数の検知電極112A~Cを効果的に遮蔽ができるようになる。示すように、保護信号103は、低インピーダンスであり、保護電圧を発生させるためのスイッチが開のときにも有効なことがある。ここに記載した内容のほかに、数多くの改良や変形例が可能である。例えば、保護電圧生成回路104の出力が高インピーダンスである場合、複数の検知電極を保護するために、これが能動的にバッファされてもよい。
【0042】
図1Cを参照すると、電荷移動検知の「切り替えRC時定数」方式を使用して、図1Bのセンサ100を動作させるのに適した例示的なタイミング方式150が示されている。図1Cに示す特定のタイミング方式150は、検知電極112Aの可測キャパシタンスの検知に主に適用される。同様のプロセスが、検知電極112B~Cの可測キャパシタンスに関連する電極上の電荷を測定するために実行されうる。複数の可測キャパシタンスが共通のフィルタキャパシタンス110を共有している場合には、この特定の例では、検知電極に関連する検知チャネルが、通常は、順に処理され、同時に処理されることはない点に留意すべきである。しかし、均等な実施形態では、並列処理が行われてもよく、これには、可測キャパシタンスの各々に、専用のフィルタキャパシタンス110が設けられている場合や、個々の検知チャネルに対して、符号変調または周波数変調のシーケンスが適用される場合などがある。
【0043】
タイミング方式150に示される「切り替えRC時定数」検知プロセス中に、検知電極112Aに関連する可測キャパシタンスに、スイッチ116Aを使用して充電電圧パルス201が供給される。この実施形態では、スイッチ116Aは、コントローラ102のディジタルI/Oを使用して実装される。ディジタルI/Oは、通常、論理値ハイの電圧とローの電圧(VddとGNDなど)を供給することができるため、所定の電圧Vddの充電電圧パルスを容易に印加することができる。充電パルス201の供給間隔に、検知電極112Aに関連する可測キャパシタンスが、受動インピーダンス108Aを介して、フィルタキャパシタンス110に放電することが可能にされる。これは、VX117A(スイッチ116Aに結合されたノードにおける、関連付けられた検知電極112Aに関連する可測キャパシタンス上の電圧に対応している)と、VF115(I/O119に結合されたノードにおけるフィルタキャパシタンス110上の電圧に対応している)の電圧グラフから読み取れる。VX117Aは、所定の電圧が印加される充電期間に、所定の電圧(例えばVdd)まで上昇し、その後、可測キャパシタンスがフィルタキャパシタンス110に放電する電荷の再分配期間に、検知電極112Aに関連する可測キャパシタンスと受動インピーダンス108Aによって定義される時定数により低下する。一方、フィルタキャパシタンス110上の電圧は、再分配期間中に、検知電極112Aに関連する可測キャパシタンスによって変更されて、ゆっくりと上昇していく。再分配期間中、VX117AとVF115は、この2つのそれぞれのキャパシタンスが電荷を再分配するために、同じ値に近づく。多くの実施形態では、再分配期間は、再分配期間の終了時点で、VX117AとVF115が事実上等しくなるように、VX117AとVF115が充分な電荷を再分配するのに充分な長さに設定される。これにより、システムが、タイミングの変化による影響を受けにくくなる。
【0044】
前に行われた再分配期間と後に続く充電期間の間に、可測キャパシタンスに、任意選択で「電流取消」電圧が印加される。「電流取消」電圧のタイミングは、フィルタキャパシタンス110を介して除去される「寄生」電荷の量が、充電期間中に状態108で受動インピーダンス108Aを介してフィルタキャパシタンス110に追加される「寄生」電荷とほぼ等しくなり、可測キャパシタンスが、フィルタキャパシタンス110との再分配の前に適切な充電電圧となるように制御される。これにより、可測キャパシタンスの充電タイミングの要求事項を変えることなく、受動インピーダンス108Aの値を下げ、全体として早い時定数が可能となる。
【0045】
スイッチ118を提供するコントローラ102の入出力ピン119は、フィルタキャパシタンス上の電圧115の測定も行う。I/O119は、スイッチ118がオープンになるさまざまな時点(202A~Cなど)において、電圧VF115を測定することができる比較器(信号ビットのアナログ-ディジタル変換を提供するために使用可能な1ビット量子化器である)、シュミットトリガ、CMOSしきい値および/またはマルチビットアナログ-ディジタル変換機能を適宜含むか、あるいはこれに接続されている。電圧115の測定に比較器が使用される場合、VTHは、システムを簡略化するために、論理値ハイとローの中間の値にほぼなるように設定される。単純なCMOSしきい値の例では、VTHは、論理値のハイとローの中間の値と略等しい。
【0046】
図1Cに示す特定の実施形態では、検知電極112Aに関連する可測キャパシタンスは、フィルタキャパシタンス110上の電圧VF115が、I/O119に関連するしきい値電圧VTHを超えるまで、充電および放電される。I/O119が、しきい値電圧VTHを超えたことを検知すると(点202Cによって示される)、I/O119のスイッチ118を使用してリセット信号203が供給される。電圧VF115がしきい値電圧VTHを超えると、スイッチ118が、フィルタキャパシタンス110に蓄えられている電荷をリセットするリセット信号203を印加する。図1Cは、フィルタキャパシタンス110上の電圧を測定するためのI/O119の「読み出し」が、再分配期間の直後であり、電荷移動プロセスの繰り返しがある程度行われてから開始する(フィルタキャパシタンス110の再設定の後)ことを示している。しかし、上記したように、フィルタキャパシタンス110上の電圧がほかのタイミングやほかの頻度で測定されてもよく、ここで考察される。例えば、電圧VF115がスレッショルド電圧VTHを超えたあとに、追加の電荷移動プロセスが行われるか、追加の測定が行われるか、この両方が行われてもよい。
【0047】
リセット信号203を印加した時点から、フィルタキャパシタンス110上の電圧がスレッショルド電圧VTHを超えた時点までに実行された電荷移動サイクルの回数をトラッキングすることによって、可測キャパシタンスを効果的に決定することができる。すなわち、フィルタキャパシタンス110に既知の量の電荷量を発生させるために実行された電荷移動プロセスの繰返し回数(例えば、測定ノードにおけるVTHに達したフィルタキャパシタンスの電圧によって示される)を、可測キャパシタンスの実際のキャパシタンスと効果的に相関させることができる。同様に、所定の回数の電荷移動プロセスに対して行われた、フィルタキャパシタンス110の発振またはリセットの回数が、可測キャパシタンスを決定するために使用されてもよい。
【0048】
図1B~Cに示した実施形態は、スイッチ118に結合されたフィルタキャパシタンス110のノード上の電圧をシステムの局地的グラウンドにセットすることによって、リセット信号203がフィルタキャパシタンス110をリセットし、この結果、フィルタキャパシタンスの両端がグラウンドに設定されることを示している。これは、リセット信号203を受けて、グラフVF115がVRESETに低下することからわかる。別の実施形態では、フィルタキャパシタンス110のリセットはさまざまな方法で行うことができ、利用可能な選択肢は、選択したセンサ構成と検知方式に応じて決まる。各種の実施形態では、リセット信号203を使用して、フィルタキャパシタンス110の一端またはフィルタキャパシタンス110両端が、検知に適した適切なリセット電圧にセットされる。また、フィルタキャパシタンス110のリセットは、フィルタキャパシタンス110の一方の側にあるスイッチを、適切な電源電圧に結合するだけによって行われてもよい。別法として、フィルタキャパシタンス110の両端がスイッチによって制御される場合には、フィルタキャパシタンス110の両端に既知の電圧を印加することによって、フィルタキャパシタンス110上の電圧を所定の値にリセットすることができる。更に、フィルタキャパシタンス110は、1つの単一のコンデンサではなく、コンデンサの回路網を有してもよい。回路網の各コンデンサが、1つ以上のスイッチによって異なる電圧にリセットおよび制御されており、フィルタキャパシタンス110のリセットの際に、複数のスイッチのオープン閉が行われうる。
【0049】
リセット信号203は、周期的、非周期的、および/またはそれ以外のタイミングで供給されることもあれば、一部の実施形態ではセンサを「リセット」するために全く供給されないこともある。しかし、このようなシステムであっても、保護用の「リセット電圧」とみなすことができるものを示しうる。例えば、RC回路網を使用する別の実施形態は、関連するフィルタキャパシタンスの動的なリセットのためにスイッチ118(図1Bに示す)の均等物を有さない。このようなシステムでは、これに代えて、充分な時間にわたって、受動インピーダンスを介した電荷移動を可能にすることによって、関連するフィルタキャパシタンス上の電圧が、保護用の「リセット電圧」とみなすことができるものに達するようにしうる。別例として、オシレータ型またはデュアルスロープ型の変換を使用する一部の実施形態では、上下の閾値に到達するための「充電」と「放電」の電荷移動プロセスを交互に使用し、リセットを全く必要としない。この場合、上の閾値と下の閾値の一方または両方を、保護用の「リセット電圧」とみなすことができる。3番目の例は、キャパシタンス検知のためのシグマデルタプロセスを有する場合であり、シグマデルタ量子化器の出力がほぼフィードバックしきい値に保持され、このフィードバック閾値を、保護用の「リセット電圧」とみなすことができる。これらは、能動的にリセットされないか、あるいは実際にリセットされないが、保護用の「リセット電圧」とみなすことができるものを示しうるシステムのいくつかの例に過ぎない。
【0050】
同様に、特定の検知システムでは、所定の充電電圧が変更されてもよいが、このようなシステムでも、保護用の「所定の充電電圧」とみなすことができるものを示しうる。例えば、「充電」サイクルと「放電」サイクルを使用する実施形態は、逆の電荷移動を起こさせる2つ以上の所定の充電電圧を有しうる。この場合、「充電」の所定の充電電圧と「放電」の所定の充電電圧の両方を、保護信号103を定義するために使用することができる。
【0051】
各種の実施形態では、「しきい値」電圧の代わりに、フィルタキャパシタンス上の電圧のアナログ/ディジタル変換の測定結果(または、フィルタキャパシタンス上の電圧を表わす値)や、適切なほかの任意の電圧の決定結果を用いることができる。選択した検知方式に適するように、電荷移動の繰返し回数および/または得られたフィルタキャパシタンス上の電圧を追跡することによって、可測キャパシタンスからフィルタキャパシタンスに移動した電荷の量が決定されうる。この電荷量は、可測キャパシタンスの値に対応している。この場合も、代替の実施形態がほかの電荷移動方式を利用してもよく、これには、任意の種類のシグマデルタ処理がある。この場合、フィルタキャパシタンス110が、可測キャパシタンスを介して「デルタ」電荷によって充電され、インピーダンス(図示せず)を介して放電されるか、この逆が行われる。
【0052】
有効な保護信号103には数多くの選択肢が可能であり、このような選択肢の4つが、図2Aにグラフ204(VG0)、205(VG1)、206(VG2)、208(VG3)によって示されている。グラフ204は、「センサマッチング」の選択肢を示している。この「センサマッチング」の選択肢は、切り替え時定数法を使用するセンサの電荷移動ステップの、所定の電圧を印加するステップおよび電荷の再分配ステップの間に、保護電極(106など)上の電圧を、可測キャパシタンス上の予想される電圧(検知電極112A上の電圧Vx117Aなど)と整合させるために使用することができる。グラフ205は、別の「センサマッチング」の選択肢を示している。これは、時定数が小さいか無視できる場合の、切り替え時定数法を使用するセンサの電荷移動ステップの、所定の電圧を印加するステップおよび電荷の再分配ステップの間に、可測キャパシタンス上の予想される電圧と整合させるために使用することができる。グラフ206は、「切り替え分圧器」の選択肢を示している。これは、電荷移動プロセスのそれぞれの繰り返しについて可測キャパシタンス上の予想される電圧に近づけるために使用されうる。グラフ208は「パルス符号変調」信号を示している。これは、電荷移動プロセスの複数回の実行にわたって、可測キャパシタンス上の予想される電圧に近づけるために使用されうる。グラフ208によって示されるように、パルス符号変調の効果は、保護信号103の保護電圧が、電荷移動プロセスの実行のたびに遷移するわけではないが、パターンに従っている。
【0053】
複数のタイプの電荷移動プロセスが同時に、あるいは連続して実行されてもよいことが理解される。例えば、複数の可測キャパシタンスを同時に、あるいは順に決定するために、複数の類似の電荷移動プロセスが使用されうる。また、決定の全体的な精度を向上させるために、複数の類似の電荷移動プロセスが、同じ可測キャパシタンスを求めるために、並列に使用されうる。実際に互いにほぼ反対の電荷移動プロセスを使用して、より複雑な測定方式を実行することもできる。例えば、第1の電荷移動プロセスを使用して、フィルタキャパシタンスを充電し、第2の電荷移動プロセスを使用して、同じフィルタキャパシタンスを放電する。フィルタキャパシタンスの充電と放電中に1つ以上の測定が行われて、可測キャパシタンスの値の決定に使用されうる。このようなチャージアップとチャージダウンの方式を使用することは、周囲環境の変化の影響を低減させるうえで有用なことがある。
【0054】
また、保護効果を強化するために、複数の種類の電荷移動プロセスが(関連する保護電圧と共に)使用されうる。例えば、パルス符号変調は、複数の種類の電荷移動プロセス(および関連する保護電圧)を重複して行ったものとみなすことができる。したがって、パルス符号変調は、1種類、2種類またはそれ以上の種類の電荷移動プロセス(および関連する保護電圧)を、特定のシーケンスで繰り返したものとみなすことができる。この種類の異なる電荷移動プロセス(および関連した保護電圧)は、同じ所定の電圧を印加し、同じ部品を使用するが、保護信号が異なることがある。例えば、第1の電荷移動プロセス(および関連する保護電圧)で、第1の保護電圧と、第1の保護電圧と異なる第2の保護電圧が使用されるが、第2の電荷移動プロセス(および関連する保護電圧)では、第3の保護電圧と第4の保護電圧が使用されうる。この例では、第3の保護電圧は、第1の保護電圧または第2の保護電圧と同じであってもよい。同様に、第4の保護電圧は、第1の保護電圧または第2の保護電圧と同じであってもよい。更に、第3の保護電圧と第4の保護電圧は、同じであっても、異なっていてもよい。保護電圧のタイミングと値は、適用可能な検知電極の保護に適した保護電圧の平均揺動によって決定されうる。
【0055】
図1B~Cに示す実施形態では、グラフ204(VG0)に示す保護信号103の選択肢は、保護対象のキャパシタンスにより、フィルタキャパシタンス110の正味の電荷が取得されたり、失われるのを防ぐために、可測キャパシタンス上の電圧をトラッキングしうる。図1B~Cに記載されているような「切り替え時定数」検出手法を使用しているセンサでは、グラフ204によって示されるこのような「センサマッチング」の保護信号は、活動中の検知電極(112A~Cなど)が示す電圧と同様の電圧を示す。例えば、グラフ204によって示される保護信号の選択肢は、図1Cに示す検知電極112Aに関連する可測キャパシタンスの電圧VX117に対して予想される電圧と、ほぼ同じ値になるように構成されうる(例えば、図4Aにおいてキャパシタンス404に対するキャパシタンス408の比を、図1Bの可測キャパシタンス110に対する検知電極112Aに関連する可測キャパシタンスの比と同じような値に選択するなどによって)。保護信号103の第1の保護電圧は、充電パルス201の電圧と近くなるが、保護信号103の第2の保護電圧は、VX117Aによって示される時定数と同じであるかそれよりも速い時定数により、VF115上の電圧と同程度まで下がる。また、保護信号103の第2の保護電圧は電荷移動プロセスの実行にわたって変わり、この結果、その電荷移動プロセス実行中にVX117に関連する上昇と似た全体的な上昇を示す(また、電荷移動プロセスの実行にわたる第2の保護電圧のこの変化速度を、システムの別の時定数とみなすことができる)。グラフ204によって示される保護信号の選択肢は、電荷移動プロセスを実行するためにセンサ100によって使用されるものと同じような回路を使用して、あるいは、ほかの電荷検知回路と似た回路に生成されうる。適用できる保護キャパシタンスに電荷を移動させるためのスイッチを作動させることによってこの「センサマッチング」の選択肢を実現するための回路および方法は、図3A~3C,4A~Cに示されており、以下で更に詳細に説明する。
【0056】
グラフ205に示される保護信号103の選択肢は、保護電圧が離散的に変化しており、204によって示される選択肢に関連する1つの再分配期間中の顕著な時定数の特徴がみられない。グラフ205のこの「切り替えキャパシタンス」の選択肢は、受動インピーダンスを介して電荷が再分配することを受動的に可能にするのではなく、可測キャパシタンスとその関連するフィルタキャパシタンスの間で電荷が再分配するように能動的に切り替える電荷移動プロセスを使用する検知システムに似ている。グラフ205に示す選択肢は、1つの再分配期間中は比較的一定に保持されるが、再分配期間にわたって変わる第2の保護電圧を印加しており、これは、その電荷移動プロセスに「切り替えキャパシタンス」タイプの手法を使用するセンサと同様である。適用できる保護キャパシタンスに電荷を移動させるスイッチを動作させることによって、この「切り替えキャパシタンス」の選択肢を実現するための回路および方法は、図3C,4Cに図示されており、以下で更に詳細に説明する。
【0057】
保護信号103のためのこれらの「センサマッチング」の選択肢は、可測キャパシタンスの決定前の電荷移動プロセスの実行中に移動される正味荷電だけではなく、毎回の電荷移動プロセスの実行について、保護電極のためフィルタキャパシタンスに移動される電荷を低減させるのに使用できるという点で、「単純な」波形(グラフ206および208に示すものなど)の選択肢よりも有利となりうる。このことは、電荷移動プロセスの繰り返しにわたって変わる第2の保護電圧によって実現される。しかし、どのような保護信号103であっても、電荷移動プロセスの組の実行(その結果として、可測キャパシタンスの決定に使用されるフィルタキャパシタンス110上の電圧が測定される)中の、保護電極106からフィルタキャパシタンス110への電荷の正味の移動を最小化する場合には、有効となりえる。これには、センサシステムによって使用されるものと異なる電荷移動プロセスに整合させる保護信号の選択肢や、または、電荷移動プロセスの整合は行わず、単に2つ以上の実質的に一定の電圧間で揺動させる選択肢(後述する)が含まれる。
【0058】
多くの実施形態では、多くの場合、電荷移動プロセスの1回の実行中に保護電極106からフィルタキャパシタンス110に移動される電荷を最小化せずに、電荷移動プロセスの組の実行(その結果として、適用可能な可測キャパシタンスの決定に使用されるフィルタキャパシタンス110上の電圧が測定される)中に、保護電極106からフィルタキャパシタンス110への電荷の正味の移動を最小化する保護信号103を、保護電極106に印加するほうがより実際的である。これは、電荷移動プロセスの1回以上の実行中に保護電極106とフィルタキャパシタンス110間で第1の方向への電荷移動を起こし、電荷移動プロセスの別の回の実行中に、第1の方向とは逆の第2の方向への電荷移動を起こす保護信号103によって行うことができる。
【0059】
図2Bに示すように、可測キャパシタンス上の電圧が第2の保護電圧の値253未満の再分配期間において、保護電極から可測キャパシタンスに移動される電荷が、可測キャパシタンス上の電圧が第2の保護電圧の値253を超える再分配期間において、保護電極から可測キャパシタンスに移動される電荷によって、効果的に復元される。図2Bには、可測キャパシタンスに所定の電圧が印加される第1の期間の第1の保護電圧251と、可測キャパシタンスが再分配される第2の期間の第2の保護電圧253を有する保護信号103も示されている。図2Bにおいて、保護電極106と可測キャパシタンス間の電荷移動が、矢印230A~Gによって示される。矢印230A~Cは、電荷が保護電極106から可測キャパシタンスに移動する期間を示し、矢印203E~Gは、電荷が可測キャパシタンスから保護電極106に移動する期間を示す。矢印230Dにおいて、移動する電荷がごく僅か(点で示される)であるが、これは、この再分配期間では、電圧117が第2の保護電圧253に実質的に等しいためである。特定の電圧値VG_HIGH251およびVG_LOW253は、実施形態によって大きく変わりうる。この手法を使用することによって、保護されたキャパシタンスの影響によりフィルタキャパシタンスに移動する正味の荷電は、電荷移動プロセス中の電極の総電荷に対して非常に小さくなり、ほぼゼロとみなすことができる。電荷移動プロセスの実行のシーケンスにわたって、フィルタキャパシタンス110と保護されたキャパシタンス間で電荷移動をバランスさせることは、ここに記載した例を超えて拡張することができ、このような拡張は本発明の範囲に含まれる。
【0060】
例えば、保護信号103の1つの選択肢に、所定の電圧に近い第1の保護電圧と、フィルタキャパシタンス110上の平均電圧に近い第2の保護電圧との間で揺動させることがある。フィルタキャパシタンス110の平均電圧を決定するために、可測キャパシタンスの決定を決定するために使用されるフィルタキャパシタンス110上の電圧の測定の前に行われ、これを生成する電荷移動プロセスの組にわたり、フィルタキャパシタンス110上の電圧の平均が求められる。予想される可測キャパシタンス、フィルタキャパシタンス、所定の電圧、リセット電圧、しきい値電圧の所定の組について、受動インピーダンスの影響を無視して(モデルによってはこれを考慮して)、周知の方法を使用して、回路をモデル化して、保護対象のキャパシタンスの影響を最小化し、有効な第2の保護電圧を提供する平均フィルタキャパシタンス電圧を決定することができる。この平均フィルタキャパシタンス電圧は、離散的な点において求められ、フィルタキャパシタンス110のリセットと、可測キャパシタンスを決定するために使用されるフィルタキャパシタンス110の最後の測定の間に行われた電荷移動プロセスにわたって求めた、フィルタキャパシタンス110上の電圧のほぼ平均となる。多くの場合、フィルタキャパシタンス110上の電圧の変化はほぼ線形であり、平均化フィルタキャパシタンス電圧はリセット電圧としきい値電圧のほぼ中間の値となる。
【0061】
これらの静電容量センサは、(実際または事実上)サンプリングされるシステムである点にも留意されたい。例えば、図1B~Cに示す実施形態では、所定の充電電圧が印加されない離散的な再分配期間の間にのみ、フィルタリングキャパシタンス110は可測キャパシタンスと電荷を再分配する。また、可測キャパシタンス上の電圧は、通常、電荷の再分配期間の終点ではフィルタキャパシタンス110上の電圧115に近づく。このため、保護電極106に印加される保護信号103の電圧が、可測キャパシタンス上の電圧が充電期間の終了時点(所定の電圧の印加の終了時点)および電荷の再分配期間の終了時点において「サンプリング」されたときにのみ、可測キャパシタンス上の電圧に整合させるだけで充分でありえる。図1B~Cに示すような切り替え時定数システムでは、電荷の再分配期間の終了は、所定の電圧の印加の開始時点となる。切り替えキャパシタンスシステムにおいてなど、電荷の再分配期間の終了は、可測キャパシタンスがフィルタキャパシタンスから切り離される時点、あるいは、フィルタキャパシタンスが任意の基準電圧から切り離される時点となる。換言すれば、受動的な再分配システムを介して電荷の再分配が起こる場合には、厳密には電荷は常に再分配されている。しかし、保護のためには、電荷の再分配は、その後行われる所定の電圧の印加までしか続かないとみなすことができる(保護のために電荷の再分配が終了されるとみなされる場合)。これに対して、測定可能なキャパシタンスとフィルタキャパシタンスを能動的に結合し、これらの電荷の再分配を可能にするために切り替えが行われる場合、この切り替えが、電荷の再分配期間の終了を定義しているとみなすことができる。
【0062】
このためには、グラフ206および208によって示される保護信号103のための選択肢を使用することができる。グラフ206によって示される「切り替え分圧器」の選択肢では、実際の保護信号1に近い第2の保護電圧の値253の間を行き来しうる。この平均VFの選択肢は「切り替え分圧器」の選択肢と呼ばれているが分圧器は必須ではない。例えば、第1保護電圧と第2の保護電圧の値251,253は、これらが電源電圧である場合、DACまたはセンサの別の一部によって利用可能な電圧である場合、あるいは分圧器以外の回路を使用して生成される場合には、分圧器を使用せずに得ることができる。「切り替え分圧器」との文言が使用されるのは、このタイプの保護信号の多くの実施形態で切り替え分圧回路が使用されるという理由のみによる。図1A~Bに記載された実施形態では、第1の保護電圧の値251は所定の充電電圧と等しく、第2の保護電圧の値253は、フィルタキャパシタンスを測定するために使用されるしきい値電圧(VTH)およびリセット電圧の平均にほぼ等しくなりうる。この「切り替え分圧器」を実現するための回路および方法は、図3D~E,4D~Eに示されており、以下で更に詳細に説明する。
【0063】
充電パルス201が可測キャパシタンスに印加されている間は、保護信号103が第1の保護電圧の値251を有し、パルス201間の電荷の再分配の期間中に、保護信号103が第2の保護電圧の値253を有するという点で、保護信号103のタイミングは、可測キャパシタンスに印加されるパルス201のタイミングに基づいて決まる。保護信号103をシステムの既存のクロックによって駆動できるという点で、このタイミングは有用でありえる。しかし、実際には、第1の保護電圧の値が、関連する充電パルス201が終了する前に印加され始める限り、保護信号103は、関連する充電パルス201が開始されてからしばらく経ち、保護信号103が第1の保護電圧の値251を印加したときに開始されたとしても、同じくらいに有効でありえる。同様に、保護信号103は、電荷の再分配期間が終わる前に第2の保護電圧の値253を印加し始める限り、再分配期間の全体にわたって第2の保護電圧の値253を印加しないとしても、有効でありえる。保護信号206のタイミングは、多くの理由により、充電パルス201と正確に整合しないことがある。例えば、タイミングのずれのため、保護信号103により、可測キャパシタンスとフィルタキャパシタンス間の電荷の再分配が始まるまえに第2の保護電圧が変わりはじめることがあり、保護の有効性が下がる。このようなタイミングのずれの影響を低減させるために、保護信号103の一部を延長することが望ましいことがある。
【0064】
グラフ208は、少ない部品点数で実現できる保護信号103の代替の実施形態を示している。例えば、図4Fに示すように、部品を追加せずに、1つのI/Oを使用して、グラフ208を得ることができる。グラフ208に示す選択肢では、充電パルス201のそれぞれに対して第1の保護電圧の値251を印加する代わりに、印加される保護電圧の平均揺動を調整し、保護されるキャパシタンスによってフィルタキャパシタンス(例えば110)に移動する正味荷電を最小化するために、第2の保護電圧の値253に対する保護信号103の1回以上の変更が省略されうる。つまり、ほかの保護電圧の値に(例えば第1の保護電圧の値251に)移行させる代わりに、1つの保護電圧の値(グラフ208の第2の保護電圧の値253など)の印加の期間を延長することによって、保護電極106に印加される保護電圧の平均揺動を、パルス符号変調(「パルス周波数変調」とも呼ばれる)に似た方法で変更することができる。つまり、周波数の低い充電パルスを印加(例えば、電圧251および/または電圧253を延長するなど)し、遷移を減らすことによって、充電パルスが頻繁に印加される場合と比べ、保護電極106の保護電圧103の平均揺動を低減することができる。電源のノイズ除去の改善を提供することにより、高性能を維持するために、保護電圧の平均揺動が複数のサイクルにわたって所定の充電電圧揺動に対してレシオメトリックに保持されるという点に留意されたい。この「パルス符号変調」を実現するための回路および方法は、図3D~E,4D~Eに示されており、以下で更に詳細に説明する。
【0065】
図1B~Cに示した基本的な構造および動作をさまざまに変更することができる。例えば、図1Cに示すタイミング方式150は、検知電極112Aに関連する可測キャパシタンスからフィルタキャパシタンス110への電荷の「正の」移動であるとみなすことができるが、均等の実施形態は、反対方向の電荷の再分配に基づいてもよい(つまり、陽電荷がフィルタキャパシタンス110に配置されて、これが、インピーダンス108を介して検知電極112Aに関連する可測キャパシタンスに引き込まれ、その後、スイッチ114によって供給されるパルス201によって放電する)。別の態様では、図1Cに示すしきい値をベースとした検知方式の代わりに、任意の種類の測定方式を使用することができ、これには、電荷移動プロセスを所定の回数した実行後の、フィルタキャパシタンス110上の電圧115VFの測定に基づく方式がある。更に、可測キャパシタンスの充電または放電に使用されるパルス201は、時間的に等間隔でなくても、期間が等しくなくてもよい。実際、多くの実施形態では、コントローラ102は、測定プロセスのほぼどの時点においても、割り込みまたは他のかく乱を処理することができるが、これは、タイミングの変動は、ここに示される実施形態の多くでは容易に許容されるためである。これは、特に、決定(settling)のためにサンプリングタイムが時定数を超える場合に当てはまる。あるいは、パルス201の時間間隔を意図的に変更すれば、サンプリングスペクトルが広がり、ノイズ耐性が向上しうる。
【0066】
図2A~Bに示した基本的な構造および動作をさまざまに変更することができる。図2Aに示されるタイミング方式200は、第1の保護電圧がほぼ一定であり、第2の保護電圧は(変更される場合に)変更されるように示されている。実際の保護電圧の値よりも保護電圧の「揺動」(過渡期を除いた第1保護電圧と第2の保護電圧との差)のほうが重要であるため、保護信号103が、第2の保護電圧ではなく第1の保護電圧を変化させるか、あるいは、第1の保護電圧と第2の保護電圧の両方を変化させて実装されてもよい。同様に、上記したように、保護電圧を変化させるタイミングは非常に柔軟に設定できる。
【0067】
図3A~Eを参照すると、保護電圧生成回路104の各種実施形態(回路104A~E)が示される。回路104は、任意の数のインピーダンスおよびスイッチを備えてもよく、任意の数の基準電源を適宜使用してもよい。例えば、図3A~Dに示す各インピーダンスは、1つの部品または部品の回路網によるインピーダンスを表わしうる。スイッチのほかに、マルチプレクサ、DAC、電流源またはオペアンプ等の能動素子も、保護電圧生成回路104に含まれていてもよいが、これらは必須ではなく、多くの実施形態では使用されない。更に、保護電圧生成回路104のスイッチは、例えば、任意の離散的なスイッチまたはリレーであるか、あるいは上記のコントローラ102内に格納されている任意の切り替え機能または多重化機能であってもよい。電圧生成回路104によって使用されるスイッチは、コントローラ102のI/Oピンを使用して、スイッチ114として実装されうる。1つのI/Oの出力が、時として複数のスイッチを提供してもよく、例えば、電源電圧および高インピーダンス状態を提供することができるディジタルI/Oが1つのノードに結合され、1つのマルチウェイスイッチまたは2つのスイッチの機能を提供するために使用されうる。ディジタルI/Oが、プルアップ抵抗またはプルダウン抵抗または電流源を提供してもよい。
【0068】
スイッチのいずれかが、切り替えおよび測定機能を提供することができるI/Oによってオンになると、検知システムは、保護信号103を読み出す追加の機能を有してもよい。これにより、システムが、保護信号103に提供され、読み出された電圧に応じて(例えば、パルス符号化方式が利用可能な場合、パルス符号を変えることによって)、保護信号103を動的に調整することが可能となる。
【0069】
回路104のインピーダンスは、従来の抵抗、インダクタンス、キャパシタンスおよび/または他のインピーダンス素子のいずれかであってもよい。したがって、回路104内のインピーダンス両端の電圧は、インピーダンスに接続されていたノードの以前の履歴の影響を受けることがある。この「以前の履歴」の影響は、特に容量素子および誘導素子では顕著であり、保護信号103を定義するためにこの影響が調整されうる。基準電圧などの基準を提供する任意の基準源は、コントローラ102の内部に存在することも、外部に存在することもある。簡便な基準を使用することができる。例えば、基準電圧は、電源電圧(Vdd、GND、-Vdd)またはバッテリ電圧などによって提供され、使用される実際の基準電圧は、発生源から直接由来する電圧であっても、あるいはインピーダンスによって調整されたものであってもよい。図3A~Eに示す例では、説明の便宜上、1つの基準電圧が基準電圧301として示されており、第2の基準電圧がシステムの局所グラウンドとして示されている。上記したように、ほかの基準電圧値も、保護信号生成回路104によって容易に使用することができる。
【0070】
図3Aは、3つのインピーダンス304,306,308を有する受動保護回路網を備える保護電圧生成回路104Aの構成を示している。この3つのインピーダンス304,306,306は、基準電圧301およびグラウンドの間に直列に配置されている。スイッチ302はインピーダンス304と並列に配置されており、スイッチ303はインピーダンス308と並列に配置されている。(上記したように、スイッチ302,303は、図1のスイッチ114として適宜実装することができる。)図3Aに示した実施形態では、保護信号103は、スイッチ302、303を適切に切り替えることによって提供されうる。スイッチ302がクローズされ、スイッチ303がオープンのときは、保護信号103の電圧は基準電圧301およびインピーダンス306,308の両端の電圧によって決定される。この保護信号103の電圧は、保護されている電荷移動プロセスのリセット電圧に対応しうる。スイッチ302,303の両方がオープンのときは、保護信号103の電圧は、基準電圧301およびインピーダンス304,306,308の両端の電圧によって決定される。この保護信号103の電圧は、電荷移動プロセスにおける保護されているフィルタキャパシタンス上の電圧に対応しうる。スイッチ302がオープンで、スイッチ303がクローズされているときは、保護信号103の電圧がGNDに駆動される。この保護信号103の電圧は、保護されている電荷移動プロセスの所定の充電電圧に対応しうる。インピーダンス304,306,308を適切に選択することによって、回路104Aなどの構成により、例えば図1B~Cのような「切り替え時定数」法を使用する電荷移動プロセスに関連する電圧をエミュレーションする保護電圧生成回路が得られるようになる。例えば、インピーダンス304は、部品の回路網から形成されるフィルタキャパシタンスに対応して構成され、インピーダンス304は、整合されたフィルタキャパシタンスの電圧に正確に対応させるために、複数の電圧に結合されうる。各種のリセット電圧および充電電圧を保護することができるが、これらは異なる切り替えシーケンスまたは基準電圧(例えばVddおよびグラウンド)を必要としうる点に注意されたい。
【0071】
図3Aに示した実施形態では、スイッチ302がオープンで、スイッチ303がオープンのときは、インピーダンス304,306,308は、インピーダンス306がインピーダンス308に接続し、インピーダンス304がインピーダンス306に接続している「共通ノード」を有するインピーダンス分割器を形成している。スイッチ302がクローズされ、スイッチ303がオープンのときは、インピーダンス306,308は、インピーダンス306がインピーダンス308に接続している「共通ノード」を有する別のインピーダンス分割器を形成している。
【0072】
インピーダンス分割器は、直列の少なくとも2つの受動インピーダンスから構成されており、それぞれの受動インピーダンスが、少なくとも2つのノードに結合されている。これらのノードのうちの1つは、両方のインピーダンスに共通(両方のインピーダンスが接続している「共通ノード」)である。この共通ノードは、インピーダンス分割器の出力として機能する。インピーダンス分割器の出力は、「非共有」ノード(共通のノードでない2つのインピーダンスのノード)において印加された電圧および/または電流の時間に対する関数である。インピーダンス分割器の単純な例として、2つのキャパシタンスまたは2つの抵抗から構成される分圧器がある。複雑なインピーダンス分割器は、マッチングされていないキャパシタンス、抵抗またはインダクタンスを直列または並列で有しうる。更に、1つのインピーダンスは、容量特性、抵抗特性および誘導特性の任意の組合せを有しうる。
【0073】
図3Bに示す保護電圧生成回路の例示的な実施形態104Bでは、受動保護回路網はインピーダンス314を有する。回路104Bでは、スイッチ312がクローズされているときには、基準電圧301間のスイッチ312によって、保護信号103が適切に切り替えられる。この保護信号103の電圧は、所定の充電電圧に対応しうる。スイッチ312が開のときには、保護信号103は、インピーダンス314両端の電圧によって定義される第2の電圧に適切に切り替える。この保護信号103の電圧は、フィルタキャパシタンス上の電圧に対応しうる。インピーダンス314から電荷を除去するために、スイッチ313がクローズされうる。この保護信号103の電圧は、リセット電圧に対応しうる。インピーダンス314を適切に選択することによって、回路104Bなどの構成により、「切り替え時定数」法のシグマデルタ法の変形例を使用する電荷移動プロセスに関連する電圧をエミュレーションする保護電圧生成回路が得られるようになる。
【0074】
図3Cは、直列の2つのインピーダンス324,326を有する受動保護回路網を備える保護電圧生成回路の別の実施形態104Cを示す。回路104Cは、3つのスイッチ322,323,325によって駆動される。スイッチ322がクローズされ、スイッチ323および325がオープンのときは、保護信号103は基準電圧301である。この保護信号103の電圧は、所定の充電電圧に対応しうる。スイッチ322,323がクローズされ、スイッチ325がオープンのときは、保護信号103は基準電圧301およびインピーダンス324,326の両端の電圧によって決定される。この保護信号103の電圧は、フィルタキャパシタンス上の電圧に対応しうる。スイッチ323および325がクローズされ、スイッチ322がオープンのときは、保護信号103はGNDであり、インピーダンス326の電荷が除去される。この保護信号103の電圧は、リセット電圧に対応しうる。スイッチ322および323がオープンで、スイッチ325が閉の場合は、インピーダンス324および326は、保護信号103の出力において、共通のノードを有するインピーダンス分割器を形成している。インピーダンス324,326を適切に選択することによって、回路104Cなどの構成により、「切り替え時定数」法を使用する電荷移動プロセスに関連する電圧をエミュレーションする保護電圧生成回路が得られるようになる。
【0075】
図3Dは、保護電圧生成回路の実施形態104Dを示しており、受動保護回路網は、基準電圧301およびグラウンド(GND)へのスイッチ332と直列に設けられた2つのインピーダンス334および336を有する。回路104Dでは、保護信号103は、スイッチ332を使用して、適切に切り替えられる。スイッチ332がオープンのときは、保護信号103は、基準電圧301およびインピーダンス334両端の電圧によって決定される。この保護信号103の電圧は、所定の電圧に対応しうる。スイッチ332がオープンのときは、保護信号103は、基準電圧301およびインピーダンス334,336両端の電圧によって決定される。この保護信号103の電圧は、フィルタキャパシタンス上の平均電圧に対応しうる。スイッチ332がクローズされているときは、インピーダンス334および336は、選択されるインピーダンス素子の種類および値によって決定される、基準電圧301を適切に分割するインピーダンス分割器を形成している。すなわち、スイッチ332がオープンのときは、インピーダンス334および336は「プルアップ」部品として適切に機能し、スイッチ302がクローズされているときは、インピーダンス334および336は、インピーダンス分割器として機能する。インピーダンス334および336に抵抗が使用される単純な場合には、インピーダンス分割器は、従来の分圧器であり、スイッチ332がクローズされているときは、保護信号103は、インピーダンス334と336の抵抗の合計に対するインピーダンス336の抵抗の比により、基準電圧301に比例する。インピーダンス324,326を適切に選択することによって、回路104Dなどの構成により、保護信号103の「切り替え分圧器」タイプに対する保護電圧生成回路104が得られるようになる。回路104Dの出力を、周波数変調させるなど、更に適合させて、保護信号103の波形の「パルス符号変調」を生成することができる。
【0076】
図3Eは、それぞれが基準電圧301とグラウンドに結合された2つのスイッチ342および343を有し、別個のインピーダンスを有さない保護信号生成回路の別の実施形態104Eを示す。このため、104Eの実施形態では、受動保護回路網は、単純なワイヤを有しうる。回路104Eでは、保護信号は、スイッチ342がクローズされ、スイッチ343がオープンのときは、基準電圧301に、スイッチ342がオープンで、スイッチ343がクローズされているときは、グラウンドに適切に切り替える。回路104Eの構成により、保護信号103の「切り替え分圧器」タイプに対する保護電圧生成回路104が得られるようになる(分圧器がなく、保護信号が、分割されていない基準電圧301とグラウンド間を切り替える場合)。回路104Eの構成は、特に、保護信号103の波形の「パルス符号変調」タイプに有用であり、この場合、保護信号103は、刺激101の検出に使用する電荷移動プロセスの全ての繰り返しで電圧が変更されるわけではない。
【0077】
図3A~3Eに示した保護電圧生成回路104の実施形態は、保護信号103の決定に使用することができるさまざまな代替案の5つの例に過ぎない。直列および/または並列のインピーダンスを有する受動保護回路網を含むスイッチ、含まないスイッチを使用する、保護信号103を供給するためのほかの数多くの選択肢がここで考察される。これらの代替案は、図3A~3Eに示したものと非常に似ていることがある。例えば、回路104Aについて、追加のインピーダンスが、インピーダンス306を、インピーダンス304と並列に、別の基準電圧に結合しうる。 別例として、回路104Bのインピーダンス314は、スイッチ313ではなく、スイッチ312と並列であってもよい。3番目の例として、回路104Cのスイッチ325が、インピーダンス326をグラウンドに結合させる代わりに、インピーダンス324を基準電圧301に結合させてもよい。更に別の例として、104Dのスイッチ332が、インピーダンス336とグラウンド間ではなく、インピーダンス334と基準電圧301間を結合してもよい。他の代替案は、更に大きく異なっていてもよく、ほかの構成のインピーダンスおよびスイッチが使用されてもよい。
【0078】
次に図4A~Eを参照すると、図1Bのコントローラ102などのコントローラに関連して、保護電圧生成回路104をより詳細に示す例が示されている。図4Aに示す例示的な回路104Fは、図3Aに示した回路104Aの一実施形態である。この例では、インピーダンス304がキャパシタンス404として実装され、インピーダンス306が抵抗406として実装され、インピーダンス308がキャパシタンス408として実装されている。スイッチ302がI/O402を使用して実装され、スイッチ303がI/O403を使用して実装されている。回路104Fの構成は、センサ100の電荷移動プロセスを実行するために使用される回路(図1A)と非常に似ている。キャパシタンス408は可測キャパシタンスに相当し、抵抗406は受動インピーダンス(例えば108A~C)に相当し、キャパシタンス404はフィルタキャパシタンス110に相当する。I/O402を使用して実装されたスイッチ302はスイッチ118に相当しており、I/O403を使用して実装されたスイッチ303は、I/O119を使用して実装されたスイッチ116A~Cに相当している(図1B)。I/O403自体は、I/O119(図1B)に相当する。このため、回路104Fは、電荷移動プロセスと整合するように動作されうる。その際、保護信号103が、図1B~Cに示すように電荷移動検知プロセスの電圧117にほぼ整合し、検知に使用される電荷移動プロセスのすべての時点において、保護電極106からフィルタキャパシタンス110への電荷移動が最小化されるようになる。電圧117と異なる保護信号103が、回路104Fを使用して生成されるものの、可測キャパシタンスの値の決定に使用される測定を得る電荷移動プロセスの組について、保護電極106とフィルタキャパシタンス110間を移動する電荷全体が最小化されるのであれば、この例は非常に有効である。
【0079】
図4Bに示す回路例104Gは、図3Bの回路104Bの一実施形態である。2つのスイッチ312および313が1つのI/O412を使用して実装されており、インピーダンス314は抵抗414およびキャパシタンス415を有する回路網として実装されている。回路例104Gは、「1つのI/Oのシグマデルタ」タイプの「切り替え時定数」法と同様の要素を使用して駆動されうる。このような方法では、基準電圧301(所定の電圧)を印加するために、I/O412のスイッチ313がオープンになり(既に開ではない場合)、I/O412のスイッチ312がクローズされ、次に、システム内の任意の保護されたキャパシタンスとキャパシタンス415での間の電荷の再分配を可能にするために、I/O412のスイッチ312がオープンにされる。I/O412のスイッチ312がクローズされると、キャパシタンス415がインピーダンス414を介して充電される。I/O412のスイッチ313をクローズすると、キャパシタンス415がインピーダンス414を介して放電される。キャパシタンス415上の電圧は、I/O412を使用して測定することができ、この電圧は、可測キャパシタンスに所定の電圧を印加する際に(保護されたキャパシタンスの電荷移動に直接影響しないように)、I/O412のスイッチ313をクローズすることによって、必要に応じて低減されうる。このようにして、キャパシタンス415上の電圧を、第2の保護電圧に制御することができる。このように、最初にI/O412のスイッチ313をオープンにしスイッチ312をクローズしてから、I/O412のスイッチ312をオープンにしスイッチ313をクローズする操作が、近接度を検出し、可測キャパシタンスを測定するために使用される電荷移動プロセスと同時に繰り返されうる。このため、回路104Gは、図1A~Bに示すような電荷移動プロセスの可測キャパシタンスの電圧にほぼ整合する保護信号103を生成するように駆動されうる。 また、回路104Gは、1つのI/Oシグマデルタ電荷移動プロセスにおける可測キャパシタンスの電圧に非常に整合している保護信号103を生成させるようにも駆動されうる。
【0080】
図4Bに示す回路例104Hは、図3Cの回路104Cの一実施形態である。スイッチ322および323はI/O422を使用して実装され、スイッチ325はI/O425を使用して実装されている。インピーダンス324はキャパシタンス424として実装され、インピーダンス326はキャパシタンス426として実装されている。回路例104Hは、「切り替えキャパシタンス」回路に相当しており、キャパシタンス424(固定キャパシタンス)が可測キャパシタンスに相当し、キャパシタンス426がフィルタキャパシタンスに相当する。回路例104Hは、「切り替えキャパシタンス」方式と同様の要素を使用して駆動されうる。このような方法では、キャパシタンス425に基準電圧301(図4Cに示す実施形態では所定の電圧)を印加するために、I/O422のスイッチ322がクローズされ、I/O422のスイッチ323がオープンにされる。次に、キャパシタンス424と426間で電荷の再分配を可能にするために、I/O422のスイッチ322がオープンにされ、I/O425のスイッチ325がクローズされる。このように、最初にI/O422のスイッチ322をクローズしてから、I/O422のスイッチ322をオープンにし、I/O425のスイッチ325をクローズする操作が、近接度を検出し、可測キャパシタンスを測定するために使用される電荷移動プロセスと同時に繰り返されうる。適切な繰返し回数後に(例えば、可測キャパシタンスを決定するための結果を得るために使用される電荷移動プロセスの実行回数が実行された場合など)、キャパシタンス426の電荷をリセットするために、I/O422のスイッチ323とI/O425のスイッチ325がクローズされうる。このため、回路104Gは、所定の電圧の第1の保護電圧と、電荷移動プロセスの実行中は実質的に一定であるが、リセット前の後続の電荷移動プロセスのそれぞれではリセット電圧から上昇する第2の保護電圧とを含む保護信号103を生成するように駆動されうる。その後、キャパシタンス426に対する固定キャパシタンス424の比がフィルタキャパシタンスに対する可測キャパシタンスの比と同等である場合には、この保護信号103が、電荷移動プロセスの可測キャパシタンスの電圧に近い値となる。
【0081】
図4Dに示す保護信号生成回路104Iの例は、図3Dに示す回路104Dの一実施形態である。インピーダンス334は抵抗434を使用して実装され、インピーダンス336は抵抗436を使用して実装され、スイッチ332はI/O432を使用して実装されている。I/O432のスイッチ332がオープンになると、保護信号103が基準電圧301に近づく。I/O432のスイッチ332がクローズされると、保護信号103は、抵抗434および436の合計に対する抵抗436の比によって、基準電圧301に比例する電圧に設定される。回路104Iの実施形態では、保護信号103を使用して、可測キャパシタンスに関連する電圧の平均揺動に近づけることができる。例えば、図1Bのセンサ100では、I/O432のスイッチ332をオープンにし、基準電圧301(所定の電圧など)を印加することによって、第1の保護電圧が印加されうる。次に、I/O432のスイッチ332をクローズして、基準電圧301の分数値(fraction)(適用可能なしきい値電圧、とリセットされた電圧の中間の値など)を印加することによって、第2の保護電圧が印加されうる第1の保護電圧と第2の保護電圧の相対的な印加の時点とその長さを規定する第1の保護電圧と第2の保護電圧のタイミングを適切に設定して、検知に使用される電荷移動プロセスのステップを使用し、抵抗と基準電圧値を適切に選択することによって、この保護信号103は、電荷移動の実行における適用可能な可測キャパシタンスの平均電圧揺動を近似している電圧揺動を示し、有効な保護を提供することができる。
【0082】
回路104Iの信号103は、スイッチ332の切り替えのパルス符号変調によって、更に適合させることができる。切り替えの頻度と、このため保護電圧間の遷移の頻度を変えることによって、異なる実際の保護電圧の揺動を発生させることができる。遷移の頻度の制御が可能であれば、パルス符号変調を任意の回路104に実際に適用することができる。しかし、保護信号103が可測キャパシタンスによって示される実電圧117またはその平均に既に近い場合には、パルス符号化によって得られる利点はほとんどない。
【0083】
図4Eに示す保護信号生成回路104Jの例は、図3Eに示す回路104Eの一実施形態である。I/O442は保護電極に直結されており、インピーダンスが無視できるほど小さくなる。回路104Eのスイッチ344および346は、1つのI/O442を使用して実装されている。I/O442のスイッチ342がクローズされ、I/O442のスイッチ343がオープンになると、保護信号103が、論理値「ハイ」の基準電圧301(例えば、I/O442が従来のディジタルI/Oである場合にはVdd)にセットされる。I/O442のスイッチ342がオープンにされ、I/O442のスイッチ343がクローズされると、保護信号103は、論理値「ロー」の基準電圧(例えばグラウンド)にセットされる。回路104Jの実施形態では、参照電圧とグラウンドがコントローラ102の制限によってセットされるため、各電荷移動プロセスについて揺動する保護信号103を生成することは、おそらく困難となる。このため、回路104Jは、パルス符号変調に非常に受け入れられやすい。第1保護電圧と第2の保護電圧(それぞれ、所定の電圧とグラウンドなどである)間の遷移の比を適切な値に設定することによって、可測キャパシタンスが示す平均電圧揺動に近い値の保護信号103について、保護電圧の平均揺動を生成することができる。例えば、近接を検出するための電荷移動プロセスが全部で5回実行され、保護信号103が2回、第1の保護電圧と第2の保護電圧間で遷移した場合、保護電圧の平均揺動は、第1保護電圧と第2の保護電圧の1回の遷移の電圧揺動の3/5となる。
【0084】
上記したように、コントローラのディジタルI/Oを使用するなど、測定の機能も備えた部品によって切り替えが発生する例4A~4Eのすべてにおいて、I/Oを使用して、必要に応じて保護信号103を調整するために、保護信号103の電圧を測定することができる。調整は、可測キャパシタンスを決定するための測定値を得るために使用される現在の電荷移動プロセスの実行の組において行うことも、電荷移動プロセスの次の組において行うこともできる。
【0085】
上記のように、ここに記載した実施形態の多くは、従来の集積回路などの、商業的に入手可能な部品、および別個の抵抗および/またはコンデンサの任意の組み合わせを使用して容易に実装することができる。このように単純であるために、センサ100の多くの異なるタイプを作成することができ、さまざまな部品および/またはスイッチの共有することも、共有を行わないことも可能である。例えば、図1Bの検知電極112A~Cに関連する可測キャパシタンスは共通のフィルタキャパシタンス110に結合されているが、実際には、各チャネルが、専用のフィルタキャパシタンス110に結合されていてもよい。同様に、別の実施形態では、1つ以上の受動インピーダンス108A~Cおよび/または任意の個数のスイッチ(例えば114,116A~C,118)とI/O(例えばI/O119)が、検知チャネル間で共有されてもよい。この共有の概念は、1つのコントローラ102で多くの可測キャパシタンスを効率的に検知することが可能なセンサを作製するために、多くの追加の検知チャネルにわたって利用することができる。この共有により、システム100の全体のコストとサイズを大幅に低減することができる。
【0086】
共通のコントローラ102に複数の検知チャネルを実装することによって、多くの能率向上を実現することができる。多くの場合、検知電極および/または保護電極を、標準的なプリント回路基板(PCB)に容易に形成することができるため、製造面では、これらの素子の複製は比較的安価である。また、可測キャパシタンスが比較的小さいと予想される場合には、フィルタキャパシタンス110も、PCBに製造してもよい。更に、抵抗、キャパシタンスおよびインダクタンスの1つ以上をPCBに形成しても、これらを全くPCBに形成しなくてもよく、回路104Fのキャパシタンス404および抵抗406など、保護電圧生成回路104で使用される使用されるインピーダンスを提供してもよい。この結果、上記したさまざまな機能の多くは、従来の製造技術および構造を使用して、容易に実装することができる。しかし、場合によっては、多くの実施形態で、フィルタキャパシタンスおよび/または受動インピーダンス、およびその他のインピーダンスなどの部品が、個別の部品を使用するほうがよいほど、十分大きかったり、許容範囲が小さいことがある。そのような場合は、これらの部品(フィルタキャパシタンス110など)は、1つ以上の別個のコンデンサ、抵抗、インダクタおよび/またはその他の別個の部品によって実装されうる。
【0087】
更に、何らかの時分割多重化、周波数分割多重化、符号多重化またはその他の多重化法によって、必要な信号ピン(例えばADCおよびI/Oのピンなど)の総数と部品点数を更に削減することができる。
【0088】
また、検知電極112A~Bを、幾通りものパターンに配置することにより、多くのさまざまなタイプのセンサレイアウト(一次元、二次元、またはそれ以上の次元において検知可能なタッチパッドでみられる多次元レイアウトなど)を作製することが可能となる。別の実施形態として、複数の「ボタン」型のタッチセンサ、およびボタン型とタッチパッド型の複合入力装置を、さまざまなチャネルから容易に形成することも、あるいは、他のセンサレイアウトを幾通りも作成することもできる。
【0089】
上記したように、キャパシタンスを決定する装置および方法は、特に近接センサ装置に適用可能である。次に図5を参照すると、近接センサ装置11に結合された例示的な電子システム10のブロック図が示される。電子システム10は、パーソナルコンピュータ、ポータブルコンピュータ、ワークステーション、携帯情報端末、ビデオゲームプレーヤ、通信装置(移動電話およびメッセージ通信装置など)、レコーダおよびプレーヤを含むメディア装置(テレビ、ケーブルボックス、ミュージックプレーヤおよびビデオプレーヤなど)や、ユーザからの入力を受け入れて、情報を処理可能なその他の装置のどのようなタイプのものでもよい。したがって、システム10の各種の実施形態は、どのようなタイプのプロセッサ、メモリまたはディスプレイを備えてもよい。更に、システム10の各種構成要素は、バス、ネットワークまたはその他の有線または無線の相互接続を介して通信しうる。近接センサ装置11は、インタフェースまたは接続のどのようなタイプのものを介してシステム10と接続され、このいくつかの例には、I2C、SPI、PS/2、ユニバーサルシリアルバス(USB)、ブルートゥース、RF、IRDAまたはほかのタイプの有線接続または無線接続があるが、これらに限定されない。
【0090】
近接センサ装置11は、コントローラ19および検知領域18を有する。近接センサ装置11は、検知領域18内のスタイラス114、指および/または他の入力物の位置について、これらによって生み出されるキャパシタンスを測定することにより、これらに感受性を有する。ここで用いられる「検知領域」18とは、近接センサ装置11の、上部、周囲、上、および/またはその近くなどの任意の空間を広く含むことを意図しており、この領域では、センサが物体の位置を検出することが可能である。従来の実施形態では、検知領域18は、信号対雑音比によって物体の検出ができなくなる距離まで、センサの表面から1つ以上の方向へ空間内に延びている。この距離は、ミリメートル未満、ミリメートル、センチメートルまたはそれ以上のオーダーであってよく、検知電極のサイズ、使用する位置検知技術のタイプ、および所望の精度によって大きく変わりうる。したがって、特定の検知領域18の平坦度、大きさ、形状、および正確な位置は、実施形態によって大きく変わる。
【0091】
動作時に、近接センサ装置11は、複数の検知電極と、検知領域18内の指またはその他の物体に関連する可測キャパシタンスを測定することによって、スタイラス14の位置を適切に検出し、コントローラ9を使用して、この位置の電気的または電子的な指標(indicia)を、電子システム10に供給する。システム10は、ユーザからの入力を受け取ったり、ディスプレイ上のカーソルまたはほかの物体を移動させたり、他の目的のために、この指標を適切に処理する。
【0092】
タッチセンサ装置の一般的な実装では、電圧は、通常、検知面にわたる電界を形成するために印加される。次に、静電容量型近接センサ装置11が、物体による電界内の静電容量の変化を検出して、物体の位置を検出する。例えば、近接センサ装置11のセンサは、いかなる数の検知領域にも対応するように、容量検知電極のアレイを使用しうる。別例として、センサは、同じ検知領域または異なる検知領域に対応するために、抵抗による検知技術と共に、静電容量検知技術を使用しうる。物体の移動の検知手法、検知領域の大きさと形状、所望の性能、予想される動作条件などに応じて、近接センサ装置11は各種の異なる方法で実装されうる。また、検知技術は、提供される情報のタイプが異なってもよく、例えば、スカラーとして「一次元」位置情報(検知領域に沿ってなど)、値の組合せとしての「二次元」位置情報(例えば、水平軸/垂直軸、角度/径方向、あるいは二次元に広がるほかの任意の軸)などがある。
【0093】
コントローラ19は、時として近接センサプロセッサまたはタッチセンサコントローラと呼ばれ、センサおよび電子システム10に結合される。一般に、コントローラ19は、上記のさまざまな手法を使用して、キャパシタンスを測定して、電子システムと通信する。コントローラ19は、近接センサ装置11を実装するために、センサから受け取った信号に対して、さまざまな追加のプロセスを実行してもよい。例えば、コントローラ19は、個々の可測キャパシタンスを選択するかまたはこれに接続したり、存在/近接度を検知したり、位置または移動情報を計算したり、しきい値に達したときに位置または移動を報告したり、有効なタップ/ストローク/文字/ボタン/ジェスチャシーケンスを解釈および待機してから、これを電子システム10に報告するかこれをユーザに示しうる。また、コントローラ19は、センサの近くで、物体の移動の特定のタイプの組み合わせが生じた時点を決定することもできる。
【0094】
本明細書においては、「コントローラ」との文言を、記載した動作を実行するために適合された1つ以上の処理要素を有するものと定義する。このため、コントローラ19は、センサから電気信号を受け取り、センサにある電極のキャパシタンスを測定し、電子システム10と通信する1つ以上の集積回路、ファームウェアコードおよび/またはソフトウェアコードの全部または一部を含みうる。一部の実施形態では、コントローラ19を含む要素が、センサと共に配置されるか、その近くに配置されうる。別の実施形態では、コントローラ19の一部の要素が、センサに設けられ、コントローラ19の別の要素が電子システム100またはその近くに配置される。この実施形態では、センサの近くで実行される処理は必要最小限で、処理の大部分が電子システム10で実行される。
【0095】
再度触れると、本願において使用される文言として、「電子システム」との文言は、近接センサ装置11と通信する装置であればどのようなものも広く指す。このため、電子システム10は、タッチセンサ装置が実装されるか、またはこれと結合される任意の1つ以上の装置を有しうる。近接センサ装置は、任意の適切な手法を使用して、電子システム10の一部として実装されても、または電子システムに結合されてもよい。このため、例として、電子システム10は、コンピューティング装置、メディアプレーヤ、通信装置またはその他の入力装置(別のタッチセンサ装置またはキーパッドなど)のどのようなタイプのものを有していてもよいが、これらに限定されない。場合によっては、電子システム10は、それ自体が大きなシステムの周辺装置である。例えば、電子システム10は、リモートコントロールまたはディスプレイ装置など、適切な有線または無線の手法を使用して、コンピュータまたはメディアシステムと通信するデータ入力または出力装置であってもよい(テレビ用のリモートコントロールなど)。電子システム10のさまざまな構成要素(プロセッサ、メモリなど)は、システム全体の一部として、タッチセンサ装置の一部として、またはこれらの組み合わせとして実装されうる点にも留意すべきである。更に、電子システム10は、近接センサ装置11のホストまたはスレーブであってもよい。
【0096】
また、本明細書に使用する「近接センサ装置」、「タッチセンサ装置」、「近接センサ」または「タッチパッド」との文言は、従来の近接センサ装置だけではなく、1本以上の指、ポインタ、スタイラスおよび/またはその他の物体の位置を検出することができる同等の装置を広い範囲で含むことを意図することを理解すべきである。このような装置としては、タッチスクリーン、タッチパッド、タッチタブレット、生物測定認証装置、手描きまたは文字認識装置などが挙げられるが、これらに限定されることはない。同様に、ここで用いられる「位置」または「物体位置」との文言は、絶対位置情報および比較位置情報のほか、速度、加速度などのほかのタイプの空間ドメイン情報も含むことを意図しており、これには、1つ以上の方向における移動の測定値が含まれる。位置情報のさまざまな型式には、ジェスチャ認識などの場合のように、時間履歴の成分が含まれていてもよい。したがって、近接センサ装置は、単なる物体の有無以外も適宜検出してもよく、幅広い範囲の等価物を含むことができる。
【0097】
本発明の実施形態は、完全に機能する近接センサ装置について説明したが、本発明の機構は、さまざまな型式のプログラム製品として配布することができる点も理解すべきである。例えば、本発明の機構は、コンピュータ可読信号記録媒体にある近接センサプログラムとして実装および配布することができる。更に、本発明の実施形態は、配布を行うために使用される信号記録媒体の特定のタイプを問わず、等しく当てはまる。信号記録媒体の例には、メモリーカード、光学ディスクおよび磁気ディスク、ハードディスクドライブなどの記録可能媒体、ティジタルおよびアナログの通信リンクなどの伝送媒体がある。
【0098】
ここに記載した構造および手法に対して、その基本的な教示から逸脱することなく、さまざまな他の変更および改良を行うことができる。したがって、1つ以上の可測キャパシタンスを検出および/または定量化するためのシステム、装置およびプロセスが数多く提供される。上記の詳細な説明において少なくとも1つの代表的な実施形態を示したが、膨大な数の変形例が存在することを理解されたい。例えば、ここに記載される手法のさまざまなステップは、任意の時間的順序において実施されてもよく、ここに提示および/または権利を請求する順序に限定されることはない。また、ここに記載した代表的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。このため、添付の特許請求の範囲とその法的均等物に記載されている本発明の範囲から逸脱することなく、各種要素の機能および構成をさまざまに変更することができる。

METHODS AND SYSTEMS FOR GUARDING A CHARGE TRANSFER CAPACITANCE SENSOR FOR PROXIMITY DETECTION

PRIORITY DATA

[0001] This application claims priority of United States Provisional Patent Application Serial Nos. 60/687,012; 60/687,166; 60/687,148; 60/687,167; 60/687,039; and 60/687,037, which were filed on June 3, 2005 and Serial No. 60/774,843 which was filed on February 16, 2006, and are incorporated herein by reference.

TECHNICAL FIELD

[0002] The present invention generally relates to capacitance sensing, and more particularly relates to devices, systems and methods capable of detecting a measurable capacitance using switched charge transfer techniques.

BACKGROUND

[0003] Capacitance sensors/sensing systems that respond to charge, current, or voltage can be used to detect position or proximity (or motion or presence or any similar information), and are commonly used as input devices for computers, personal digital assistants (PDAs), media players and recorders, video game players, consumer electronics, cellular phones, payphones, point-of-sale terminals, automatic teller machines, kiosks, and the like. Capacitive sensing techniques are used in applications such as user input buttons, slide controls, scroll rings, scroll strips, and other types of inputs and controls. One type of capacitance sensor used in such applications is the button-type sensor, which can be used to provide information about the proximity or presence of an input. Another type of capacitance sensor used in such applications is the touchpad-type sensor, which can be used to provide information about an input such as the position, motion, and/or similar information along one axis (1-D sensor), two axes (2-D sensor), or more axes. Both the button-type and touchpad-type sensors can also optionally be configured to provide additional information such as some indication of the force, duration, or amount of capacitive coupling associated with the input. Examples of 1-D and 2-D touchpad-type

sensor based on capacitive sensing technologies are described in United States Published Application- 2004/0252109 Al to Trent et al. and United States Patent No. 5,880,411, which issued to Gillespie et al. on March 9, 1999. Such 1-D and 2-D sensors can be readily found, for example, in input devices of electronic systems including handheld and notebook-type computers.

[0004] A user generally operates a capacitive input device by placing or moving one or more fingers, styli, and/or objects, near the input device an in a sensing region of one or more sensors located on or in the input device. This creates a capacitive effect upon a carrier signal applied to the sensing region that can be detected and correlated to positional information (such as the position(s), proximity, motion(s), and/or similar information) of the stimulus/stimuli with respect to the sensing region. This positional information can in turn be used to select, move, scroll, or manipulate any combination of text, graphics, cursors, highlighters, and/or any other indicator on a display screen. This positional information can also be used to enable the user to interact with an interface, such as to control volume, to adjust brightness, or to achieve any other purpose.

[0005] Although capacitance sensors have been widely adopted, sensor designers continue to look for ways to improve the sensors' functionality and effectiveness. In particular, engineers continually strive to reduce the effects of spurious noise on such sensors. Many capacitive sensors, for example, currently include ground planes or other structures that shield the sensing regions from external and internal noise signals. While ground planes and other types of shields held at a roughly constant voltage can effectively prevent some spurious signals from interfering with sensor operation, they can also reduce sensor resolution or increase parasitic effects, such as by increasing parasitic capacitance. Therefore, the performance of such devices is by no means ideal.

[0006] Accordingly, it is desirable to provide systems and methods for quickly, effectively and efficiently detecting a measurable capacitance while preventing at least some of the adverse effects that can result from spurious noise signals and/or enhance resolution. Moreover, it is desirable to create a scheme that can be implemented using readily available components, such as standard ICs, microcontrollers, and passive components. Other desirable features and characteristics will become apparent from the subsequent detailed description and the appended claims, taken in conjunction with the accompanying drawings and the foregoing technical field and background.

BRIEF SUMMARY

[0007] Methods, systems and devices are described for determining a measurable capacitance for proximity detection in a sensor having a plurality of sensing electrodes and at least one guarding electrode. A charge transfer process is executed for at least two executions. The charge transfer process includes applying a pre-determined voltage to at least one of the plurality of sensing electrodes using a first switch, applying a first guard voltage to the at least one guarding electrode using a second switch, sharing charge between the at least one of the plurality of sensing electrodes and a filter capacitance, and applying a second guard voltage different from the first guard voltage to the at least one guarding electrode. A voltage is measured on the filter capacitance for a number of measurements equal to at least one to produce at least one result to determine the measurable capacitance for proximity detection.

[0008] Using the techniques described herein, a guarded capacitance detection scheme may be conveniently implemented using readily available components, and can be particularly useful in sensing the position of a finger, stylus or other object with respect to a capacitive sensor implementing button, slider, cursor control, or user interface navigation functions, or any other functions.

BRIEF DESCRIPTION OF THE DRAWINGS

[0009] Various aspects of the present invention will hereinafter be described in conjunction with the following drawing figures, wherein like numerals denote like elements, and:

[0010] FIG. IA is a flowchart of an exemplary technique for detecting capacitance using switched charge transfer techniques with guarding;

[0011] FIG. IB is a block diagram of an exemplary capacitive proximity sensor that includes guard circuitry;

[0012] FIG. 1C is a timing diagram relating to an exemplary technique for operating the capacitive proximity sensor with guard circuitry of FIG. IB;

[0013] FIGS. 2A-B are timing diagrams of exemplary guard signals that can be applied to guarding electrodes.

[0014] FIGS. 3A-E are block diagrams of exemplary circuits that could be used to generate guard voltages of a guard signal;

[0015] FIGS. 4A-E are more detailed block diagrams of exemplary circuits that could be used to generate guard voltages of a guard signal; and

[0016] FIG. 5 is a schematic diagram of a proximity sensor device with an electronic system.

DETAILED DESCRIPTION

[0017] The following detailed description is merely exemplary in nature and is not intended to limit the invention or the application and uses of the invention. Furthermore, there is no intention to be bound by any expressed or implied theory presented in the preceding technical field, background, brief summary or the following detailed description.

[0018] According to various exemplary embodiments, a capacitance detection and/or measurement circuit can be readily formulated using two or more switches. Further, a guard signal with two or more guarding voltages can be applied to a guarding electrode using one or more additional switches and one or more passive electrical networks (which can be a simple wire or a complex network); this can be used to shield the sensor from undesired electrical coupling, thereby improving sensor performance. In a typical implementation, a charge transfer process is executed for two or more iterations. In the charge transfer process, a pre-determined voltage is applied to a measurable capacitance using one or more of the switches and a first guarding voltage is applied to a guarding electrode with a second switch, the measurable capacitance then shares charge' with a filter capacitance in the passive network and a second guarding voltage is applied to the guarding electrode. With such a charge transfer process, a plurality of applications of the pre-determined voltage and the associated sharings of charge influence the voltage on the filter capacitance. The voltage on the filter capacitance can be the voltage at a node of the circuit that indicates the voltage across the filter capacitance. The voltage on the filter capacitance can also be the voltage

across the filter capacitance itself. The charge transfer process thus can be considered to roughly "integrate" charge onto the filter capacitance over multiple executions such that the "output" voltage of the filter capacitance is filtered. The charge transfer process may be done using only switches and passive elements such as resistances, capacitances, and/or inductances. After one or more iterations of the charge transfer process, the voltage on the filter capacitance (which is representative of the charge on the filter capacitance) is measured. One or more measurings can be used to produce one or more results and to determine the measurable capacitance. The measuring of the voltage on the filter capacitance can be as simple as a comparison of the voltage on the filter capacitance with a threshold voltage, or be as complex as a multi-step analog-to-digital conversion extracting charge from the filter capacitance and measuring the voltage multiple times. Using these techniques, capacitive position sensors capable of detecting the presence or proximity of a finger, stylus, or other object can be readily formulated. Additionally, various embodiments of the guard described herein can be readily implemented using only conventional switching mechanisms (e.g. signal pins of a control device) and passive components (e.g. one or more capacitors, resistors, inductors and/or the like), without the need for additional active electronics that would add cost and complexity. The various guarding techniques described herein can use similar components and methods as charge transfer sensing techniques. This, coupled with the ease of multi-channel integration, provide for highly efficient implementation of the guard. As a result, the various guarding schemes (and sensing schemes if desired) described herein may be conveniently yet reliably implemented in a variety of environments using readily-available and reasonably-priced components, as described more fully below.

[0019] With reference now to FIG. IA, an exemplary technique 800 for detecting a measurable capacitance that provides guarding to shield the measurable capacitance from undesired electrical coupling is illustrated. The method 800 uses switched charge transfer to detect measurable capacitances, and is particularly applicable to the detection of capacitances for object position detection. The technique suitably includes the broad steps of performing a charge transfer process with voltage guarding (step 801) for two or more times (as repeated by step 810) and selectively measuring a voltage on the filter capacitance to produce a result (step 824). The charge transfer process 801 includes applying a predetermined voltage to the measurable capacitance (step 802). Then, a first guard voltage is applied to a guarding electrode (step 804). The first guard voltage is preferably provided

before the applying of the pre-determined voltage to the measurable capacitance ceases. Then; charge is shared by the measurable capacitance and a filter capacitance (step 806). "Sharing" charge in this context can refer to actively switching to couple the measurable capacitance and the filter capacitance, actively switching elsewhere in the system, otherwise directing the transfer of charge, or passively allowing the charge to transfer through impedance through quiescence or other inaction. Then, a second guard voltage is applied to the guarding electrode (step 808). The second guard voltage is different from the first guard voltage, and is preferably applied to the guarding electrode before the sharing of charge substantially ends. The charge transfer process repeats at least once (step 810) for at least two performances of the charge transfer process total, and may repeat many more times. The charge transfer process can repeat until the voltage on filter capacitance exceeds a threshold voltage, until the process 801 has executed for a pre-determined number of times, .and/or according to any other scheme. Each time the charge transfer process executes, the first and second guard voltages are provided to shield from undesirable electrical coupling.

[0020] Measurement of the voltage on the filter capacitance to produce a result (step 824) can take place at any time, including before, after, and during the charge transfer process. In addition, none, one, or multiple measurements of the voltage on the filter capacitance 824 can be taken for each repetition such that the number of measurement results to the number of charge transfer processes performed can be of any ratio, including one-to-many, one-to- one, and many-to-one. Preferably the voltage on filter capacitance is measured when the voltage on the filter capacitance is substantially constant. One or more of the measurement results is/are used in a determination of the value of the measurable capacitance. The value of the measurable capacitance may take place according to any technique. In various embodiments, the determination is made based upon the measurement(s) of the voltage on the filter capacitance (which is indicative of the charge on the filter capacitance), the values of known components in the system (e.g. the filter capacitance), as well as the number of times that the charge transfer process 801 was performed. As noted just previously, the particular number of times that process 801 is performed may be determined according to a pre-determined value, according to the voltage across the filter capacitance crossing a threshold voltage, or any other factor as appropriate.

[0021] Steps 802-808 and steps 824 can be repeated as needed (step 810). For example, in a proximity sensor implementation, the measurable capacitance corresponding to each sensing electrode would typically be determined many times per second. This provides the

ability to determine the proximity of objects near the sensor, as well as changes to that proximity, and thus facilitates use of the process in a- device for user input. Thus, the process can be repeated at a high rate for each sensing electrode each second to enable many determinations of the measurable capacitance per second.

[0022] Process 800 may be executed in any manner. In various embodiments, process 800 is executed by software or firmware residing in a digital memory, such as a memory located within or in communication with a controller, or any other digital storage medium (e.g. optical or magnetic disk, modulated signal transmitted on a carrier wave, and/or the like). Process 800 and its various equivalents and derivatives discussed above can also be executed with any type of programmed circuitry or other logic as appropriate.

[0023] The steps of applying first and second guard voltages can be implemented with a variety of different techniques and devices. For example, the guard voltages can be provided using switching mechanisms and passive components (e.g. one or more capacitors, resistors, inductors, and/or the like), without the need for additional active electronics that would add cost and complexity (although such active electronics, including DACs and followers, can be used to provide the proper guard voltages at low impedance).

[0024] Now with initial reference to FIG. IB, an exemplary capacitance sensor 100 suitably includes three sensing electrodes 112A-C and one guarding electrode 106. The sensing electrodes 112A-C are directly coupled to switches 116A-C, respectively. The sensing electrodes 112 A-C are also directly coupled with a filter capacitance (also "integrating capacitance" or "integrating filter") 110 (Cp) through passive impedances 108A-C, respectively. The filter capacitance 110 is also shown directly coupled to a switch 118. The guarding electrode 106 is coupled to a guarding voltage generating circuit 104 that includes passive guarding network 105 and one or more switch(es) 114. Guarding voltage generating circuit 104 provides an appropriate guard signal (VG) 103. Also shown in FIG. IB is stimulus 101 that is not part of capacitance sensor 100 and is detected by capacitance sensor 100. Stimulus 101 can be one or more fingers, styli, objects, and the like, even though one stylus is shown in FIG. IB.

[0025] Although a specific configuration of sensor 100 is shown in FIG. IB, it is understood that many other configurations are possible. Other embodiments of capacitance sensor 100 may include any number of sensing electrodes, guarding electrode, filter

capacitances, passive impedances, switches, guarding voltage generating circuits, and ■ controllers as appropriate for Hie sensor. They can also -be in any ratio appropriate for the sensor; for example, the sensing electrodes may also be coupled to filter capacitance(s) with or without passive impedances in a many-to-one, one-to-many, one-to-one, or many-to- many configuration as allowable by the sensing scheme used. It should be noted that while FIG. IB shows switch(es) 114, 116A-C, and 118 all implemented using I/Os of a controller 102, that this is just one example embodiment, and that these and other switches could be implemented with a variety of different devices including discrete switches distinct from any controller. As further examples, the sensor may use a passive guarding network that consists of a single wire or a more complex circuit network, or the sensor may also provide the guarding signal using a single switch or multiple switches (which may involve using one or many I/Os of a controller, a multiplexer, a digital-to-analog converter (DAC), etc., since each multiplexer or DAC includes multiple switches). A switch can be used in a multitude of ways to provide the guard signal, including closing the switch, opening the switch, or actuating it in some other manner (e.g. PWM and pulse coded modulating). Therefore, one can apply a voltage by closing a switch as well as by opening a switch, depending on how the circuit is laid out. Additional analog components may also be used (e.g. to buffer the output of the passive guarding network 105).

[0026] The sensing electrodes 112A-C provide the measurable capacitances whose values are indicative of the changes in the electric field associated with stimulus 101. Each of the measurable capacitances represents the effective capacitance of the associated sensing electrode(s) 112A-C detectable by the capacitance sensor 100. In an "absolute capacitance" detecting scheme, the measurable capacitance represents the total effective capacitance from a sensing electrode to the local ground of the system. In a "trans-capacitance" detection scheme, the measurable capacitance represents the total effective capacitance between the sensing electrode and one or more driving electrodes. Thus, the total effective capacitance can be quite complex, involving capacitances, resistances, and inductances in series and in parallel as defined by the sensor design and the operating environment. However, in many cases the measurable capacitance from the input can be modeled simply as a small variable capacitance in parallel with a fixed background capacitance.

[0027] . To determine the measurable capacitances, appropriate voltage signals are applied to the various electrodes 106, 112A-C using any number of switches 114, 116A-C. In various embodiments, the operation of switches 114, 116A-C is controlled by a controller

102 (which can be a microprocessor or any other controller). By applying proper signals using switches 116A-C, the measurable capacitances exhibited by electrodes 112 A-C (respectively) can be determined. Moreover, by applying proper signals using switch(es) 114, suitable guarding voltages can be generated to produce a guard signal 103 that is placed on guarding electrode 106 to shield the measurable capacitances from undesired effects of noise and other spurious signals during operation of sensor 100.

[0028] Guarding electrode 106 is any structure capable of exhibiting applied guarding voltages comprising guard signal 103 to prevent undesired capacitive coupling with one or more measurable capacitances. Although FIG. IB shows guarding electrode 106 with a "comb"-type appearance, this appearance is shown for convenience of explanation, and guarding electrode 106 may exhibit any other form or shape, in any number of equivalent embodiments as applicable for the design of sensor 100. For example, the sensing electrodes 112A-C may be laid out in some other pattern or have some other shape, and the shape of guarding electrode 106 can be laid out as appropriate. Guarding electrode 106 can also be routed around all or portions of a perimeter of a set of sensing electrodes to shield the set at least partially from the environment. Guarding electrode 106 can be routed behind at least a portion of the sensing electrodes to shield them from any electronics behind the sensing electrodes. Guarding electrode 106 can also be routed between sensing electrodes to shield them from each other. The guarding electrode does not need to extend the full length between sensing electrodes or cover the full sensing electrodes to offer a useful level of guarding. For example, guarding electrode 106 can parallel only portions of the sensing electrodes 112A-C, or interleave some or all of the sensing electrodes 112A-C. In addition, if a "trans-capacitance" detection scheme is used, guarding electrode 106 may be routed around any areas where guarding electrode 106 may interfere with the capacitive coupling between the sensing electrodes 112A-C and any driving electrode(s), such as some regions between the sensing electrodes 112A-C and the driving electrode(s). As explained below, capacitive coupling between guarding electrode 106 and measurable capacitances can be controlled through application of appropriate guarding voltages via switch(es) 114.

[0029] In the exemplary embodiment shown in FIG. IB, a filter capacitance 110 is provided by one or more capacitors (such as any number of discrete capacitors) to accept charge transferred from sensing electrodes 112A-C. Although the particular filter capacitance value selected will vary from embodiment to embodiment, the capacitance of each filter capacitance 110 will typically be much greater - perhaps by only one to two

orders of magnitude but often several orders of magnitude greater ― than the capacitance of the measurable capacitances. Filter capacitance 110 may be designed to be on the order of several nanofarads, for example, when expected values of measurable capacitances are on the order of several picofarads or so. Actual values of filter capacitance 110 may vary, however, depending upon the particular embodiment.

[0030] The concepts of capacitance sensing in conjunction with guarding can be applied across a wide array of sensor architectures 100, although a particular example is shown in FIG. IB. In the exemplary embodiment shown in FIG. IB, each sensing electrode 112A-C, and thus each associated measurable capacitance, is coupled to a common filter capacitance 110 through an associated passive impedance 108 A-C. Alternate embodiments may use multiple filter capacitances and/or passive impedances for each measurable capacitance as appropriate. Alternate embodiments may also share a passive impedance and/or a filter capacitance between multiple measurable capacitances. When included, passive impedances 108 A-C are typically provided by one or more non-active electronic components, such as any type of diodes, capacitors, inductors, resistors, and/or the like. Passive impedances 108 A-C are each generally designed to have an impedance that is large enough to prevent significant current bleeding into filter capacitance 110 during charging of measurable capacitance, as described more fully below. In various embodiments, impedances 108A-C may be on the order of a hundred kilo-ohms or more, although other embodiments may utilize widely different impedance values. Again, however, passive impedances 108A-C need not be present in all embodiments where charge sharing is otherwise implemented.

[0031] Operation of sensor 100 suitably involves a charge transfer process and a measurement process facilitated by the use of one or more switches 116A-C, 118 while a guard signal 103 is applied using switch(es) 114. Again, although shown implemented using I/Os of controller 102, switches 114, 116A-C and/or 118 may be implemented with any type of discrete switches, multiplexers, field effect transistors and/or other switching constructs, to name just a few examples. Alternatively, any of switches 114, 116A-C, 118 can be implemented with internal logic/circuitry coupled to an output pin or input/output (I/O) pin of the controller 102, as shown in FIG. IB. Such I/O pins, if used, can also provide input functionality and/or additional switches. For example, switch 118 can be implemented with I/O 119 that also connects to, or contains, input capability within controller 102. The input capability may be used in measuring the voltage on the filter

capacitance 110 directly or indirectly, and might include a multiplexer, comparator, ■hysteretic thresholds, CMOS threshold, or analog-to-digital converter. - Such I/O pins are typically capable of switchably applying one or more logic values and/or a "high impedance" or "open circuit" value by using internal switches coupled to power supply voltages. The logic values may be any appropriate voltages or other signals. For example, a logic "high" or "1" value could correspond to a "high" voltage (e.g. 5 volts), and a logic "low" or "0" value could correspond to a comparatively "low" voltage (e.g. local system ground, -5 volts or the like). The particular signals selected and applied can vary significantly from implementation to implementation depending on the particular controller 102, sensor configuration, and sensing scheme selected. For example, a current source, a pull-up resistance, or a digital-to-analog converter (DAC) also could be used to provide the proper voltages, and may be external or internal to controller 102.

[0032] One advantage of many embodiments is that a very versatile capacitance sensor 100 can be readily implemented using only passive components in conjunction with a controller 102 that is a conventional digital controller comprised of any combination of one or more microcontrollers, digital signal processors, microprocessors, programmable logic arrays, integrated circuits, other controller circuitry, and/or the like. A number of these controller products are readily available from various commercial sources including Microchip Technologies of Chandler, Arizona; Freescale Semiconductor of Austin, Texas; and Texas Instruments of Richardson, Texas, among others. Controller 102 can contain digital memory (e.g. static, dynamic or flash random access memory) that can be used to store data and instructions used to execute the various charge transfer processing routines for the various capacitance sensors contained herein. During operation of various embodiments, the only electrical actuation on the sensing electrodes 112A-C and their associated measurable capacitances that need take place during operation of sensor 100 involves manipulation of switches 114, 116A-C and 118; such manipulation may take place in response to configuration, software, firmware, or other instructions contained within controller 102.

[0033] The charge transfer process, which is typically repeated two or more times, suitably involves using a first switch to apply a pre-determined voltage (such as a power supply voltage, battery voltage, ground, or logic signal) to charge the applicable measurable capacitance^), and then passively or actively allowing the applicable measurable capacitance^) to share charge with any filter capacitance (e.g. 110) as appropriate. Passive

sharing can be achieved by charge transfer through an impedance such as a resistance, and active sharing can be achieved by activating a switch that couples the applicable measurable capacitance(s) to the appropriate filter capacitance(s).

[0034] The pre-determined voltage is often a single convenient voltage, such as a power supply voltage, a battery voltage, a digital logic level, a resistance driven by a current source, a divided or amplified version of any of these voltages, and the like. The value of the pre-determined voltage is often known, and often remains constant; however, neither needs be the case so long as the pre-determined voltage remains ratiometric with the measurement of the voltage on the applicable filter capacitance (e.g. 110). For example, a capacitance sensing scheme can involve resetting the filter capacitance to a reset voltage, and also involve measuring a voltage on the filter capacitance by comparing the voltage (as relative to the reset voltage) on one side of the filter capacitance with a threshold voltage (also as relative to the reset voltage). With such a sensing scheme, the difference between the pre-determined voltage and the reset voltage, and the difference between the threshold voltage and the reset voltage, should remain roughly proportional to each other, on average over the executions of the charge transfer process leading to the determination of the measurable, capacitance. Thus, the threshold used to measure the change in voltage on the filter capacitance will be proportional to the change in voltage on the filter capacitance due to the charge shared from the measurable capacitance to the filter capacitance during the executions of the charge transfer process for a determination of the measurable capacitance. In particular, where the pre-determined voltage is Vdd and the reset voltage is GND5 the threshold voltage can be ratiometric for a CMOS input threshold, for example (l/2)*(Vdd- GND).

[0035] The example shown in FIG. IB can be operated in a manner as shown by FIG. 1C. In the embodiment shown by FIGS. IB-C, each switch 116A-C applies a pre-determined voltage with "charging pulses" 201 that typically have relatively short periods in comparison to' the RC time constants of impedances 108 A-C with the filter capacitance 110, and preferably have relatively short periods in comparison to the RC time constants of impedances 108 A-C with their associated measurable capacitances. This is so that the charge added to filter capacitance 110 during the charge transfer process comes mostly from the charge stored on the active measurable capacitance and shared with filter capacitance 110, and less from any flow of current through the associated impedance (e.g. 108A-C) during the applying of the pre-determined voltage. This helps to prevent excessive leakage

of current through impedances 108 A-C. Also shown in FIG. 1C, each charging pulse 201 additionally provides relatively brief durations of an "opposing" "discharging voltage" (a voltage that have a magnitude opposite that of the pre-determined voltage) before applying the pre-determined voltage. The discharging voltage can compensate for any current leaking through impedances 108 A-C during the charge transfer process; it is an optional feature that is not required in all embodiments. More than one level of voltage can be used in the pre-determined voltage in an execution or between executions, and this is also true for the opposing voltage. However, in many cases the pre-determined voltage and the opposing voltage (if used) will have substantially constant voltages.

[0036] The following discussion describes the operation with one guarding electrode (e.g. 106), one measurable capacitance (e.g. associated with sensing electrodes 112A-C), one filter capacitance 110, and often one passive impedance (e.g. 108 A-C). This is done for clarity of explanation, and it is understood that multiple measurable capacitances, passive impedances, and filter capacitances can be included in the system, and they can be operated in serially (at least partially or completely separate in time) or in parallel (at least partially or completely overlapping in time ).

[0037] After applying the pre-determined voltage to the measurable capacitance, the measurable capacitance is allowed to share charge with filter capacitance. To allow measurable capacitance to share charge, no action may be required other than to stop applying the pre-determined voltage and pause for a time sufficient to allow charge to passively transfer. In various embodiments, the pause time may be relatively short (e.g. if the filter capacitance is connected directly to the measurable capacitance with a small resistance in series), or some delay time may occur (e.g. for charge to transfer through a larger resistance in series with the measurable capacitance, the filter capacitance, and reference voltage). In other embodiments, allowing charge to transfer may involve stopping the application of the pre-determined voltage and actively actuating one or more switches associated with a controller to couple the measurable capacitance and the filter capacitance, and/or taking other actions as appropriate. For example, charge sharing with the filter capacitance could occur in other embodiments using "sigma-delta" techniques; such as in a process whereby the filter capacitance is charged via a measurable capacitance and discharged by a "delta" capacitance (not shown), or vice versa. As another example, charge sharing with the filter capacitance could occur by actuating switches (not shown) that couple and decouple the measurable capacitance with the filter capacitance or that couple and

decouple the filter capacitance with a power supply voltage. In such embodiments, impedances such as those shown as 108 A-C shown in FIG. IB may not be present, may be augmented by passive or active elements, and/or may be replaced by passive or active elements as appropriate.

[0038] A charge transfer process where sharing charge between the measurable capacitance and the filter capacitance occurs using one or more active components (e.g. by actively opening or closing a switch) clearly indicates the beginning and the end of a sharing period with these actuations of the active component(s). Similarly, a charge transfer process where the measurable capacitance is directly connected to one side of the filter capacitance, and the other side of the filter capacitance is coupled, by activating a switch, to a low impedance reference voltage, also clearly indicates the beginning and ending of a sharing period. In contrast, charge transfer processes that passively share charge have less clear denotations of the charge sharing periods. In the systems that passively share charge, the charge sharing period can be considered to begin when the applying of the pre-determined voltage ceases; the charge sharing period must end at or before a subsequent charging pulse begins (for a subsequent execution of the charge transfer process) and at or before a reset of the filter capacitance (if a reset is used and indicates an end a set of charge transfer processes). The sharing period may end before a subsequent charging pulse and before any reset because current flow effectively stops when the voltages are similar enough that negligible charge is shared between the measurable capacitance and the filter capacitance; this will be the case when sufficient time has passed while the measurable capacitance and filter capacitance are coupled to each other. However, even if the voltages do not substantially equalize before a subsequent charging pulse or reset signal, charge sharing still ends when the charging pulse or reset signal begins. This is because the applying of the charging pulse or reset signal dominates over any charge sharing between the measurable capacitance and the filter capacitance in a passive sharing system where the filter capacitance is always coupled to the measurable capacitance (such as in sensor 100 of FIG. IB). The low impedance path of the charging pulse or reset signal means that any charge on the measurable capacitance that would be shared with the filter capacitance is negligible until the low impedance source is removed.

[0039] The measurement process may be performed at any point of the charge transfer process as appropriate for the sensor configuration and sensing scheme used, and the number of performances of the measurement process may be in any ratio with the

performances of the charge transfer process as appropriate for the sensor configuration and sensing scheme used. For example, the measurement process may take place after the sharing of the charge between the measurable capacitance and the filter capacitance brings the voltage on the filter capacitance to be within some percentage point from an asymptote, or the measurement process may take place every time a charge transfer process is performed. Conversely, the measurement process may take place while the pre-determined voltage is applied (if the filter capacitance is properly prevented from charge sharing with the measurable capacitance at that time). The measurement process may take place only for a set number of repetitions of the charge transfer process, or only after a number of repetitions have already taken place. The measuring of the voltage on the filter capacitance can be as simple as a comparison of a voltage on the filter capacitance with a threshold voltage (such as in a "sigma-delta" scheme), or be as complex as a multi-step analog-to- digital conversion (such as when a known number of charge transfer processes are performed and then the voltage on the filter capacitance is read as a multi-bit value). Multiple thresholds can also be used, such as in an oscillator or other dual-slope sensing system where the voltage on the filter capacitance is driven between low and high thresholds, and in multi-bit ADCs where multiple thresholds are used to measure the voltage on the filter capacitance. One or more measurements can be taken, and stored if appropriate, to determine the measurable capacitance as applicable.

[0040] More detail about particular capacitance sensing schemes can be found in various literature, in U.S. Pat. Nos. 5,730,165, 6,466,036, and 6,323,846, as well as in U.S. Patent Applications entitled Methods and Systems for Detecting a Capacitance Using Switched Charge Transfer techniques, by David Ely et al, filed June 3, 2006 and Methods and Systems for Detecting a Capacitance Using Sigma-Delta Measurement Techniques, by Kirk Hargreaves et al, filed June 3, 2006. Again, the particular capacitance sensing technique and sensor architecture 100 may vary significantly in other embodiments.

[0041] A system without any shields or guards will be affected by the environment. Therefore, as discussed earlier, many capacitive sensors include ground planes or other structures that shield the sensing regions from external and internal noise signals. However, ground planes and other types of shields held at a roughly constant voltage are by no means ideal - they can increase the effects of parasitic capacitance (or other parasitic impedance and associated charge leakage) and reduce resolution or dynamic range. In contrast, a driven, low-impedance guard can provide similar shielding without significantly increasing

the effect of parasitic capacitance or reducing resolution. This is done by reducing the ■ charge transferred through any parasitic capacitances associated with any guarding electrode(s) onto any filter capacitance(s) during the course of executions of the charge transfer processes leading to the determination of the measurable capacitance(s). The voltages of the guard can be provided by using an output from a charge transfer process similar to the one to be guarded. This output can be provided as an input to a buffer (or other follower circuit) to guard multiple sensing channels with low impedance. Alternatively, these guard voltages can also be directly provided by using a guard-charge transfer process (one performed for guarding purposes) that inherently provides a low impedance guard signal such that no additional buffering is needed; this guard-charge transfer process could also be similar to the charge transfer process used for sensing, but that is not required.

[0042] The typical charge transfer sensing scheme will perform the charge transfer processes multiple times (and often hundreds of times or more) to generate the measurement(s) that are used for one determination of the measurable capacitance. This set of charge transfer processes that lead to the measurement(s) used for one determination varies between embodiments. As four examples, the set can be between a reset state and a final-threshold-state for systems that charge to threshold(s); the set can be between an initial state and a final-read-state for systems that perform a set number of charge transfer processes and read one or more multi-bit voltage output(s); the set can be between the low and high thresholds for dual slope or oscillator systems; the set can also be the sample length of a digital filter for sigma-delta systems. This set of charge transfer processes defines a set where the overall guarding effect is considered, or "the course of executions of the charge transfer processes leading to the determination of the measurable capacitance."

[0043] To reduce the net charge transferred through the parasitic capacitance associated with the guarding electrode onto the filter capacitance during the course of executions of the charge transfer processes leading to the determination of the measurable capacitance(s), a guard signal with proper guarding voltages can be applied. The applying of the predetermined charging voltage to the measurable capacitance lasts for some duration of time, and before this duration ends, a first guarding voltage similar to this pre-determined voltage can be applied to the appropriate guarding electrode. Since the pre-determined voltage is typically fairly constant, the first guarding voltage can often be a single, roughly constant voltage. Then, before all the charge is shared (i.e., before charge sharing ends) between the

measurable capacitance and associated filter capacitance, the guard signal applied to the guarding electrode may be changed to a second guarding voltage similar to the voltage on the associated filter capacitance. Again, although the singular is used in this discussion, there can be any number of guarding electrodes, measurable capacitances, impedances, filter capacitances, and the like involved.

[0044] In the embodiment shown in FIG. IB, guarding electrode 106 is provided, over a low impedance path, with guarding voltages composing guard signal 103 that at least roughly approximate the voltages on the active electrode (e.g. 112A-C) during the sensing process. If a fairly constant pre-determined voltage is applied to charge the measurable capacitances, the guard signal 103 that is applied to the guarding electrode 106 before the applying of the pre-determined voltage is finished can comprise a single voltage similar to this pre-determined voltage. Then, before the charge transfer between the measurable capacitance with filter capacitance 110 ends (i.e. before the sharing period ends), the guard signal 103 applied to the guarding electrode 106 may be changed to a guarding voltage similar to the voltage on filter capacitance 110. If the guard signal 103 is changed to a second guarding voltage that is a substantially constant voltage during the charge sharing period and for multiple executions of the charge transfer process, it can be a voltage chosen to approximate the voltage on the filter capacitance 110. Approximations are appropriate when discrete voltages are used in guard signal 103, since the voltage on the filter capacitance 110 changes during sharing and between repetitions of the charge transfer process. For example, the guarding voltage of the guard signal 103 applied to guarding electrode 106 may be set to the pre-determined voltage during the charging of the measurable capacitance, and then changed from the pre-determined voltage to a voltage between an appropriate threshold voltage (VTH) and an after-reset-voltage on the associated filter capacitance 110 to reduce the net transfer of charge. Any DC offset between the guarding electrode voltage and the sensing electrode voltage would not affect the usefulness of the guard for capacitive coupling, since similar voltage swing (i.e. similar change in voltage) is typically of greater concern than the actual voltage applied, in ensuring an effective guard.

[0045] The guarding voltages of guard signal (VG) 103 may be generated in any manner. Even though the embodiment shown in FIGS. IB-C describes guard signal 103 as being generated by an I/O that enables switch(es) 114 to apply power supply voltages, it is understood that many other embodiments are possible. For example, alternate sources for

guard signal 103 may involve discrete switches, multiplexers, operational amplifiers (OP- AMPs), follower, or ADCs other than digital I/Os, utilize current and/or voltage sources, and may be separate from the controller implementing the charge transfer process. In addition, digital-to-analog converters, pulse- width modulators, and the like can also be used to generate the guard signals 103 in various equivalent embodiments. In addition, a wide range of voltages different from that used by the charge transfer process can be applied. For example, the voltage source for guard signal 103 (if a voltage source and not a current or some other source is used), and even the guarding voltages of guard signal 103 themselves, may be beyond the range defined by the pre-determined voltage and the filter capacitance reset voltage. It is also understood that one or multiple guard signals may be used in systems having multiple guarding electrodes 106. In addition, sensing electrodes may be used as guarding electrodes when they are "inactive" in not being used to sense.

[0046] In the embodiment shown in FIG. IB-C, guarding electrode 106 is connected to an appropriate guarding voltage generating circuit 104. Guard voltage generating circuit 104 appropriately includes one or more switch(es) 114, which is implemented as an I/O of controller 102. Circuit 104 is any suitable circuitry capable of producing two or more different values of voltages on guarding electrode 106 in response to a signal applied by switch(es) 114, although particular examples of guard voltage generating circuit 104 are described below (e.g. in conjunction with FIGS. 3A-E and 4A-E). In various embodiments, passive guarding network 105 of circuit 104 is implemented with conventional passive impedance circuitry (such as a voltage or impedance dividing circuit) including one or more conventional resistors, inductors, and/or capacitors. Passive guarding network 105 is shown directly connected to guarding electrode 106 in sensor 100; in other implementations, switches, followers, or other elements may intervene.

[0047] In one embodiment, guard signal 103 includes voltages that are approximately equal to voltages associated with the charge transfer process. Guard signal 103 includes an "approximate-charging-voltage" that approximates the pre-determined voltage applied to any "active" sensing electrode(s) to charge them during the charging period (e.g. one or more of the sensing electrodes 112A-C associated with measurable capacitances). Guard signal 103 also includes an "approximate-sharing-voltage" that approximately equals the voltage associated with any "active" sensing electrodes being shared with the filter capacitance 110 during the sharing period when charge sharing is allowed. In this embodiment, the guarding signal 103 begins applying the approximate-charging-voltage to

the guarding electrode 106 before the applying of the pre-determined voltage ends (i.e. -before the charging period terminates). The approximate-charging- voltage can be applied at other times as well, such as during the entire charging period or during other portions of the charging period. There is flexibility in when to apply the approximate-charging-voltage since the active sensing electrodes (e.g. 112A-C) are driven during that period, and any effects of parasitic capacitances coupling guarding electrode 106 to the active sensing electrodes would be negligible. The guard signal 103 changes to begin applying the approximate-sharing- voltage to the guarding electrode 106 before the end of the sharing of the charge between any active sensing electrode (e.g. 112A-C) with the associated filter capacitance 110. Similar to the applying of the approximate-charging-voltage, there is flexibility in when to begin applying the approximate-sharing-voltage. For example, this applying of the approximate-sharing-voltage can take place during the entire duration of the period when charge is allowed to be shared between the active sensing electrodes (e.g. 112 A-C) or only near the end of the period. For the guard to be effective, it should typically provide a relatively low impedance when applying these two approximate guarding voltages. However, the guard need not always be driven with a low impedance when not applying these two guarding voltages, though its effectiveness as a guard may be reduced.

[0048] The general sensor and guard scheme described above and shown in FIG. IB can be supplemented or modified in many different ways. In various embodiments, an included capacitance (not shown) can be included in guard voltage generating circuit 104 to temporarily store charge removed from the various sensing channels associated with sensing electrodes 112A-C. This charge can be returned to the appropriate sensing channel (often back to the electrodes 112A-C themselves) during subsequent operation. Stated another way, by maintaining the charge on the included capacitance at a relatively constant value (e.g. through application of electrical signals using switch(es) 114), the net amount of charge shared between the filter capacitance 110 and the included capacitance through the sensing electrodes 112A-C can be reduced. Typically, the included capacitance is designed to be much larger (at least an order of magnitude or greater) relative to the particular total capacitance of guarded capacitances between sensing electrodes 112 A-C and guarding electrode 106, and often larger than the associated filter capacitance 110. In such embodiments, the low impedance guarding signal 103 is relatively immune to coupling effects from sensing electrodes 112A-C and any other electrodes due to the much larger included capacitance. As a result, a single guarding electrode 106 may be used to

effectively shield multiple sensing electrodes 112A-C from both undesirable internal and external coupling, including the coupling from one sensing channel to another, if the sensing scheme warrants. As shown, guarding signal 103 may be of low impedance and effective even when the switch(es) used to generate the guarding voltages are open. Many other enhancements or alterations could be made in addition to those described herein. For example, the output of a guard voltage generating circuit 104 might be actively buffered to provide a guard to multiple sensing electrodes, if the output is of high impedance.

[0049] With reference to FIG. 1C, an exemplary timing scheme 150 is shown that would be suitable for operating sensor 100 of FIG. IB using a "switched RC time-constant" manner of charge transfer sensing. The particular timing scheme 150 shown in FIG. 1C applies predominantly to sensing of measurable capacitance of sensing electrode 112A. Similar processes would be executed to measure charge on the electrodes associated with measurable capacitances of sensing electrodes 112B-C as well. It should be noted that in cases where the various measurable capacitances share a common filter capacitance 110, the sensing channels associated with the sensing electrodes would typically be operated in sequence and not simultaneously for this particular example. However, parallel operation could take place in an equivalent embodiment such as one in which each measurable capacitance was provided with its own filter capacitance 110, or such as one in which a coded or frequency modulated sequence was applied to individual sensing channels.

[0050] During the "switched RC time-constant" sensing process shown in timing scheme 150, the measurable capacitance associated with sensing electrode 112A is provided with charging voltage pulses 201 using switch 116A. In this embodiment, switch 116A is implemented using a digital I/O of controller 102. Since a digital I/O can typically provide logic high and low voltages (e.g. Vdd, and GND), it is simple to apply a charge voltage pulse having the pre-determined voltage of Vdd- Between provisions of charging pulses 201, the measurable capacitance associated with sensing electrode 112A is allowed to discharge into filter capacitance 110 via passive impedance 108 A. This is noted by the voltage traces for Vx 117A (corresponding to the voltage on the measurable capacitance associated with sensing electrode 112A at the node coupled to switch 116A) and Vp 115 (corresponding to the voltage on filter capacitance 110 at the node coupled to I/O 119). Vx 117A rises to the pre-determined voltage (e.g. Vdd) when the pre-determined voltage is applied during the charging period, and then decreases with the time constant defined by the measurable capacitance associated with sensing electrode 112A and passive impedance 108 A during the

charge sharing period when the measurable capacitance discharges into filter capacitance 110. Meanwhile, the voltage on filter capacitance 110 slowly increases as it is charged by the measurable capacitance associated with sensing electrode 112A during the sharing period. During the sharing period, Vx 117A and Vp 115 approach the same value, since the two respective capacitances are sharing charge. In most embodiments, the sharing period will be set long enough to enable Vx 117A and VF 115 to share enough charge such that they are essentially the same by the end of the sharing period. This makes the system less sensitive to timing variations.

[0051] Between a previous sharing period and a subsequent charging period, an optional "current canceling" voltage is applied to the measurable capacitance. The timing of the "current canceling" voltage is controlled so the amount of "parasitic" charge removed from the filter capacitance 110 is mostly equal to the amount of "parasitic" charge added to filter capacitance 110 through passive impedance 108 A during the charging period, and the measurable capacitance is still left at the proper charging voltage before sharing with the filter capacitance 110. This may allow for a lower value for passive impedance 108 A, and faster time constants as a whole without changing the measurable capacitance charge timing requirements.

[0052] The. input/output pin 119 of controller 102 that provides switch 118 also measures the voltage 115 on the filter capacitance. The I/O 119 suitably contains or connects to a comparator (which is a one-bit quantizer that can be used to provide a signal bit ahalog-to- digital conversion), Schmitt trigger, CMOS threshold, and/or multi-bit analog-to-digital converter feature that is capable of measuring voltage Vp 115 at various times (e.g. 202 A-C) when switch 118 is open. When a comparator is used to measure the voltage 115, the VTH can be made roughly equivalent to the midpoint between the high and low logic values to simplify the system. VTH is roughly the midpoint between the high and low logic values with a simple exemplary CMOS threshold.

[0053] In the particular embodiment shown in FIGS. IC5 the measurable capacitance associated with sensing electrode 112 A is charged and discharged until Hie voltage VF 115 on filter capacitance 110 exceeds a threshold voltage VTH associated with I/O 119. As I/O 119 senses that the threshold voltage VTH has been passed (indicated by point 202C), a reset signal 203 is provided using switch 118 of I/O 119.- Switch 118 applies the reset signal 203 which resets the charge contained on filter capacitance 110 after voltage Vp 115 exceeds a

threshold voltage VT?- FIG. 1C shows the "reading" of I/O 119 to measure the voltage on filter capacitance 110 immediately after a ■sharing- period and starting only after some repetitions of the charge transfer process have already taken place (after a resetting of filter capacitance 110). However, as discussed earlier, other timing and frequency options exist for measuring the voltage on filter capacitance 110 and are contemplated here. For example, additional charge transfer processes could be performed and/or additional measurements made after voltage VF 115 exceeds a threshold voltage VTH.

[0054] By tracking the number of charge transfer cycles performed from the applying of the reset signal 203 until the voltage on filter capacitance 110 exceeds the threshold voltage VTH, the measurable capacitance can be effectively determined. That is, the number of repetitions of the charge transfer process performed to produce a known amount of charge on filter capacitance 110 (e.g. as indicated by the voltage at the measured node of the filter capacitance reaching VTH) can be effectively correlated to the actual capacitance of the measurable capacitance. Similarly, the number of oscillations or resets of the filter capacitance 110 occurring for a number of the charge transfer processes can also be used to determine the measurable capacitance.

[0055] The embodiment shown in FIGS. IB-C shows the reset signal 203 resetting filter capacitance 110 by setting the voltage on the node of the filter capacitance 110 coupled to switch 118 to local system ground, such that both sides of the filter capacitance are set at ground. This can be seen in the trace VF 115 dropping to VRESET in response to the reset signal 203. In other embodiments, resetting of filter capacitance 110 can be accomplished in a wide variety of ways, and the options available depend on the sensor configuration and sensing scheme chosen. In various embodiments, a reset signal 203 can be used to set one side of the filter capacitance 110, or the voltage across filter capacitance 110, to an appropriate reset voltage appropriate for the sensing. Resetting of filter capacitance 110 can also be accomplished by simply coupling a switch on one side of the filter capacitance 110 to the appropriate power supply voltage. Alternatively, where both sides of filter capacitance 110 are controlled by switches, the voltage on the filter capacitance 110 may be reset to a pre-determined value by applying known voltages on both sides of the filter capacitance 110. In addition, filter capacitance 110 can comprise a' network of capacitors instead of one single capacitor, and each capacitor in the network may be reset to a different voltage and controlled' by one or more switches, such that resetting filter capacitance 110 may involve opening and closing a multitude of switches.

[0056] Reset signal 203 may be provided periodically, aperiodically, or otherwise, and/or may not be provided at all in some embodiments to "reset"- the sensor: However, such systems would still exhibit what may be considered a "reset voltage" for guarding purposes. For example, other embodiments utilizing RC networks do not have an equivalent of switch 118 (shown in FIG. IB) for active resetting of the associated filter capacitances. Such a system can instead allow the voltage on the associated filter capacitance to reach what may be considered a "reset voltage" for guarding purposes by allowing charge transfer to through a passive impedance for a sufficient amount of time. As another example, some embodiments using oscillators or dual-slope conversions utilize alternating "charging" and "discharging" charge transfer processes to reach upper and lower thresholds, and do not need to be reset at all; in such cases, either or both the upper or the lower threshold may be considered a "reset voltage" for guarding purposes. A third example includes sigma-delta processes for capacitance sensing where the output of the sigma delta quantizer is kept approximately at a feedback threshold, and this feedback threshold may be considered a "reset voltage" for guarding purposes. These are but a few examples of other systems that may not actively reset, or even truly reset, but which still exhibit what can be considered "reset voltages" for guarding purposes.

[0057] Similarly, pre-determined charging voltages may also change for a particular sensing system, but the system will still exhibit what can be considered a "pre-determined charging voltage" for guarding purposes. For example, embodiments using both "charging" and "discharging" cycles may have two or more pre-determined charging voltages producing opposing charge transfer. In these cases, the "charging" pre-determined charging voltage and the "discharging" pre-determined charging voltage can both be used to define the guard signal 103.

[0058] In various embodiments, the "threshold" voltage is replaced by an A/D measurement of the voltage on the filter capacitance (or representative of the voltage on the filter capacitance), or by any other voltage determination as appropriate. By tracking the number of charge transfer iterations and/or the resulting voltage on the filter capacitance(s) as appropriate for the sensing scheme chosen, the amount of charge transferred to the filter capacitance(s) from the measurable capacitance(s) can be determined. This amount of charge corresponds to the value of measurable capacitance(s). Again, alternate embodiments may make use of other charge transfer schemes, including any sort of sigma- delta processing whereby the filter capacitance 110 is charged via a measurable capacitance

and discharged by a "delta" charge through an impedance (not shown), or vice versa, and the like.

[0059] There are many options for guard signal 103 that would be effective, and four such options are shown in FIG. 2A by traces 204 (VQ0), 205 (VG1), 206 (V02), and 208 (V03). Trace 204 shows a "sensor matching" option. This "sensor matching" option can be used to match the voltage on a guarding electrode (e.g. 106) to the expected voltage on the measurable capacitance (e.g. voltage Vx 117A on sensing electrode 112A) during the applying the pre-determined voltage steps and the charge sharing steps of the charge transfer processes of sensors utilizing switched time constant techniques. Trace 205 shows another "sensor matching" option, which can be used to match the expected voltage on the measurable capacitance during the applying the pre-determined voltage steps and the charge sharing steps of the charge transfer process for systems utilizing switched capacitance techniques having small or negligible time constants. Trace 206 shows a "switched voltage divider" option that can be used to approximate the expected voltage on the measurable capacitance for each repetition of the charge transfer process. Trace 208 shows a "pulse coded modulation" signal that can be used to approximate the expected voltage on the measurable capacitance over multiple performances of the charge transfer process. As shown by trace 208, the effect of pulse coded modulation is that the guard voltage of guard signal 103 does not transition with every performance of the charge transfer process, but does still follow a pattern. ■■

[0060] It is understood that multiple types of charge transfer processes may be performed in synchrony or in series. Multiple similar charge transfer processes may be used, for example, to determine multiple measurable capacitances simultaneously or in sequence. Multiple similar charge transfer processes may also be used concurrently to obtain multiple determinations of the same measurable capacitance for a more accurate determination overall. Charge transfer processes that roughly oppose each other in effect may also be used to practice more complex measurement schemes. For example, a first charge transfer process may be used to charge a filter capacitance and a second charge transfer process may be used to discharge the same filter capacitance; one or more measurement(s) may be taken during the charge and discharge of the filter capacitance and used to determine the value of the measurable capacitance. Having such a charge up and charge down scheme may be useful in reducing the effects of environmental changes.

[0061] Multiple types of charge transfer processes (with associated guard voltages) can also be used to enhance the effects of guarding. For example, the pulse coded modulation can be considered to be a superimposition of multiple types of charge transfer processes (and associated guard voltages). The pulse coded modulation can thus be considered to repeat one, two, or more types of charge transfer processes (and associated guard voltages) in a particular sequence. These different types of charge transfer processes (and associated guard voltages) can apply the same predetermined voltage and use the same components, but may involve different guard signals. For example, a first charge transfer process (and associated guard voltages) can involve a first guard voltage and a second guard voltage different from the first guard voltage, while a second charge transfer process (and associated guard voltages) can involve a third guard voltage and a fourth guard voltage. In this example, the third guard voltage may be the same as the first guard voltage or the second guard voltage. Similarly, the fourth guard voltage may be the same as the first guard voltage or the second guard voltage. Further, the third guard voltage and the fourth guard voltage may be the same or different. The timing and values of the guard voltages would be determined by the average guard voltage swing appropriate for guarding the applicable sensing electrodes.

[0062] For the embodiment shown in FIGS. IB-C, the option shown in trace 204 (VG0) for guard signal 103 can track the voltage on the measurable capacitance to help prevent net charge from being gained or lost on the filter capacitance 110 due to guarded capacitance. Such a "sensor matching" guard signal shown by trace 204 exhibits voltages that resemble the voltages exhibited by an active sensing electrode (e.g. 112A-C) in a sensor using a "switched time constant" sensing technique such as described in FIGS. IB-C. . For example, the guard signal option shown by trace 204 can be configured to be roughly identical to the voltage expected for voltage Vx 117A of the measurable capacitance associated with sensing electrode 112A shown in FIG 1C (such as by selecting the ratio of capacitance 408 to capacitance 404 in FIG. 4A to be similar to the ratio of the measurable capacitance associated with sensing electrode ll2A to the filter capacitance 110 of FIG. IB). The first guard voltage of guard signal 103 would approximate that of the charging pulses 201, while the second guard voltage of guard signal 103 would decay to a voltage similar to that on VF 115 with a time constant similar to or faster than that exhibited by Vx 117A. The second guard voltage of guard signal 103 also varies over executions of the charge transfer process, such that it has an overall rise that approximates the rise associated with Vx 117A during

those executions of the charge transfer process (and the rate of this change in the second guard voltage over executions of the charge transfer process can be considered to be another time constant of the system). A guard signal option shown by trace 204 can be generated using a circuit similar to that used by sensor 100 to perform the charge transfer process, or by others similar to other charge sensing circuitry. Circuits and methods for generating this "sensor matching" option by actuating switches to transfer charge onto the applicable guard capacitances are shown in FIGS. 3A-3C, 4A-C and discussed further below.

[0063] The option shown in trace 205 for guard signal 103 exhibits more discrete changes in guarding voltage and lacks the noticeable time-constant features during a single sharing period associated with the option shown in by 204. This "switched capacitance" option of trace 205 resembles that of a sensing system using a charge transfer process that actively switches to share the charge between an measurable capacitance and its associated filter capacitance instead of passively allowing charge to share through a passive impedance. The option shown in trace 205 applies a second guard voltage that remains relatively constant during a single sharing period but changes over sharing periods, as would be found in a sensor using a "switched capacitance" type technique for its charge transfer process. Circuits and methods for generating this "switched capacitance" option by actuating switches to transfer charge onto the applicable guard capacitances are shown in FIGS. 3 C, 4C and discussed further below.

[0064] These "sensor matching" options for guard signal 103 may be advantageous over options with "simpler" waveforms (such as those shown in traces 206 and 208) in that they can be used to reduce charge transferred to the filter capacitance(s) due to the guarding electrode for every execution of the charge transfer process, and not just the net charge transferred during the course of the executions of the charge transfer processes leading to the determination of the measurable capacitance. This is facilitated by the second guard voltage that changes over repetitions of the charge transfer process. However, any guard signal 103 can be effective if it minimizes the net transfer of charge from the guarding electrode 106 to the filter capacitance 110 occurring during' the execution of the set of charge transfer processes that eventually result in the measurement(s) of the voltage on filter capacitance 110 that is/are used to determine the measurable capacitance. This includes guard signal options that match a charge transfer process different from the one used by the sensor system, or ones that match no charge transfer process and simply swing between two or more substantially constant voltages (discussed below).

[0065] In many embodiments, it is often more practical to apply a guard signal 103 to guarding electrode 106 that does not minimize charge transferred from the guarding electrode 106 to the filter capacitance 110 during a single execution of the charge transfer process, but does minimize the net transfer of charge during the set of charge transfer processes that eventually result in measurement(s) of the voltage on filter capacitance 110 that are used to determine the applicable measurable capacitance. This can be done with a guard signal 103 that causes charge transfer in a first direction between guarding electrode 106 and filter capacitance 110 during one or more executions of the charge transfer process, and causes charge transfer in a second direction opposite the first direction during other execution(s) of the charge transfer process.

[0066] As shown by FIG 2B, charge transferred onto the measurable capacitance from the guarding electrode in sharing periods when the voltage on the measurable capacitance is less than the second guard voltage value 253 is effectively restored with charge transferred onto the measurable capacitance from the guarding electrode in sharing periods when the voltage on the measurable capacitance is greater than the second guard voltage value 253. FIG. 2B also shows a guard signal 103 that includes a first guard voltage 251 for the duration when the pre-determined voltage is applied to the measurable capacitance and a second guard voltage 253 for the duration when the measurable capacitances shares. In FIG. 2B, the charge transfer between the guarding electrode 106 and the measurable capacitance is shown with arrows 23 OA-G. Arrows 23 OA-C indicate periods when charge is transferred from the guarding electrode 106 to the measurable capacitance and arrow 203E-G indicate periods where charge is transferred to the guarding electrode 106 from the measurable capacitance. Negligible charge is transferred at arrow (which appears as a dot) 230D, since voltage 117 is substantially equivalent to the second guard voltage 253 during that sharing period. The particular voltage values VG_HIGH 251 and VG_LOW 253 may vary significantly from embodiment to embodiment. Using this approach, the net charge transferred to the filter capacitance due to effects of the guarded capacitance can be very small relative to the total charge on the electrode during the charge transfer process, such that it can be considered approximately zero. Balancing the charge transfers between the guarded capacitance and the filter capacitance 110 over a sequence of executions of charge transfer processes can be further extended beyond the examples discussed herein and such extensions are within the scope of this invention.

[0067] .For example, one option for guard signal 103 would swing between a first guard voltage . approximating the pre-determined voltage and a second guard voltage approximating the average voltage on filter capacitance 110. To determine the average voltage of filter capacitance 110, the voltage on filter capacitance 110 is averaged over the set of charge transfer process that leads up to and generates the measurements of the voltage on filter capacitance 110 used to determine the measurable capacitance. For a given set of values for the expected measurable capacitance, filter capacitance, pre-determined voltage, reset voltage, threshold voltage, and ignoring (or accounting for if the model allows) the effects of any passive impedances, well-known methods can be used to model the circuit and determine what average filter-capacitance-voltage would minimize the effect of any guarded capacitances and provide an effective second guarding voltage. This average filter- capacitance- voltage is taken over discrete points, and is roughly the mean of the voltage on filter capacitance 110 taken over the executions of the charge transfer process between the resetting of the filter capacitance 110 and the last measuring of the filter capacitance 110 used to determine the measurable capacitance. Oftentimes, the change in the voltage on filter capacitance 110 will be roughly linear, such that the average filter-capacitance-voltage will be approximately the midpoint between the reset voltage and the threshold voltage.

[0068] It is also noted that these capacitance sensors are sampled systems (either actually or effectively). For example, in the embodiment shown in FIGS. IB-C, the filtering capacitance 110 shares charge with the measurable capacitance only during discrete sharing periods when the pre-determined charging voltage is not applied. In addition, the voltage on the measurable capacitance also usually approaches the voltage 115 on filter capacitance 110 at the end of the charge sharing period. Therefore, it may be sufficient for the voltages of guard signal 103 applied to the guarding electrode 106 to match the voltage on the measurable capacitance only when the voltage on the measurable capacitance is "sampled" at the end of the charging period (when the applying of the pre-determined voltage terminates) and at the end of the charge sharing period. The end of the charge sharing period occurs when the applying of the pre-determined voltage begins in a switched time- constant system, such as the one shown in FIGS. IB-C; the end of the charge sharing period occurs when the measurable capacitance is decoupled from the filter capacitance or when the filter capacitance is decoupled from any reference voltage, such as in switched capacitance systems. In other words, if charge sharing occurs through a passive sharing system, technically charge is always being shared; however, for guarding purposes, the

charge sharing period may be considered to continue only until a subsequent applying of the pre-determined voltage (when charge sharing can be considered to- end for -guarding purposes). In contrast, if switching takes place to actively couple and allow sharing of charge by measurable and filter capacitances, the switching may be considered to define the end of the charge sharing period.

[0069] To that end, the options for guard signal 103 shown by traces 206 and 208 can be used. In the "switched voltage divider" option shown by trace 206, the actual guard signal 103 may alternate between a first guard voltage value 251 and a second guard voltage value 253 that approximates the "average" value of the voltage 115 on filter capacitance 110. Although this average- VF option has been termed the "switched voltage divider" option, no voltage divider is required; for example, first and second guard voltage values 251 and 253 can be achieved without any voltage dividers when they are power supply voltages, are voltages available through a DAC or another part of the sensor, or are produced using circuitry other than voltage dividers. The "switched voltage divider" term is used simply because a switched voltage divider circuit would likely be used in many embodiments of this type of guard signal. In the embodiment described in FIGS. IA-B, the first guard voltage value 251 can be equal to the pre-determined charging voltage and the second guard voltage value 253 may be approximately equal to the average of a threshold voltage (VTH) used to measure the filter capacitance and the reset voltage. Circuits and methods for generating this "switched voltage divider" are shown in FIGS. 3D-E, 4D-E and discussed further below.

[0070] The timing of the guard signal 103 is based upon the timing of the pulses 201 applied to measurable capacitance in that the guard signal 103 has the first guarding voltage value 251 while the charging pulses 201 are applied to the measurable capacitance, and the guard signal 103 has the second guarding voltage value 253 during the charge sharing periods between pulses 201. This timing may be useful in that the guard signal 103 can be driven by existing clocks in the system. However, in practice, the guard signal 103 can be as effective even if it only begins applying the first guarding voltage value 251 sometime after the associated charging pulse 201 begins, as long as the first guarding voltage value begins to be applied before the end of the associated charging pulse 201. Similarly, the guard signal 103 can be as effective even if it does not apply second guarding voltage value 253 for the entire sharing period, as long as it begins to apply this second guarding voltage value 253 before the end of the charge sharing period. The timing of the guard signal 206

may not be exactly matched to the charging pulses 201 for many reasons. For example, imprecise timing may cause the guard signal 103 to start changing to a second guarding, voltage before charge sharing between the measurable capacitance and the filter capacitance begins, such that the guarding is less effective; to reduce the effects of such imprecise timing, it may be desirable to extend portions of the guard signal 103.

[0071] Trace 208 shows an alternate embodiment for guard signal 103 which can be achieved with fewer components. For example, a single I/O with no additional components can be used to generate trace 208, as shown in FIG. 4F. With the option shown in trace 208, instead of applying a first guard voltage value 251 for each of the charging pulses 201, one or more changes of the guard signal 103 to second guard voltage value 253 can be omitted to adjust the average swing of the guard voltage applied and minimize the net charge transferred by the guarded capacitance to the filter capacitance (e.g. 110). That is, by extending the duration of application of one guard voltage value (such as the second guard voltage value 253 in trace 208) instead of transitioning to the other guard voltage value (such as to the first guard voltage value 251), the average guard voltage swing applied to guarding electrode 106 can be modified in a manner similar to pulse-coded modulation (also "pulse-frequency modulation"). That is, by applying less frequent charging pulses (e.g. extending voltage 251 and/or voltage 253) and having fewer transitions, the average swing of guard voltage 103 on guarding electrode 106 is reduced, as compared to when more frequent charging pulses are applied. Notice that the average guard voltage swing can remain ratiometric to the pre-determined charging voltage swing over multiple cycles, so as to maintain high performance by improving power supply noise rejection. Circuits and methods for generating this "pulse-coded modulation" option are shown in FIGS. 3D-E, 4D- E and discussed further below.

[0072] Many changes can be made to the basic structures and operations shown in FIGS. IB-C. The timing scheme 150 shown in FIG. 1C assumes a "positive" transfer of charge from the measurable capacitance associated with sensing electrode 112A to filter capacitance 110, for example, whereas equivalent embodiments could be based upon sharing of charge in the opposite direction (that is, positive charge could be placed on filter capacitance 110 that is drawn through impedance 108 to the measurable capacitance associated with sensing electrode 112A, then discharged by pulses 201 provided by switch(es) 114). Alternatively, the threshold-based sensing scheme shown in FIG. 1C could be replaced with any sort of measurement scheme, including any technique based upon

measurement of the voltage 115 VF on filter capacitance 110 after a pre-determined number ■of executions of the charge transfer process. Further, pulses 201 used to charge or discharge - the measurable capacitance need not be equally spaced in time or be of equal duration. Indeed, in many embodiments, controller 102 could process interrupts or other distractions at virtually any point of the measurement process, since variations in timing are easily tolerated by many of the embodiments shown herein. This is especially true when the sampling time exceeds the time constants for settling. Alternately, intentionally varying the spacing in time of pulses 201 may spread the sampling spectrum to better tolerate noise.

[0073] Many changes can be made to the basic structures and operations shown in FIGS. 2A-B. The timing scheme 200 shown in FIG. 2A shows the first guard voltage is roughly constant and the second guard voltage as the one changing if such change were to occur. However, since the guard voltage "swing" (difference between the first and second guard voltage aside from transition periods) matters more than the actual guard voltage values, the guard signal 103 can also be implemented with the first guard voltage changing instead of the second guard voltage, or both first and second guard voltages changing. Similarly, as discussed earlier, the timing for the guard voltage changes have great flexibility.

[0074] Turning now to FIGS. 3A-E, various embodiments (circuits 104 A-E) of a guard voltage generating circuit 104 are shown. Circuit 104 can include any number of impedances and switches and utilize any number of reference sources as appropriate. For example, each of the impedances shown in FIGS. 3A-D can. represent the impedance due to a single component or network of components. Active components in addition to switches, such as multiplexers, DACs, current sources, or OP-AMPS, can also be included in guard voltage generating circuit 104, but are not required and not used in most embodiments. In addition, the switches of guard voltage generating circuit 104 can be any discrete switch or relay, for example, or could correspond to any switching or multiplexing functionality contained within controller 102 described above. Switches used by voltage generating circuit 104 could be implemented as switch(es) 114 using an I/O pin of controller 102. The output of one LO can sometimes provide multiple switches; for example, a digital I/O capable of providing power supply voltages and a high impedance state may be used to provide the functionality of one multi-way switch, or two switches, coupled to one node. Digital I/Os may also provide pull-up resistances, or pull-down resistances or current sources.

[0075] If any of the switches are enabled with an I/O capable of providing switching and measuring functionality, then the sensing system would have the added option of reading the guard signal 103. This would allow the system to adjust the guard signal 103 dynamically in response to what voltages it reads as provided to guard signal 103 (such as by changing the pulse coding if a pulse coded scheme is available).

[0076] Impedances of circuit 104 can be any conventional resistances, inductances, capacitances and/or other impedance elements. Thus, the voltage across an impedance in circuit 104 may be affected by prior history of the nodes connected to the impedance. This "prior history" effect may be especially significant for capacitive and inductive elements, and this effect can be controlled to define the guard signal 103. Any reference sources providing references such as reference voltage can be internal or external to controller 102. Convenient references can be used. For example, a reference voltage may be provided by a power supply voltage (Vdd, GND, -Vdd) or battery voltage, and the like, and the actual reference voltage used may be directly from the source or some version of these voltages adjusted by impedances. In the examples shown in FIGS. 3A-E, one reference voltage is shown as reference voltage 301 and a second reference voltage is shown as local system ground for convenience of explanation; as discussed earlier, other reference voltage values can be readily used by guard signal generating circuit 104.

[0077] FIG. 3 A shows a configuration of a guard voltage generating circuit 104A including a passive guarding network comprising three impedances 304, 306, 308. The three impedances 304, 306, 306 are located in series between a reference voltage 301 and ground. Switch 302 is located in parallel with impedance 304 and switch 303 is located in parallel with impedance 308. (As discussed earlier, switches 302 and 303 can be implemented as switches 114 of FIG. 1 as appropriate) In the embodiment shown in FIG. 3 A, guard signal 103 can be provided by appropriately switching switches 302, 303. When switch 302 is closed and switch 303 is open, the voltage of guard signal 103 is determined by the reference voltage 301 and the voltages across impedances 306 and 308. This voltage of guard signal 103 could correspond to a reset voltage of a charge transfer process that is being guarded. When both switches 302 and 303 are open, the voltage of guard signal 103 s determined by the reference voltage 301 and the voltages across impedances 304, 306, and 308. This voltage of guard signal 103 could correspond to the voltage on a filter capacitance in a charge transfer process that is being guarded. When switch 302 is open and switch 303 is closed, the voltage of guard signal 103 is driven to GND. This voltage of

guard signal 103 could correspond to a pre-determined charging voltage of a charge transfer process that is being guarded. With proper choice of impedances 304, 306, 308, a configuration such as circuit 104A allows a guard voltage generating circuit that emulates the voltages associated with charge transfer processes utilizing a "switched time constant" technique, such as in FIGS IB-C. For example, the impedance 304 could be configured to correspond with a filter capacitance formed from a network of components, and impedance 304 could be coupled to more than one voltage to accurately correspond to that of the matched filter capacitance. Note that a variety of reset voltages and charging voltages may be guarded though they may require different switching sequences or references voltages (e.g. Vdd and ground).

[0078] For the embodiment shown in FIG. 3A, when switch 302 is open and switch 303 is open, impedances 304, 306, and 308 form an impedance divider with "common nodes" where impedance 306 connects to impedance 308 and where impedance 304 connects to impedance 306. When switch 302 is closed and switch 303 is open, impedances 306 and 308 form a different impedance divider with a common node where impedance 306 connects to impedance 308.

[0079] An impedance divider is composed of at least two passive impedances in series, where each passive impedance is coupled to at least two nodes. One of these nodes is common to both impedances ("a common node" to which both impedances connect.) The common node serves as the output of the impedance divider. The output of the impedance divider is a function of the voltages and/or currents applied at the "unshared" nodes (the nodes of the two impedances that are not the common node) over time. A simple example of an impedance divider is a voltage divider composed of two capacitances or two resistances. More complex impedance dividers may have unmatched capacitances, resistances, or inductances in series or in parallel. One impedance may also have any combination of capacitive, resistive, and inductive characteristics.

[0080] In the exemplary embodiment of guard voltage generating circuit 104B shown in FIG. 3B, the passive guarding network is comprised of impedance 314. For circuit 104B, guard signal 103 is suitably switched by switch 312 between reference voltage 301 when switch 312 is closed; this voltage of guard signal 103 could correspond to a pre-determined charging voltage. Guard signal 103 suitably switches to a second voltage defined by the voltage across impedance 314 when switch 312 is open; this voltage of guard signal 103

could correspond to the voltage on a filter capacitance. Switch 313 could be closed to remove charge from impedance 314; this voltage of guard signal 103 can correspond to a reset voltage. With proper choice of impedance 314, a configuration as circuit 104B allows a guard voltage generating circuit that emulates the voltages associated with a charge transfer processes utilizing a sigma-delta version of the "switched time constant" technique.

[0081] FIG. 3 C shows another embodiment of the guard voltage generating circuit 104C that includes a passive guarding network comprised of two impedances 324, 326 in series. Circuit 104C is driven by three switches 322, 323, and 325. When switch 322 is closed and switches 323 and 325 are open, the guard signal 103 is the reference voltage 301; this voltage of guard signal 103 could correspond to a pre-determined charging voltage. When switches 322 and 323 are open, and switch 325 is closed, the guard signal 103 is determined by the reference voltage 301 and the voltage across impedances 324, 326; this voltage of guard signal 103 could correspond to the voltage on a filter capacitance. When switch 323 and 325 are closed and switch 322 is open, the guard signal 103 is GND and the charge on impedance 326 is removed; this voltage of guard signal 103 could correspond to a reset voltage. When switches 322 and 323 are open and switch 325 is closed, the impedances 324 and 326 form an impedance divider with a common node at the guard signal 103 output. With proper choice of impedances 324 and 326, a configuration such as circuit 104C allows a guard voltage generating circuit that emulates the voltages associated with charge transfer processes utilizing a "switched capacitance" technique.

[0082] FIG. 3D shows an embodiment of the guard voltage generating circuit 104D with a passive guarding network comprising two impedances 334 and 336 located in series with the reference voltage 301 and a switch 332 to ground (GND). In circuit 104D, guard signal 103 is suitably switched using switch 332. When switch 332 is open, the guard signal 103 is determined by reference voltage 301 and the voltage across impedance 334; this voltage of guard signal 103 could correspond to a pre-determined voltage. When switch 332 is closed, the guard signal 103 is determined by reference voltage 301 and the voltages across impedances 334 and 336; this voltage of guard signal 103 could correspond to an average voltage on a filter capacitance. When switch 332 is closed, the impedances 334 and 336 form an impedance divider that appropriately divides the reference voltage 301 as determined by the type and value of impedance components chosen. That is, impedances 334 and 336 suitably function as a "pull-up" component when switch 332 is open, and impedances 334 and 336 function as an impedance divider when switch 302 is closed. In

the simple case where resistors are used for impedances 334 and 336, the impedance divider is a conventional voltage divider and- the- guard signal 103 when switch 332 closed is proportional to reference voltage 301 via the ratio of the resistance of impedance 336 to the sum of the resistances of impedances 334 and 336. With proper choice of impedances 324 and 326, a configuration as circuit 104D allows a guard voltage generating circuit 104 for "switched voltage divider" type of guard signal 103. The output of circuit 104D can be further adapted, such as modulated in frequency, to produce a "pulse coded modulation" type of waveform for guard signal 103.

[0083] FIG 3 E shows another embodiment of guard signal generating circuit 104E that includes a two switches 342 and 343 coupled to reference voltage 301 and ground, respectively, and no discrete impedances. In the embodiment of 104E, the passive guarding network can thus comprise a simple wire. In circuit 104E, the guard signal suitably switches between reference voltage 301 when switch 342 is closed and switch 343 is open, and ground when switch 342 is open and switch 343 is closed. The configuration of circuit 104E allows a guard voltage generating circuit 104 to provide a degenerate "switched voltage divider" type of guard signal 103 (where there is no voltage divider and the guard signal switches between undivided reference voltage 301 and ground). The configuration of circuit 104E is especially useful for a "pulse coded modulation" type of waveform for guard signal 103, where the guard signal 103 does not change in voltage in step with all repetitions of the charge transfer process used to detect stimulus 101.

[0084] The embodiments of guard voltage generating circuit 104 shown in FIGS. 3A-3E are but five examples of the various alternatives that can be used to determine Hie guard signal 103. Many other options for providing guard signal 103 using switches with and without passive guarding networks comprised of impedances in series and/or parallel and are contemplated here. These alternatives may be quite similar to those shown in FIGS. 3A- 3E. For example, an additional impedance could couple impedance 306 to another reference voltage in parallel with impedance 304 for circuit 104 A. As another example, impedance 314 of circuit 104B can be in parallel with switch 312 instead of switch 313. As a third example, switch 325 of circuit 104C can couple impedance 324 to reference voltage 301 instead of couple impedance 326 to ground. As a further example, switch 332 of 104D can be coupled between impedance 334 and reference voltage 301 instead of between impedance 336 and ground. Other alternatives may differ more drastically, and involve impedances and switches in other configurations.

[0085] Turning to FIGS. 4A-E5 examples with more detail of guard voltage generating circuits 104 are shown in conjunction with a controller such as the controller 102 of FIG: IB. The exemplary circuit 104F shown in FIG. 4A5 is an embodiment of the circuit 104 A shown in FIG. 3 A where impedance 304 is implemented as a capacitance 404, impedance 306 is implemented as resistance 406, and impedance 308 is implemented as capacitance 408 and where switch 302 has been implemented using I/O 402 and switch 303 has been implemented using I/O 403. The configuration of circuit 104F is quite similar to that of the circuitry used to practice the charge transfer process of sensor 100 (FIG. IA). Capacitance 408 is analogous to a measurable capacitance, resistance 406 is analogous to a passive impedance (e.g. 108A-C), and capacitance 404 is analogous to the filter capacitance 110. Switch 302 as implemented using I/O 402 is analogous to switch 118, and switch 303 as implemented using I/O 403 is analogous to switches 116A-C implemented using I/O 119 (FIG. IB). I/O 403 itself is analogous to I/O 119 (FIG. IB). The circuit 104F can thus be driven in a way to match the charge transfer process such that the guard signal 103 would roughly match the voltage 117 of a charge transfer sensing process as shown in FIGS. IB-C5 and minimize charge transfer from the guarding electrode 106 to the filter capacitance 110 at all points of the charge transfer processes used for sensing. Even if a guard signal 103 that differs from voltage 117 is generated using circuit 104F5 it can still be quite effective if it minimizes overall charge transferred between the guarding electrode 106 and the filter capacitance 110 for the set of charge transfer processes that results in the measurements used to determine the value of measurable capacitance.

[0086] The example circuit 104G shown in FIG. 4B is an embodiment of the circuit 104B of FIG. 3B. Both switches 312 and 313 have been implemented using a single I/O 412, and the impedance 314 has been implemented as a network having a resistance 414 and capacitance 415. The example circuit 104G can be driven using something similar to a "one I/O sigrna delta" type "switched time constant" methodology. In such a methodology, switch 313 of I/O 412 is opened (if it is not already open) and switch 312 of I/O 412 is closed to apply the reference voltage 301 (which is the pre-determined voltage), and then switch 312 of I/O 412 is opened to allow charge to share between any guarded capacitances in the system and capacitance 415. When switch 312 of I/O 412 is closed, the capacitance 415 is charged through impedance 414. Closing switch 313 of I/O 412 discharges capacitance 415 through impedance 414. The voltage on capacitance 415 can be measured using I/O 412, and this voltage can be reduced as necessary by closing switch 313 of I/O

412 when the pre-determined voltage is applied to the measurable capacitance (so as not to directly affect the guarded capacitance charge transfer). In this way, the voltage on- capacitance 415 can be controlled to the second guarding voltage. This cycle of first opening switch 313 and closing switch 312 of I/O 412, and then opening switch 312 and closing switch 313 of I/O 412 can be repeated in synchrony with the charge transfer process used to detect proximity and measure the measurable capacitance. The circuit 104G can thus be driven in a way to generate a guard signal 103 that roughly matches the voltages of the measurable capacitance in a charge transfer process such as the one shown in FIGS. IA- B. Circuit 104G can also be driven in a way to generate a guard signal 103 that closely matches the voltages of the measurable capacitance in a single I/O sigma-delta charge transfer process.

[0087] The example circuit 104H shown in FIG. 4C is an embodiment of the circuit 104C of FIG. 3 C. Switches 322 and 323 have been implemented using I/O 422, and switch 325 has been implemented using I/O 425. Impedance 324 has been implemented as capacitance 424, and impedance 326 has been implemented as capacitance 426. The example circuit 104H is analogous to a "switched capacitance" circuit where capacitance 424 (which is a fixed capacitance) is analogous to the measurable capacitance and capacitance 426 is analogous to the filter capacitance. Example circuit 104H can be driven using something similar to a "switched capacitance" methodology. In such a methodology, switch 322 of FO 422 is closed and switch 323 of I/O 422 is opened to apply the reference voltage 301 (which is the pre-determined voltage in the embodiment shown in FIG. 4C) to capacitance 424. Then, switch 322 of I/O 422 is opened and switch 325 of I/O 425 is closed to allow charge to share between capacitances 424 and 426. This cycle of first closing switch 322 of I/O 422 and then opening switch 322 of I/O 422 and closing switch 325 of I/O 425 can be repeated synchronous with the charge transfer process used to detect proximity and measure the measurable capacitance. After the appropriate number of cycles (such as to when the number of executions of the charge transfer process used to generate the results used to determine the measurable capacitance have been performed), switch 323 of I/O 422 and switch 325 of I/O 425 can close to reset the charge on capacitance 426. The circuit 104G can thus be driven in a way to generate a guard signal 103 that has a first guard voltage that is the pre-determined voltage and a second guard voltage that is substantially constant within an execution of the charge transfer process but that rises from the reset voltage with ' each subsequent execution of the charge transfer process before reset. This guard signal 103

would then approximate the voltages of the measurable capacitance in a charge transfer process if the ratio of the fixed capacitance 424 to capacitance 426 is comparable to the ratio of the measurable capacitance to the filter capacitance.

[0088] The example guard signal generating circuit 1041 shown in FIG. 4D is an embodiment of the circuit 104D shown in FIG. 3D. Impedance 334 has been implemented using resistance 434, impedance 336 has been implemented using resistance 436, and switch 332 has been implemented using I/O 432. When switch 332 of I/O 432 is open, the guard signal 103 approaches the reference voltage 301. When switch 332 of I/O 432 is closed, the guard signal 103 is set to a voltage that is proportional to the reference voltage 301 by the ratio of resistance 436 to the sum of resistances 434 and 436. With the circuit 1041 embodiment, a guard signal 103 can be used to approximate the average swing of voltage associated with the measurable capacitance. For example, for the sensor 100 of FIG. IB, the first guard voltage can be applied by opening switch 332 of I/O 432 and applying reference voltage 301 (which can be the pre-determined voltage, for example). Then, the second guard voltage can be applied by closing switch 332 of I/O 432 and applying a fraction of reference voltage 301 (which can be halfway between the applicable threshold voltage and the reset voltage, for example). With the proper timing of the first and second guard voltages defining when and how long they are applied relative to each other and the steps of the charge transfer process used for sensing, and with the proper selection of resistance and reference voltage values, mis guard signal 103 can then exhibit a voltage swing that would then approximate the average voltage swing of the applicable measurable capacitance in the charge transfer executions and provide effective guarding.

[0089] The signal 103 of circuit 1041 can be further adapted with pulse coded modulation of the switching of switch 332. By changing the frequency of the switching and thus the transition between the guard voltages, a different actual guard voltage swing can be generated. Pulse coded modulation can actually be applied to any circuit 104 when control of the frequency of transition is available. However, in cases where the guard signal 103 already approximates the actual voltage 117 exhibited by the measurable capacitance or its average, pulse coding may offer little or no advantage.

[0090] The example guard signal generating circuit 104 J shown in FIG. 4E is an embodiment of the circuit 104E shown in FIG. 3E. The I/O 442 can be directly connected to the guarding electrode(s), such that there is negligible impedance. Switches 344 and 346

of circuit 104E have been implemented using a single I/O 442. When switch 342 of I/O 442 is closed and switch 343 of I/O 442 is open, the guard -signal 103 is set to the logic "high" reference voltage 301 (e.g. Vdd if I/O 442 is a conventional digital I/O). When switch 342 of I/O 442 is open and switch 343 of I/O 442 is closed, the guard signal 103 is set to logic "low" reference voltage (e.g. ground). With the circuit 104J embodiment, since the reference voltage and ground may be set by the limitations of controller 102, it is likely more difficult to generate a guard signal 103 with a swing for each charge transfer process. Therefore, the circuit 104 J may be very amenable to pulse coded modulation. With the proper ratio of transitions between the first and second guard voltages (which can be the predetermined voltage and ground, respectively), an average guard voltage swing can' be generated for guard signal 103 that approximates the average voltage swing exhibited by the measurable capacitance. For example, if the guard signal 103 transitions between the first and second guard voltages three times for every five executions of the charge transfer process for detecting proximity, the average guard voltage swing is three-fifth of the voltage swing between one transition of the first and second guard voltages.

[0091] As discussed earlier, in all of the examples 4A-4E where the switching is generated using a component that also haS measurement capabilities, such as using a digital I/O of a controller, the I/O can also be used to measure the voltage of guard signal 103 as to adjust the guard signal 103 as necessary. The adjustment may take place for the current set of executions of charge transfer processes used to generate the measurement(s) for determining the measurable capacitance, or may take place for the next set of charge transfer processes.

[0092] As noted above, many of the embodiments described herein may be readily implemented using commercially-available components such as conventional integrated circuits and any combination of discrete resistors and/or capacitors. Because of this simplicity, many different types of sensors 100 can be created that share or do not share various components and/or switches. For example, the measurable capacitances associated with the sensing electrodes 112A-C in FIG. IB are coupled to a common filter capacitance 110, but in practice each channel could be coupled to its own filter capacitance 110. Similarly, one or more passive impedances 108A-C and/or any number of switches (e.g. 114, 116A-C, 118) and I/Os (e.g. I/O 119) could be shared between sensing channels in alternate embodiments. This sharing may be exploited across many additional channels to create sensors capable of efficiently sensing numerous measurable capacitances with a

single controller 102. This sharing can reduce cost and size of the overall sensor 100 significantly.

[0093] By implementing multiple sensing channels on a common controller 102, a number of efficiencies can be realized. Frequently, sensing electrodes and/or guarding electrode(s) can be readily formed on a standard printed circuit board (PCB), so duplication of these elements is relatively inexpensive in a manufacturing sense. In a case where the measurable capacitances are expected to be relatively small, then filter capacitance 110 may also be manufacturable in a PCB. In addition, none or one or more resistances, capacitances, and inductances may be formed on a PCB to provide impedances used in the guard voltage generating circuit 104, such as capacitance 404 and resistance 406 of circuit 104F. As a result, many of the various features described above can be readily implemented using conventional manufacturing techniques and structures. However, in some cases, components such as filter caρacitance(s) and/or passive impedance(s) and other impedances may be large enough or require tight enough tolerances to warrant discrete components in many embodiments. In those cases, these components (e.g. filter capacitance 110) may be implemented with one or more discrete capacitors, resistors, inductors, and/or other discrete components.

[0094] Moreover, the total number of signal pins (e.g. those of ADCs and I/Os) required and the number of components can be even further reduced through use of time, frequency, encoding or other multiplexing technique.

[0095] Arranging the sensing electrodes 112A-B in any number of patterns also allows for many diverse types of sensor layouts (including multi-dimensional layouts found in touchpads capable of sensing in one, two or more-dimensions) to be formulated. Alternatively, multiple "button"-type touch sensors and combinations of button-type and touchpad-type input devices can be readily formed from the various channels, or any number of other sensor layouts could be created.

[0096] As stated above, the devices and methods for determhiing capacitance are particularly applicable for use in proximity sensor devices. Turning now to FIG. 5, a block diagram is illustrated of an exemplary electronic system 10 that is coupled to a proximity sensor device 11. Electronic system 10 is meant to represent any type of personal computer, portable computer, workstation, personal digital assistant, video- game player,

communication device (including wireless phones and messaging devices), media device, including recorders and players (including televisions, cable boxes, music players, and video players) or other device capable of accepting input from a user and of processing information. Accordingly, the various embodiments of system 10 may include any type of processor, memory or display. Additionally, the elements of system 10 may communicate via a bus, network or other wired or wireless interconnection. The proximity sensor device 11 can be connected to the system 10 through any type of interface or connection, including I2C, SPI, PS/2, Universal Serial Bus (USB), Bluetooth, RP, IRDA, or any other type of wired or wireless connection to list several non-limiting examples.

[0097] Proximity sensor device 11 includes a controller 19 and a sensing region 18. Proximity sensor device 11 is sensitive to the position of a stylus 114, finger and/or other input object within the sensing region 18 by measuring the resulting capacitance. "Sensing region" 18 as used herein is intended to broadly encompass any space above, around, in and/or near the proximity sensor device 11 wherein the sensor is able to detect a position of the object. In a conventional embodiment, sensing region 18 extends from the surface of the sensor in one or more directions for a distance into space until signal-to-noise ratios prevent object detection. This distance may be on the order of less than a millimeter, millimeters, centimeters, or more, and may vary significantly with the size of sensing electrodes, type of position sensing technology used, and the accuracy desired. Accordingly, the planarity, size, shape and exact locations of the particular sensing regions 18 will vary widely from embodiment to embodiment.

[0098] In operation, proximity sensor device 11 suitably detects a position of stylus 14 by measuring the measurable capacitance associated with the plurality of electrodes and finger or other input object within sensing region 18, and using controller 9, provides electrical or electronic indicia of the position to the electronic system 10. The system 10 appropriately processes the indicia to accept inputs from the user, to move a cursor or other object on a display, or for any other purpose.

[0099] In a common implementation of a touch sensor device a voltage is typically applied to create an electric field across a sensing surface. A capacitive proximity sensor device 11 would then detect the position of an object by detecting changes in capacitance caused by the changes in the electric field due to the object. For example, the sensor of proximity sensor device 11 can use arrays of capacitive sensing electrodes to support any

number of sensing regions. As another example, the sensor can use capacitive sensing technology in combination with resistive sensing technology to support the same sensing region or different sensing regions. Depending on sensing technique used for detecting object motion, the size and shape of the sensing region, the desired performance, the expected operating conditions, and the like, proximity sensor device 11 can be implemented with a variety of different ways. The sensing technology can also vary in the type of information provided, such as to provide "one-dimensional" position information (e.g. along a sensing region) as a scalar, "two-dimensional" position information (e.g. horizontal/vertical axes, angular/radial, or any other axes that span the two dimensions) as a combination of values, and the like.

[00100] The controller 19, sometimes referred to as a proximity sensor processor or touch sensor controller, is coupled to the sensor and the electronic system 10. In general, the controller 19 measures the capacitance using any of the various techniques described above, and communicates with the electronic system. The controller 19 can perform a variety of additional processes on the signals received from the sensor to implement the proximity sensor device 11. For example, the controller 19 can select or connect individual sensing electrodes, detect presence/proximity, calculate position or motion information, and report a position or motion when a threshold is reached, and/or interpret and wait for a valid tap/stroke/character/button/gesture sequence before reporting it to the electronic system 10, or indicating it to the user. The controller 19 can also determine when certain types or combinations of object motions occur proximate the sensor.

[00101] In this specification, the term "controller" is defined to include one or more processing elements that are adapted to perform the recited operations. Thus, the controller 19 can comprise all or part of one or more integrated circuits, firmware code, and/or software code that receive electrical signals from the sensor, measure capacitance of the electrodes on the sensor, and communicate with the electronic system 10. In some embodiments, the elements that comprise the controller 19 would be located with or near the sensor. In other embodiments, some elements of the controller 19 would be with the sensor and other elements of the controller 19 would reside on or near the electronic system 100. In this embodiment minimal processing could be performed near the sensor, with the majority of the processing performed on the electronic system 10.

[00102] Again, as the term is used in this application, the term "electronic system" broadly refers to any type of device that communicates with proximity sensor device 11. The electronic system 10 could thus comprise any type of device or devices in which a touch sensor device can be implemented in or coupled to. The proximity sensor device could be implemented as part of the electronic system 10, or coupled to the electronic system using any suitable technique. As non-limiting examples the electronic system 10 could thus comprise any type of computing device, media player, communication device, or another input device (such as another touch sensor device or keypad). In some cases the electronic system 10 is itself a peripheral to a larger system. For example, the electronic system 10 could be a data input or output device, such as a remote control or display device, that communicates with a computer or media system (e.g., remote control for television) using a suitable wired or wireless technique. It should also be noted that the various elements (processor, memory, etc.) of the electronic system 10 could be implemented as part of an overall system, as part of the touch sensor device, or as a combination thereof. Additionally, the electronic system 10 could be a host or a slave to the proximity sensor device 11.

[00103] It should be noted that although the various embodiments described herein are referred to as "proximity sensor devices", "touch sensor devices", "proximity sensors", or "touch pads", these terms as used herein are intended to encompass not only conventional proximity sensor devices, but also a broad range of equivalent devices that are capable of detecting the position of a one or more fingers, pointers, styli and/or other objects. Such devices may include, without limitation, touch screens, touch pads, touch tablets, biometric authentication devices, handwriting or character recognition devices, and the like. Similarly, the terms "position" or "object position" as used herein are intended to broadly encompass absolute and relative positional information, and also other types of spatial- domain information such as velocity, acceleration, and the like, including measurement of motion in one or more directions. Various forms of positional information may also include time history components, as in the case of gesture recognition and the like. Accordingly, proximity sensor devices can appropriately detect more than the mere presence or absence of an object and may encompass a broad range of equivalents.

[00104] It should also be understood that while the embodiments of the invention are described herein the context of a fully functioning proximity sensor device, the mechanisms of the present invention are capable of being distributed as a program product in a variety of forms. For example, the mechanisms of the present invention can be implemented and distributed as a proximity sensor program on a computer-readable signal bearing media. Additionally, the- embodiments of the present invention apply equally regardless of the particular type of signal bearing media used to carry out the distribution. Examples of signal bearing media include: recordable media such as memory cards, optical and magnetic disks, hard drives, and transmission media such as digital and analog communication links.

[00105] Various other modifications and enhancements may be performed on the structures and techniques set forth herein without departing from their basic teachings. Accordingly, there are provided numerous systems, devices and processes for detecting and/or quantifying one or more measurable capacitances. While at least one exemplary embodiment has been presented in the foregoing detailed description, it should be appreciated that a vast number of variations exist. The various steps of the techniques described herein, for example, may be practiced in any temporal order, and are not limited to the order presented and/or claimed herein. It should also be appreciated that the exemplary embodiments described herein are only examples, and are not intended to limit the scope, applicability, or configuration of the invention in any way. Various changes can therefore be made in the function and arrangement of elements without departing from the scope of the invention as set forth in the appended claims and the legal equivalents thereof.

「特表2009-508086およびWO2006133084より引用」

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[Claims] フラッシュ・メモリー装置における選択的低速プログラミングの収束

【特許請求の範囲】
【請求項1】
ワード・ラインに接続された行とビットラインに接続された列とを有するメモリー・セルのアレイを備えたメモリー装置における選択的低速プログラミング収束のための方法であって、
複数個のメモリー・セルの各々に対するスレッショルド電圧を上昇させ、
各ビット・ラインは、関係するメモリー・セルのスレッショルド電圧が二つの検証スレッショルド電圧のうちの第一のスレッショルド電圧に達したときにだけバイアスされるように、前記複数個のメモリー・セルに接続された複数のビット・ラインを選択的にバイアスするようにした、方法。
【請求項2】
請求項1の方法であって、スレッショルド電圧を上昇させることは、プログラムされているメモリー・セルに接続された予め定められているワード・ラインに複数個のプログラミング・パルスを発生させることを含む、方法。
【請求項3】
請求項1の方法であって、更に、前記第一のスレッショルド電圧以下のスレッショルド電圧を有するメモリー・セルをプログラムを継続させるようにする、方法。
【請求項4】
請求項1の方法であって、更に、プログラムされている各メモリーに対するスレッショルド電圧を判断するために検証動作を実行するようにした、方法。
【請求項5】
請求項1の方法であって、前記メモリー装置は、フラッシュ・メモリー装置を備えている、方法。
【請求項6】
請求項5の方法であって、前記フラッシュ・メモリー装置は、NAND型フラッシュ・メモリーもしくはNOR型フラッシュ・メモリーのいずれかである、方法。
【請求項7】
請求項1の方法であって、前記第二の検証スレッショルド電圧は、前記メモリー・セルがプログラムされているとみなされるスレッショルド電圧である、方法。
【請求項8】
請求項1の方法であって、前記スレッショルド電圧は、メモリー・セル内にプログラム可能な、複数個の可能なマルチ・レベル状態の一つを示すスレッショルド電圧配分の一部である、方法。
【請求項9】
請求項1の回路であって、更に、
複数個のメモリー・セルの各々にプログラミング動作を実行し、
複数個のメモリー・セルの各々スレッショルド電圧を判断するために、各メモリー・セルに対して検証動作を実行するようにした、方法。
【請求項10】
請求項9の方法であって、プログラミング動作を行うことは、ステップ電圧によって増加的に上昇する複数個のプログラミング電圧パルスを発生することを含む、方法。
【請求項11】
請求項9の方法であって、更に、複数個のメモリー・セルに接続されているビット・ラインを、少なくとも第二の検証スレッショルド電圧に等しいスレッショルド電圧を有するビットランに関連したメモリー・セルに応じて、禁止電圧により選択的にバイアスするようにした、方法。
【請求項12】
請求項11の方法であって、前記禁止電圧は供給電圧である、方法。
【請求項13】
メモリー装置であって、
行と列とに配列されたメモリー・セルのアレイであって、前記行はワード・ラインにより接続され、また、前記列はビット・ラインにより接続されていて、各メモリー・セルは関連するスレッショルド電圧を有しているものと、
メモリー・セルのアレイに対するプログラミングを制御する制御回路であって、この制御回路は、プログラムされる一組のメモリーセルの関連するスレッショルド電圧を高めるための複数個のプログラミング・パルスの生成を制御するようになっており、更に、この制御回路は、第一の検証スレッショルド電圧に等しいかあるいはそれよりも高いが、第二の検証スレッショルド電圧よりも低いスレッショルド電圧を有するメモリー・セルに関連したビット・ラインに対してだけ、選択的にバイアスを制御するようになっている、制御回路とを、
備えるメモリー装置。
【請求項14】
請求項13の装置であって、メモリー・セルの前記アレイは、フローティング・ゲート電解効果型トランジスタである、装置。
【請求項15】
請求項13の装置であって、前記第二の検証スレッショルド電圧に等しいかそれよりも高いスレッショルド電圧は、プログラムされたメモリー・セルを示している、装置。
【請求項16】
請求項13の装置であって、前記制御回路は、更に、前記第二の検証スレッショルド電圧よりも低いスレッショルド電圧に応じて、前のプログラミング・パルスよりも予め定められたステップ電圧分だけ高くなる追加的なプログラミング・パルスの生成を制御するようにされている装置。
【請求項17】
請求項13の装置であって、前記メモリー装置は、NAND型のフラッシュ・メモリー装置である、装置。
【請求項18】
請求項13の装置であって、前記制御回路は、前記第一の検証スレッショルド電圧にまだ到達していないスレッショルド電圧を有するメモリー・セルに関連した全てのビット・ラインを、0ボルト(V)でバイアスするようにされた、装置。
【請求項19】
メモリー・プログラム信号を生成するプロセッサーと、
メモリー・プログラム信号に応じて動作する前記プロセッサーに接続されたメモリー装置とを備えたメモリー・システムであって、
前記装置は、
行と列とに配列されたメモリー・セルのアレイであって、前記行はワード・ラインにより接続され、また、前記列はビット・ラインにより接続されていて、各メモリー・セルは関連するスレッショルド電圧を有しているものと、
メモリー・セルのアレイに対するプログラミングを制御する制御回路であって、この制御回路は、プログラムされる1セットのメモリー・セルの関連するスレッショルド電圧を高めるために複数個のプログラミング・パルスの生成を制御するようになっており、更に、この制御回路は、第一の検証スレッショルド電圧に等しいかあるいはそれよりも高いが、第二の検証スレッショルド電圧よりも低いスレッショルド電圧を有するメモリー・セルに関連したビット・ラインに対してだけ、選択的にそのバイアスを制御するようになっている、制御回路とを、
備えるメモリー装置。
【請求項20】
ワード・ラインによって接続された行と、ビット・ラインによって接続された列とを有するメモリー・セルのマトリックスを備えたフラッシュ・メモリー装置における選択的低速プログラミング収束のための方法であって、
マルチレベル・メモリー・セルの各セット(組)に対してプログラミング動作を実行し

前記セットの各メモリー・セルは、スレッショルド電圧配分を有し、
プログラミング動作は、直前のパルスから増加的に高められ且つ前記メモリー・セルのセットへ接続された各ワード・ラインへ与えられる、複数個のプログラミング・パルスを備え、
前記スレッショルド電圧配分は、各プログラミング・パルスに応じて高くなるり、
各プログラミング・パルスの後、各メモリーセルのスレッショルド電圧配分を判断するために、各プログラミング・パルスに対して検証動作を実行し、
スレッショルド電圧配分において検証前スレッショルド電圧に等しいかそれよりも高く且つ検証スレッショルド電圧よりも低い最大電圧を有するメモリー・セルに関連したビット・ラインのみを、第一のバイアス電圧によって、選択的にバイアスし、前記第1のバイアス電圧は0ボルトよりも高く且つ供給電圧よりも低く、そして禁止電圧によって、スレッショルド電圧において少なくとも検証スレッショルド電圧に等しい最大電圧を有するメモリー・セルに関連した各ビット・ラインだけを、選択的にバイアスする、方法。
【請求項21】
請求項20の方法であって、前記第一のバイアス電圧は、0.5から0.9ボルト(V)の範囲にある、方法。
【請求項22】
請求項20の方法であって、前記スレッショルド電圧配分は、前記メモリー・セルにプログラムされた複数の状態の一つを示している、方法。

What is claimed is:

1. A method for selectively slow programming convergence in a memory device comprising an array of memory cells having rows coupled by word lines and columns coupled by bit lines, the method comprising: increasing a threshold voltage for each of a plurality of memory cells; and selectively biasing bit lines coupled to the plurality of memory cells such that a bit line is only biased when the threshold voltage of an associated memory cell reaches a first verify threshold voltage of two verify threshold voltages, the first verify threshold voltage being less than the second verify threshold voltage.

2. The method of claim 1 wherein increasing the threshold voltage comprises generating a plurality of programming pulses on a predetermined word line coupled to the memory cell being programmed.

3. The method of claim 1 and further including continuing to program memory cells having a threshold voltage below the first verify threshold voltage.

4. The method of claim 1 and further including performing a verify operation to determine the threshold voltage for each memory cell being programmed.

5. The method of claim 1 wherein the memory device comprises a flash memory device.

6. The method of claim 5 wherein the flash memory device is one of a NAND ― type flash memory or a NOR - type flash memory.

7. The method of claim 1 wherein the second verify threshold voltage is a threshold voltage at which the memory cell is considered to be programmed.

8. The method of claim 1 wherein the threshold voltage is part of a threshold voltage distribution indicating one of a plurality of possible multilevel states programmable into the memory cell.

9. The method of claim 1 and further comprising: performing a programming operation on each of a plurality of memory cells; and performing a verify operation on each of the plurality of memory cells to determine its respective threshold voltage.

10. The method of claim 9 wherein performing the programming operation comprises generating a plurality of programming voltage pulses that increase incrementally by a step voltage.

11. The method of claim 9 and further including selectively biasing bit lines, coupled to the plurality of memory cells, with an inhibit voltage in response to a memory cell associated with the bit line having a threshold voltage at least equal to the second verify threshold voltage.

12. The method of claim 11 wherein the inhibit voltage is the supply voltage.

13. A memory device comprising: an array of memory cells arranged in rows and columns such that the rows are coupled by word lines and the columns are coupled by bit lines, each memory cell having an associated threshold voltage; and control circuitry that controls programming of the array of memory cells, the control circuitry adapted to control generation of a plurality of programming pulses to increase the associated threshold voltages of a set of memory cells to be programmed, the control circuitry further adapted to selectively control biasing of only a bit line associated with a memory cell having a threshold voltage that is equal to or greater than a first verify threshold voltage but less than a second verify threshold voltage.

14. The device of claim 13 wherein the array of memory cells is comprised of floating gate field effect transistors.

15. The device of claim 13 wherein a threshold voltage that is equal to or greater than the second verify threshold voltage is indicative of a programmed memory cell.

16. The device of claim 13 wherein the control circuitry is further adapted to control generation of additional programming pulses, increasing by a predetermined step voltage from a previous programming pulse, in response to threshold voltages that are less than the second verify threshold voltage.

17. The device of claim 13 wherein the memory device is a NAND flash memory device.

18. The device of claim 13 wherein the control circuitry is further adapted to bias, at OV, all bit lines associated with memory cells having threshold voltages that have not yet reached the first verify threshold voltage.

19. A memory system comprising: a processor that generates memory program signals; and a memory device coupled to the processor that operates in response to the memory program signals, the device comprising: an array of memory cells arranged in rows and columns such that the rows are coupled by word lines and the columns are coupled by bit lines, each memory cell having an associated threshold voltage; and control circuitry that controls programming of the array of memory cells, the control circuitry adapted to control generation of a plurality of programming pulses to increase the associated threshold voltages of a set of memory cells to be programmed, the control circuitry further adapted to selectively control biasing of only a bit line associated with a memory cell having a threshold voltage that is equal to or greater than a first verify threshold voltage but less than a second verify threshold voltage.

20. A method for selectively slow programming convergence in a flash memory device comprising a matrix of memory cells having rows coupled by word lines and columns coupled by bit lines, the method comprising:

performing a programming operation on each of a set of multilevel memory cells, each memory cell of the set having a threshold voltage distribution, the programming operation comprising a plurality of programming pulses that increase incrementally from a previous pulse and are applied to each word line coupled the set of memory cells, the threshold voltage distribution increasing in response to each programming pulse; performing a verify operation, after each programming pulse, on each memory cell to determine its respective threshold voltage distribution; selectively biasing, with a first bias voltage, only each bit line that is associated with a memory cell having maximum voltage in its threshold voltage distribution that is equal to or greater than a pre-verify threshold voltage and less than a verify threshold voltage, the first bias voltage being greater than OV and less than a supply voltage; and selectively biasing, with an inhibit voltage, only each bit line that is associated with a memory cell having the maximum voltage in the threshold voltage that is at least equal to the verify threshold voltage.

21. The method of claim 20 wherein the first bias voltage comprises a voltage in a range of O.5 to O.9V.

22. The method of claim 20 wherein the threshold voltage distribution indicates one of a plurality of states programmed into the memory cell.

「特表2009-509276およびWO2006138413より引用」

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フラッシュ・メモリー装置における選択的低速プログラミングの収束

フラッシュ・メモリー装置における選択的低速プログラミングの収束

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、広くはメモリー装置に関するものであり、特にフラッシュメモリ装置としてのメモリー装置に関するものである。
【背景技術】
【0002】
メモリー装置は一般的に、コンピュータあるいはその他の電子装置内に、内部的な半導体の集積回路として設けられている。メモリーには、ランダム・アクセス・メモリー(RAM)、リード・オンリー・メモリー(ROM)、ダイナミック・ランダム・アクセス・メモリー(DRAM)、シンクロナス・ダイナミック・ランダム・メモリー(SDRAM)など、数多くの異なるタイプのものが存在する。
【0003】
フラッシュ・メモリーは、1バイト単位ではなく、一時に、ブロック単位で消去およびプログラムができるタイプのメモリーである。代表的なフラッシュ・メモリーは、多数のメモリー・セルを有するメモリー・アレイを備えている。メモリー・セルの各々は、電荷を保持しておくことのできるフローティング・ゲート電界効果型トランジスタを有している。前記セルは、通常、いくつかのブロックにグループ分けされている。一つのブロック内における各セルは、フローティング・ゲートを充電(チャージ)することによって、ランダム・ベースで電子的にプログラムされる。一つのセル内のデータは、前記フローティング・ゲート内の電荷が存在するかあるいは存在しないかによって判断(または決定:determine)される。前記電荷は、ブロック消去動作によって前記フローティング・ゲートから取り除かれる。
【0004】
前記メモリー・セルは、セルあたり一ビット単位(即ち、シングル・レベル・セル-SLC)で、または、セルあたり多数ビット単位(即ち、マルチレベル・セル-MLC)で、プログラムされ得る。各セルのスレッショルド電圧(Vt)は、セル内に記憶されているデータを判断する。例えば、セルあたり一ビット方式の場合、Vtが0.5ボルト(V)ということでプログラムされているセルを示すことができ、一方、マイナス0.5ボルト(-0.5V)のVtの場合は、消去されたセルを表すことができる。マルチレベル・セルの場合、各々が、異なる状態を示す多数のVtウィンドウを持つ。マルチレベル・セルは、一つのビット・パターンをセルの一つの特定の電圧配分(または分布:distribution)に割り当てることによって、従来のフラッシュ・セルの持つアナログ的性質を利用している。この技術により、セルに割り当てられた電圧範囲の数(quantity)に応じてセルあたり二つもしくはそれ以上のビットを記憶することが可能になる。
【0005】
Vt配分は、一つの配分の高い方の電圧が次の配分の低い方のVtと重なりあう可能性が少なくなるように十分に離れているようにすることが重要である。この重なり合いは、集積回路の雑音(ノイズ)もしくは温度変化によって起こり得る。種々のスレッショルド電圧配分間により大きなギャップを作るための一つの方法は、配分そのものの幅を狭くすることである。しかし、メモリー・セルは異なるレートでプログラム動作するので問題である。
【0006】
速いメモリー・セルは、遅いセルよりも前にプログラムされ得る。何故なら、速いセルは、より少ないプログラム・パルスしか必要としないからである。その結果、より速いセルによってより幅の広い配分が作られことから、より速いセルに対するVt配分が、遅いセルよりもいろいろ異なる配分になったり、および/または、他の配分に接近してしまうという結果を生ずる。
【0007】
この問題を解決するための一つの方法は、田中その他(Tanakaetal.)へ付与され東芝(Toshiba)とサンディスク(SanDisk)へ譲渡されている米国特許第6,643,188号に図解されている。田中その他は、第1および第2の検証ステップ電圧(step verify voltages)を使用する2段階プログラム法(two-stepprogramming method)を開示している。プログラムされている一つのメモリー・セルのスレッショルド電圧が、第1の検証ステップ電圧に達すると、プログラムされている全てのセルに対して書き込み制御電圧が変更される。このことにより、全てのメモリー・セルのプログラム動作(programming)が減速される。
【0008】
この方法の一つの問題点は、プログラム動作の処理能力を低下させてしまうということである。プログラムされているセル全てのプログラム動作速度を減速させると、速いセルであるにしろ遅いセルであるにしろ全てのセルをプログラムするために要する時間を増大させることになる。
【0009】
より狭い配分を作るために用いられる別の方法は、セルがプログラムされた状態に近づくにつれて、プログラミング・パルスのステップ電圧を調節することである。しかしながら、この方法も、ビット全てに対するプログラム動作を遅くし、その結果、プログラム処理能力を低下させてしまう。このことは、インクリメントがより小さいことにより、到達するまでに時間のかかる追加のプログラミング・パルスを必要とする、より高い配分において顕著である。
【発明の開示】
【0010】
上述した理由と、本明細書を読み且つ理解すれば当業者にとっては速やかに明らかになるであろう以下に述べる理由とにより、メモリー装置のプログラム処理能力を低下させることなく、狭いVt配分を発生させる方法が本技術分野において要望されていた。
【発明を実施するための最良の形態】
【0011】
本発明についての以下の詳細な説明において、その一部である添付図面を参照する。添付の図面には、本発明が具体化され得る特定の実施例が図面により示されている。図面において、いくつかの図を通して用いられている同等の数字は、実質的に同等の構成部品(コンポーネント)を表している。これらの実施例は、当業者であれば本発明を実施化できるように、十分詳細に説明されている。その他の実施例も利用することができ、構成的、論理的、および電気的変更は、本発明の範囲を逸脱することなく可能である。それ故、以下の詳細な説明は、限定的な性質のものであるととるべきではなく、本発明の範囲は、添付された特許請求の範囲およびその同等物によってのみ画定される。
【0012】
図1は、本発明による主たるNAND型フラッシュ・メモリー・アレイの簡略化された図を示している。図1のメモリー・アレイは、明瞭にするために、メモリー・アレイに通常必要とされる素子の全てを示してはいない。例えば、要求されるビット・ラインの数は、実際には、メモリ密度(memorydensity)によって決まるが、図では、2本のビット・ライン(BL1およびBL2)のみが示されている。ビット・ラインは以後(BL1-BLN)と称する。
【0013】
アレイは、一連の列(columns)104,105に配列されたフローティング・ゲート・セル101のアレイから構成されている。フローティング・ゲート・セル101の各々は、各一連のチェーン104,105において、ドレイン・ソースに結合されている。多数の一連の繋がり(strings)104,105を横切って伸びるワード・ライン(WL0-WL31)は、行(row)の各フローティング・ゲート・セルの制御
ゲートへ結合されていて、それらの動作を制御する。前記ビット・ライン(BL1-BL31)は、最終的には、各セルの状態を検出するセンス・アンプ(sense amplifiers)(図示せず)へ結合されている。
【0014】
動作において、前記ワード・ライン(WL0-WL31)は、一連のチェーン104,105の中の書き込みもしくは読み出しの行われるべき各フローティング・ゲート・メモリー・セルを選択し、各一連の繋がり104、105における残りのフローティング・ゲート・メモリー・セルを通過モード(a passthroughmode)に動作させる。フローティング・ゲート・メモリー・セル101の各一連の繋がり104、105は、ソース選択ゲート116、117によってソース・ライン106に結合され、またドレイン選択ゲート112,113によって、各ビット・ライン(BL1-BLN)へ結合されている。ソース選択ゲート116,117は、それぞれの制御ゲートへ結合されているソース選択ゲート制御ラインSG(S)118によって制御される。ドレイン選択ゲート112、113は、ドレイン選択制御ラインSG(D)114によって制御される。
【0015】
標準的な従来技術によるプログラミング動作中、プログラムされるべきフラッシュ・メモリー・セル用の選択されたワード・ラインは、一連の上昇電圧プログラミング・パルスによりバイアスされている。この電圧プログラミング・パルスは、予め定められたプログラミング電圧(例えば、おおよそ16ボルト)よりも高い初期電圧で始まる。各プログラミング・パルスの後、0ボルトのワード・ライン電圧が0ボルトで検証動作が行われ、セルのスレッショルド電圧Vtが適正なプログラムされた電圧(例えば、0.5ボルト)まで増加したかどうかが判断される。
【0016】
残りのセル用の選択されなかったワード・ラインは、プログラム動作中、通常はプログラミング電圧(例えば、おおよそ10ボルト)よりも低い電圧でバイアスされる。一実施例において、選択されなかったワード・ラインの電圧は、接地電位(groundpotential)よりも高ければどのような電圧であってもよい。メモリー・セルの各々は、実質的に同様のやり方でプログラムされる。
【0017】
本発明のメモリー・アレイは、複数のメモリー・ブロックに細分化される。メモリー・ブロックの数は、普通、メモリー装置の大きさ(例えば、512MB,1GB)によって決定される。各メモリー・ブロックは、64ページから成っている。
【0018】
図1に図示されているアレイは、NAND型アーキテクチュア・アレイ用のものである。しかしながら、本発明の実施例は、アレイのアーキテクチュアについては、特定のひとつのものに限定されることはない。例えば、本発明はNOR型あるいはAND型のアーキテクチュア・アレイであっても適正に動作する。
【0019】
図2は、本発明の選択的低速プログラム収束法のための一実施例のフローチャートを図示している。データを一つもしくは二つ以上のメモリー・セルへ書き込むためのコマンドが受け取られる201。データは、シングル・ビットであっても、あるいはマルチプル・ビットであってもよい。
【0020】
既に説明したように、プログラミング・パルスが生成され203、選択されたワード・ラインへ与えられる。続いて、プログラム検証動作が行われ205、セルが適正にプログラムされたかどうかが判断される207。検証動作は、単純に、セルの内容を判断するためのセルの読み出しと、読み出されたデータと所望のデータとの比較である。
【0021】
もしもセルがプログラムされたとすれば、そのドレイン接続(例えば、それが接続されているビット・ライン)は、プログラム禁止電圧でバイアスされる215。一実施例にお
いて、VBLは、プログラミング中に用いられるバイアスとして0ボルトのビット・ライン・バイアスからVCCまで高められる。別の実施例では、VBL用として別の禁止電圧を使用できる。
【0022】
もしも検証動作により、セルが所望のデータで未だプログラムされていないと判断すると207、その特定状態に対する検証前電圧(pre-verify voltage)に達したかどうかを判断する209ために、そのセルに対するスレッショルド電圧がチェックされる。各状態は、検証前電圧レベルを持っていて、その特定状態に対するのスレッショルド電圧が前記レベルに達すると、その特定のセルのプログラミングは、セルに結合された前記ビット・ラインをバイアスすることによって減速される211。
【0023】
従来技術と異なり、本発明による方法は、セルにプログラムされている特定の状態における検証前スレッショルドを通過した各セルのプログラミングを選択的に減速させる。プログラミング中のその他のセルは、前記ビット・ラインのバイアスによって影響されることはないので、それらに対する通常のプログラミング速度でプログラムされる。このことは、プログラミング処理能力を低下させることなくVt配分を狭くするという効果を生む。
【0024】
検証前電圧レベルは、図3に示され且つ続いて説明するように、検証前電圧レベルよりも低い。例えば、第1のプログラムされた状態(即ち、「10」)の場合、検証前電圧レベルは0.3ボルトであり、検証電圧レベルは0.5ボルトとすることができる。別の実施例の場合には、別の電圧を使用することができ、また、検証電圧および検証前電圧との電圧差を違うものとしてもよい。
【0025】
ビット・ラインのバイアスは、メモリー・セル・トランジスタによる電圧降下を減少させる結果、セルに与えられる効果的なプログラミング電圧を低下させる。プログラミング電圧を下げれば下げるほど、そのセルに対するVtの動きを低速化できる。一実施例において、ビット・ラインのバイアス電圧(VBL)は、0.5から0.9の範囲内にある。しかしながら、本発明は、ある特定の電圧もしくは電圧範囲に限定されるものではない。
【0026】
ビット・ライン電圧VBLが上昇した後211、プログラミング処理は、別のプログラミング・パルスを発生させる203ことによって繰り返される。このプログラミング・パルスは、その前のパルスよりも増加されて大きいものである212。一実施例において、プログラミング・パルスは200ミリボルト(mV)づつ高くなるステップ電圧である。このステップ電圧は、図解の目的のためだけのものであり、本発明は、プログラミング・パルス・レベルを高くするどのようなステップ電圧でも使用することができる。
【0027】
しかしながら、メモリー・セル・トランジスタによる電圧降下は、VBLが高くなることによって逆に小さくなるので、高くなったプログラミング・パルス電圧は、セルのプログラミングに対してはそれを低下させる効果を生ずることになる。セルにおけるその特定の状態のプログラミング動作は、セルがプログラムされ且つ前記VBLが禁止電圧にまで上昇するまで継続する。
【0028】
もし、検証前電圧レベルへ達しなかった場合207、プログラミング・パルス電圧はステップ電圧によって高くされ213、増加的に高くされたプログラミング・パルスがそのセルのワード・ラインへ与えられる203。プログラミング処理は、検証前電圧レベルに達するまで繰り返され209、プログラミングを遅くするようビット・ライン電圧が調節され211、そして、セルは最終的に、ビット・ライン電圧が禁止電圧まで高められるように215プログラムされる207。
【0029】
図2の方法は、選択的な手法により、各ビットに対して実行される。ひとつのビットが検証前電圧に達したときに全てのセルのビット・ラインをバイアスする代わりに、検証前スレッショルドに達した各セル用のビット・ラインの電圧のみが高められてプログラミング速度を低下させる。
【0030】
マルチ・レベル・セル(multi-levelcell)を使用するメモリー装置においては、各ビットは、同一のページ・アドレスもしくは複数ページ・アドレス(multiple pageaddresses)に存在している。同一ページ・アドレスに二つのビットがある場合、両ビットは同時に変更される。換言すれば、同一ページ・アドレスのプログラミング処理は、消去された状態「11」からプログラムされた状態「00」へ直接移行する。もし、一つもしくはそれ以上の複数ビットが異なるページ・アドレスにある場合、一度に一つのビットだけが変更される。例えば、消去された状態「11」からプログラムされた状態「00」へ行くには、通常は、これらの状態がどこに位置づけられているかによって、状態「10」か状態「01」のいずれかを経由して行く必要がある。本発明による選択的低速プログラミング収束法は、これら実施例のいずれにおいても機能する。
【0031】
図3は、本発明によるVt配分301-304の実施例を示す図である。図では、消去状態「11」301は、負のVt領域にあることを示している。状態「10」302、「00」303、および「01」304は、それぞれ、電圧が高くなっていくVt配分である。
【0032】
各「消去されない」配分302-303は、既に説明したように、それぞれ関連する検証前電圧(PVFY1-PVFY3)を有している。各「消去されない」状態303-304は、前記検証前電圧よりも高い検証電圧(VFY1-VFY3)も有している。
【0033】
本発明による選択的低速プログラミング収束法は、図示されている、状態の数、あるいは各状態におけるVtの特定なマッピング位置(mapped location)に限定されるものではないので、図3に示されている図は、あくまでも図解する目的のためだけのものである。本発明は、配分についての特定なバイナリー・コーディングに関するものではなく、広く言えば、一般的な配分から、高いVtを有する異なる配分への移行に関するものである。
【0034】
例えば、他の実施例において、マルチ・レベル・セルは、二つ以上のビットを持つことができ、その結果、追加的な配分が必要となっている。更に他の実施例においては、各状態は、異なる場所にマッピングされている。例えば、状態「10」は、より高いVt配分にマッピングされ、状態「01」がより低いVt配分にマッピングされるようにし得る。本発明による実施例は、このようにどのような場合であっても適正に動作することができる。
【0035】
図4は、図2に示した選択的低速プログラミング収束法による、その結果のデータ・ビット電圧レベルとビット・ライン電圧レベルとを有するプログラミング・パルスの具体例をプロットした図である。下方のプロットは、プログラミング・パルスを示しており、各パルスの電圧レベルは、底軸に沿ってVstepづつ高くなっている。図示して実施例は、Vstepとして200ミリボルト(mV)を使用している。しかしながら、本発明は、ステップ電圧が特定のひとつの値に限定されるものではない。
【0036】
図の丸は、異なるレート(rate)でプログラミングする二つのビットを表している。黒丸(solid circle)は、白丸(hollow circle)よりも速いレートでプログラミングする。丸が上方へ向かう動きはVtが高くなっていく様子を表
している。PVFY1スレッショルド値の前に、低速ビットはΔVtが200ミリボルト(mV)で上昇する。黒丸(すなわち速いビット)が最初に検証前電圧に達する。図示した実施例において、これは、図3において説明したように、PVFY1として示されている。しかしながら、この値は、例えばPVFY2-3といった他の検証前電圧あるいはその他のいかなる値であってもよい。
【0037】
速いビットが検証前電圧スレッショルドに達したとき、上方のグラフが示しているように、ビット・ラインには、約0.6ボルト(V)の電圧が与えられる。このとき、低速ビットのビット・ラインは依然として0ボルトである。
【0038】
真中のグラフは、「速い」ビットが今や遅いレート、即ち、ステップ電圧が200ミリボルト(mV)に等しく0<K<1である場合、ΔVt=200*Kで上昇していることを示している。ステップ電圧を別の値にした場合には異なるΔVtとなる。
【0039】
低速ビットと速いビットの両方が検証電圧スレッショルドVFY1に達すると、上方のグラフが示しているように、禁止電圧Vccがビット・ラインに与えられる。かくして、真中のグラフが示しているように、プログラミング動作の終了により、各ビットのVtの上昇が停止する。
【0040】
図5は、プロセッサー510に接続された、本発明の一実施例であるメモリー装置500の機能を示したブロック図である。前記プロセッサー510は、、マイクロプロセッサー、プロセッサー、または、その他の種類の制御回路であってよい。メモリー装置とプロセッサー510は電子システム520の一部を形成している。メモリー装置500は、本発明の理解を助けるためにメモリーの特徴だけに絞って簡略化してある。
【0041】
メモリー装置は、メモリー・セルのアレイ530を備えている。一実施例において、このメモリー・セルは、不揮発性のフローティング・ゲート付のメモリー・セルであって、メモリー・アレイ530は、行と列とからなるバンクに配置されている。
【0042】
アドレス・バッファー回路540が、アドレス入力接続542(A0-Ax)に与えられるアドレス信号をラッチするために設けられている。アドレス信号は、行デコーダ544と列デコーダ546とによって受け取られ、デコードされ、メモリー・アレイにアクセスされる。当業者であれば本説明から理解されるように、アドレス入力接続の数は、前記メモリー・アレイ530の密度およびアーキテクチャによって決まる。即ち、アドレスの数は、増加したメモリー・セルの総数と、増加したバンクおよびブロックの総数に合わせて大きくなる。
【0043】
メモリー装置500は、センス/ラッチ回路550を使用して、メモリー・アレイの電圧変化もしくは電流変化を感知することによってメモリー・アレイのデータを読み出す。前記センス/ラッチ回路は、一実施例においては、メモリー・アレイ530からのデータの行の読み出しとラッチを行うために接続されている。データ入力および出力バッファー回路560が設けられていて、これにより、複数のデータ接続562を通してコントローラ510と双方向性データ伝達が行われる。書き込み回路555は、メモリー・アレイにデータを書き込むために設けられている。制御回路570は、プロセッサー510から制御接続572へ与えられている信号をデコードする。これらの信号は、メモリー・アレイの動作、即ち、データの読み出し動作、データの書き込み動作、および消去動作などを制御するために使用される。一実施例において、制御回路570は、本発明の選択的低速プログラミング収束法の実施例を実行する。制御回路570は、ステート・マシーン、シーケンサー、もしくは他の種類のコントローラであってもよい。
【0044】
図5に示したフラッシュ・メモリー装置は、メモリーの特徴の基本的理解を容易にするため簡略化されて示されている。フラッシュ・メモリーの内部回路および機能についての更に詳細な理解は、当業者には周知のことである。
【0045】
まとめ
要約すれば、本発明の実施例は、プログラミング処理能力を低下させることなく、Vt配分の幅を小さくするための改良された方法を提供するものである。これは、各セルのVtが、プログラム検証動作に使用される検証電圧レベルよりも低い検証前電圧レベルに達したときに、プログラムされている各セルのビット・ラインを選択的にバイアスすることによって達成される。
【0046】
本発明の実施例は、メモリー技術のうちのいずれか一つの種類に限定されるものではない。例えば、本発明による回路および方法は、NOR型フラッシュ・メモリー装置、NAND型フラッシュ・メモリー装置、または、記述のメモリー・アレイにより構成し得るその他どのような種類のメモリー装置にも適用できる。
【0047】
本明細書には、特定の実施例が図解され、説明されているが、当業者であれば、ここに示された具体的な実施例に対して、同一の目的を達せできると予想される構成を、それがどのようなものであれ、代替させ得ることは理解されよう。当業者には、本発明をいろいろなところに適用できることも明らかであろう。従って、本出願の意図するところは、本発明のどのような適用もしくは変形をも包含するものであるということである。また、本発明は以下の特許請求の範囲およびその同等物によってのみ限定されるものであるということも明白に意図されている。

SELECTIVE SLOW PROGRAMMING CONVERGENCE IN A FLASH MEMORY DEVICE

TECHNICAL FIELD OF THE INVENTION The present invention relates generally to memory devices and in particular the present invention relates to flash memory devices memory devices.

BACKGROUND OF THE INVENTION

Memory devices are typically provided as internal, semiconductor, integrated circuits in computers or other electronic devices. There are many different types of memory including random-access memory (RAM), read only memory (ROM), dynamic random access memory (DRAM), synchronous dynamic random access memory (SDRAM), and flash memory.

A flash memory is a type of memory that can be erased and reprogrammed in blocks instead of one byte at a time. A typical flash memory comprises a memory array, which includes a large number of memory cells. Each of the memory cells includes a floating gate field-effect transistor capable of holding a charge. The cells are usually grouped into blocks. Each of the cells within a block can be electrically programmed on a random basis by charging the floating gate. The data in a cell is determined by the presence or absence of the charge in the floating gate. The charge can be removed from the floating gate by a block erase operation.

Each memory cell can be programmed as a single bit per cell (i.e., single level cell - SLC) or multiple bits per cell (i.e., multilevel cell - MLC). Each cell's threshold voltage (Vt) determines the data that is stored in the cell. For example, in a single bit per cell, a Vt of 0.5 V can indicate a programmed cell while a Vt of -0.5V might indicate an erased cell. The multilevel cell may have multiple Vt windows that each indicates a different state. Multilevel cells take advantage of the analog nature of a traditional flash cell by assigning a bit pattern to a specific voltage distribution for the cell. This technology permits the storage of two or more bits per cell, depending on the quantity of voltage ranges assigned to the cell. It is important that the Vt distributions be sufficiently spaced apart so as to reduce the possibility of a higher voltage of one distribution overlapping a lower Vt of the next distribution. The overlap can occur due to noise or temperature variations of the integrated

to a specific voltage distribution for the cell. This technology permits the storage of two or more bits per cell, depending on the quantity of voltage ranges assigned to the cell.

It is important that the Vt distributions be sufficiently spaced apart so as to reduce the possibility of a higher voltage of one distribution overlapping a lower Vt of the next distribution. The overlap can occur due to noise or temperature variations of the integrated circuit. One way to create larger gaps between the various threshold voltage distributions is to make the distributions themselves narrower. This can be a problem since memory cells program at different rates.

Faster memory cells may be programmed before the slower cells since the faster cells require fewer programming pulses. This can result in the Vt distribution for the faster cells being different and/or closer to other distributions than slower cells due to the wider distributions created by faster cells.

One way to solve this problem is illustrated in U.S. Patent No. 6,643,188 to Tanaka et al. and assigned to Toshiba and SanDisk Corporation. Tanaka et al. disclose a two-step programming method that uses first and second step verify voltages. Once a threshold voltage for a memory cell being programmed reaches the first step verify voltage, a write control voltage is changed for all cells being programmed. This slows down the programming of all the memory cells.

One problem with this approach is that it reduces programming throughput. Reducing the programming speed of all of the cells being programmed increases the time it takes to program all of the cells, whether they are a fast cell or a slow cell.

Another method that may be used to create narrower distributions is to adjust the programming pulse step voltage as the cell approaches a programmed state. However, this also slows the programming for all of the bits, thus reducing programming throughput. This is especially true for the higher distributions that require additional programming pulses that take longer to reach due to the smaller increment.

For the reasons stated above, and for other reasons stated below which will become apparent to those skilled in the art upon reading and understanding the present specification, there is a need in the art for a way to generate narrow Vt distributions without reducing the programming throughput of the memory device.

BRIEF DESCRIPTION OF THE DRAWINGS

Figure 1 shows a simplified schematic diagram of one embodiment of a flash memory array of the present invention.

Figure 2 shows a flowchart of one embodiment of a selective slow programming method of the present invention.

Figure 3 shows a diagram of one embodiment of Vt distributions of the present invention.

Figure 4 shows a plot of one embodiment of programming pulses, data bit voltage levels, and bit line voltage levels in accordance with the embodiment of Figure 2. Figure 5 shows a simplified block diagram of one embodiment of a memory system of the present invention.

DETAILED DESCRIPTION

In the following detailed description of the invention, reference is made to the accompanying drawings that form a part hereof, and in which is shown, by way of illustration, specific embodiments in which the invention may be practiced. In the drawings, like numerals describe substantially similar components throughout the several views. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. Other embodiments may be utilized and structural, logical, and electrical changes may be made without departing from the scope of the present invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is defined only by the appended claims and equivalents thereof.

Figure 1 illustrates a simplified diagram of one embodiment for a main NAND flash memory array of the present invention. The memory array of Figure 1, for purposes of clarity, does not show all of the elements typically required in a memory array. For example, only two bit lines are shown (BLl and BL2) when the number of bit lines required actually depends upon the memory density. The bit lines are subsequently referred to as (BLl - BLN).

The array is comprised of an array of floating gate cells 101 arranged in series columns 104, 105. Each of the floating gate cells 101 are coupled drain to source in each series chain 104, 105. A word line (WLO - WL31) that spans across multiple series strings

104, 105 is coupled to the control gates of every floating gate cell in a row in order to control their operation. The bit lines (BLl - BLN) are eventually coupled to sense amplifiers (not shown) that detect the state of each cell.

In operation, the word lines (WLO - WL31) select the individual floating gate memory cells in the series chain 104, 105 to be written to or read from and operate the remaining floating gate memory cells in each series string 104, 105 in a pass through mode. Each series string 104, 105 of floating gate memory cells is coupled to a source line 106 by a source select gate 116, 117 and to an individual bit line (BLl - BLN) by a drain select gate 112, 113. The source select gates 116, 117 are controlled by a source select gate control line S G(S) 118 coupled to their control gates . The drain select gates 112, 113 are controlled by a drain select gate control line SG(D) 114.

During a typical prior art programming operation, the selected word line for the flash memory cell to be programmed is biased with a series of incrementing voltage programming pulses that start at an initial voltage that is greater than a predetermined programming voltage (e.g., approximately 16V). After each programming pulse, a verification operation with a word line voltage of OV is performed to determine if the cell's threshold voltage Vt has increased to the properly programmed level (e.g., 0.5V).

The unselected word lines for the remaining cells are typically biased at a voltage that is less than the programming voltage (e.g., approximately 10V) during the program operation. In one embodiment, the unselected word line voltages can be any voltage above ground potential. Each of the memory cells is programmed in a substantially similar fashion.

A memory array of the present invention is broken down into memory blocks. The quantity of memory blocks is typically determined by the size of the memory device (i.e., 512 MB, IGB). Each memory block is comprised of 64 pages. The array illustrated in Figure 1 is for a NAND architecture array. The embodiments of the present invention, however, are not limited to any one type of array architecture. For example, the present invention may also operate properly in NOR or AND architecture arrays.

Figure 2 illustrates a flowchart of one embodiment for a selective slow programming convergence method of the present invention. A command is received to write data 201 to one or more memory cells. The data may be a single bit or multiple bits.

As described previously, a programming pulse is generated 203 and applied to the selected word line. A program verify operation is then performed 205 to determine if the cell has been properly programmed 207. The verify operation is simply a read of the cell to determine its contents and a comparison of the read data with the desired data. If the cell has been programmed, its drain connection (i.e., the bit line to which it is connected) is biased at a program inhibit voltage 215. In one embodiment, VBL is increased from the OV bit line biasing used during programming to V<χ- Alternate embodiments may use other inhibit voltages for VBL-

If the verify operation determines that the cell is not yet programmed with the desired data 207, the threshold voltage for the cell is checked to determine if it has reached a pre- verify voltage level 209 for that particular state. Each state has a pre- verify voltage level at which, when the threshold voltage for that particular state reaches that level, the programming of that particular cell is slowed down by biasing the bit line 211 coupled to the cell. Unlike the prior art, the method of the present invention selectively slows the programming of each cell that has passed the pre- verify threshold for the particular state being programmed into the cell. Other cells being programmed are unaffected by the bit line biasing and are allowed to be programmed at their normal programming speed. This has the effect of narrowing the Vt distribution without reducing the programming throughput. The pre- verify voltage level, as illustrated in Figure 3 and discussed subsequently, is less than the verify voltage level. For example, a first programmed state (i.e., "10") might have a pre- verify voltage of 0.3 V and a verify voltage level of 0.5V. Alternate embodiments can use other voltages and different voltage differences between the pre- verify and verify voltages. The biasing of the bit line reduces the voltage drop across the memory cell transistor, thus reducing the effective programming voltage applied to the cell. The lower the programming voltage, the slower the movement of the Vt for that cell. Ln one embodiment, the bit line bias voltage (VBL) is in a range of 0.5 to 0.9. However, the present invention is not limited to any one voltage or range of voltages. After the bit line voltage VBL has been increased 211, the programming process repeats by generating another programming pulse 203 that is incrementally larger than the

previous pulse 212. In one embodiment, the programming pulses are increased by a 200 mV step voltage. This step voltage is for purposes of illustration only as the present invention can use any step voltage to increase the programming pulse levels.

However, since the voltage drop across the memory cell transistor is now reduced due to the VBL increase, the increased programming pulse voltage will have a reduced effect on programming the cell. The programming operation of that particular state in the cell continues until the cell is programmed and the VBL is increased to the inhibit voltage.

If the pre- verify voltage level has not been reached 207, the programming pulse voltage is increased 213 by the step voltage and the incrementally increase programming pulse is applied to the cell's word line 203. The programming process repeats until the pre- verify voltage level is reached 209, the bit line voltage is adjusted 211 to slow the programming, and the cell is eventually programmed 207 such that the bit line voltage is increased to the inhibit voltage 215.

The method of Figure 2 is performed on each bit in a selective manner. Instead of biasing the bit line of all cells when a bit has reached a pre- verify voltage, only as each cell reaches the pre- verify threshold is its particular bit line voltage increased to slow the programming speed.

In a memory device using multi-level cells, the bits may be located in the same page address or in multiple page addresses. When the bits are in the same page address, both bits can be changed at the same time. In other words, a same page address programming process can go directly from the erased state of "11" to a programmed state of "00". If one or more of the multiple bits are in different page addresses, only one bit at a time is changed. For example, to go from the erased state of "11" to the programmed state of "00", it is typically necessary to go through either state "10" or state "01", depending upon where these states are mapped. The selective slow programming convergence method of the present invention works in either of these embodiments.

Figure 3 illustrates a diagram of one embodiment of Vt distributions 301 - 304 of the present invention. The diagram shows that the erased state "11" 301 is at a negative Vt. States "10" 302, "00" 303, and "01" 304 have respectively increasing V1 distributions.

Each "non-erased" distribution 302 - 303 has an associated pre-verify voltage (PVFYl - PVFY3) as discussed previously. Each "non-erased" state 302 - 304 also has a verify voltage (VFYl - VFY3) that is larger than the pre-verify voltage.

The diagram of Figure 3 is for purposes of illustration only as the selective slow programming convergence method of the present invention is not limited to just the quantity of illustrated states or the particular mapped Vt location of each state. The present invention is not related to the particular binary coding of a distribution but generally to the transition from a generic distribution to a different distribution having a higher Vt.

For example, in an alternate embodiment, the multi-level cells can have more than two bits thus necessitating additional distributions. In yet another embodiment, each state may be mapped to a different location. For example, state "10" may be mapped to the higher Vt distribution and state "01" mapped to the lower Vt distribution. The embodiments of the present invention can operate properly in any such instances.

Figure 4 illustrates a plot of one embodiment of programming pulses with resulting data bit voltage levels and bit line voltage levels in accordance with the selective slow programming convergence method of Figure 2. The lower plot shows the programming pulses with the voltage level of each pulse increasing by Vstep along the bottom axis. The illustrated embodiment uses a Vstep of 200 mV. However, the present invention is not limited to any one step voltage. The circles represent two bits that program at different rates. The solid circle programs at a faster rate than the hollow circle. The upward movement of the circles represents an increasing Vt. Prior to the PVFYl threshold, the slower bit is increasing at a ΔVt of 200 mV. The solid circle (i.e., faster bit) reaches the pre-verify voltage first. In the illustrated embodiment, this is shown as PVFYl as discussed in Figure 3. However, this could also be any of the other pre-verify levels such as PVFY2 - 3.

When the faster bit reaches the pre-verify voltage threshold, the upper graph shows that a voltage of approximately 0.6 V is applied to the bit line. The bit line of the slower bit is still at OV.

The middle graph shows that the "faster" bit is now increasing at a slower rate that can be represented by ΔVt = 200*K where 0 <K < 1 when the step voltage is equal to 200 mV. Alternate step voltages would have a different ΔVt.

Once both the slower bit and the faster bit reach the verify voltage threshold VFYl, the upper graph shows that an inhibit voltage of Vcc is applied to the bit line. The middle graph then shows that the increase of the Vt of each bit has stopped due to the end of the programming operation. Figure 5 illustrates a functional block diagram of a memory device 500 of one embodiment of the present invention that is coupled to a processor 510. The processor 510 may be a microprocessor, a processor, or some other type of controlling circuitry. The memory device 500 and the processor 510 form part of an electronic system 520. The memory device 500 has been simplified to focus on features of the memory that are helpful in understanding the present invention.

The memory device includes an array of memory cells 530. In one embodiment, the memory cells are non-volatile floating-gate memory cells and the memory array 530 is arranged in banks of rows and columns.

An address buffer circuit 540 is provided to latch address signals provided on address input connections AO-Ax 542. Address signals are received and decoded by a row decoder 544 and a column decoder 546 to access the memory array 530. It will be appreciated by those skilled in the art, with the benefit of the present description, that the number of address input connections depends on the density and architecture of the memory array 530. That is, the number of addresses increases with both increased memory cell counts and increased bank and block counts.

The memory device 500 reads data in the memory array 530 by sensing voltage or current changes in the memory array columns using sense/latch circuitry 550. The sense/latch circuitry, in one embodiment, is coupled to read and latch a row of data from the memory array 530. Data input and output buffer circuitry 560 is included for bi-directional data communication over a plurality of data connections 562 with the controller 510). Write circuitry 555 is provided to write data to the memory array.

Control circuitry 570 decodes signals provided on control connections 572 from the processor 510. These signals are used to control the operations on the memory array 530, including data read, data write, and erase operations, hi one embodiment, the control circuitry 570 executes the embodiments of the selective slow programming convergence method of the

present invention. The control circuitry 570 may be a state machine, a sequencer, or some other type of controller.

The flash memory device illustrated in Figure 5 has been simplified to facilitate a basic understanding of the features of the memory. A more detailed understanding of internal circuitry and functions of flash memories are known to those skilled in the art.

CONCLUSION

In summary, the embodiments of the present invention provide an improved method for reducing the width of the Vt distributions without reducing the programming throughput. This is accomplished by selectively biasing the bit lines of each cell being programmed as the Vt of each cell reaches a pre- verify voltage level that is less than the verify voltage level used by a program verify operation.

The embodiments of the present invention are not limited to any one type of memory technology. For example, the circuits and methods of the present invention may be implemented in a NOR-type flash memory device, a NAND-type flash memory device, or any other type memory device that can be constructed with such a memory array.

Although specific embodiments have been illustrated and described herein, it will be appreciated by those of ordinary skill in the art that any arrangement that is calculated to achieve the same purpose may be substituted for the specific embodiments shown. Many adaptations of the invention will be apparent to those of ordinary skill in the art. Accordingly, this application is intended to cover any adaptations or variations of the invention. It is manifestly intended that this invention be limited only by the following claims and equivalents thereof.

「特表2009-509276およびWO2006138413より引用」

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[Claims] マルチプル・ゲート・トランジスタを有する電圧制御発振器及びそのための方法

【特許請求の範囲】
【請求項1】
複数の直列接続されたインバータを備え、
前記複数の直列接続されたインバータのそれぞれが、
第1の電源電圧端子に結合された第1の電流電極と、第2の電流電極と、前記複数の直列接続されたインバータのうちの自身より前にあるインバータの出力端子に結合された第1の制御電極と、第1のバイアス信号を受け取る第2の制御電極とを備える第1のトランジスタと、
前記第1のトランジスタの第2の電流電極に結合された第1電流電極と、第2の電源電圧端子に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極とを有する第2のトランジスタと
を備える、電圧制御発振器。
【請求項2】
前記第1のバイアス信号は、前記第1のトランジスタの第1の制御電極での入力信号に応答して前記第1のトランジスタにチャネルを形成するため必要とされる電圧であるスレッショルド電圧を調整するためのものである請求項1記載の電圧制御発振器。
【請求項3】
それぞれの第1のトランジスタの第2の制御電極が、前記第1のバイアス信号を受け取るよう一緒に結合されている請求項1記載の電圧制御発振器。
【請求項4】
それぞれの第1のトランジスタの第2の制御電極が、異なるバイアス信号を受け取る請求項1記載の電圧制御発振器。
【請求項5】
前記第1のバイアス信号が、前記電圧制御発振器の発振周波数を調整するための所定の電圧範囲内で可変である請求項1記載の電圧制御発振器。
【請求項6】
前記第1のバイアス信号が、前記第1のトランジスタの導電率を変えるため可変である請求項1記載の電圧制御発振器。
【請求項7】
前記第2のトランジスタが更に、第2のバイアス信号を受け取る第2の制御電極を備える請求項1記載の電圧制御発振器。
【請求項8】
第3のトランジスタを更に備え、
前記第3のトランジスタが、第1の電源電圧端子に結合された第1の電流電極と、前記第1のトランジスタの第2の電流電極に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極と、第2のバイアス信号を受け取る第2の制御電極とを有し、
前記第2のバイアス信号が、前記第1のバイアス信号とは別に与えられる
請求項1記載の電圧制御発振器。
【請求項9】
前記第2のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項8記載の電圧制御発振器。
【請求項10】
電圧制御発振器を制御する方法であって、
一緒に直列に結合された複数のインバータを設けるステップであって、前記複数のインバータのそれぞれが、第1の電源電圧端子と第2の電源電圧端子との間で一緒に直列に結合された第1のトランジスタ及び第2のトランジスタを有し、前記第1のトランジスタ及び第2のトランジスタの両方は、前記複数のインバータのうちの別の1つのインバータの出力端子に結合された第1の制御電極を有し、前記第1のトランジスタが、第1のバイアス信号を受け取る第2の制御電極を有する、前記設けるステップと、
前記第1のバイアス信号の電圧を変えて、前記電圧制御発振器の発振周波数を調整するステップと
を備える方法。
【請求項11】
複数のインバータを設ける前記ステップが更に、異なるバイアス信号を、前記複数のインバータの各第1のトランジスタの第2の制御電極に与えるステップを備える請求項10記載の方法。
【請求項12】
複数のインバータを設ける前記ステップが更に、第2のバイアス信号を受け取る第2の制御電極を前記複数のインバータのそれぞれの第2のトランジスタに設けるステップを備える請求項10記載の方法。
【請求項13】
第3のトランジスタを設けるステップであって、前記第3のトランジスタが、前記第1の電源電圧端子に結合された第1の電流電極と、前記第1のトランジスタの第2の電流電極に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極と、第2のバイアス信号を受け取る第2の制御電極とを有する、前記設けるステップを更に備え、
前記第2のバイアス信号が、前記第1のバイアス信号とは別に与えられる
請求項10記載の方法。
【請求項14】
前記第2のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項13記載の方法。
【請求項15】
第4のトランジスタを設けるステップであって、前記第4のトランジスタが、前記第1のトランジスタの第2の電流電極に結合された第1の電流電極と、前記第2のトランジスタの第1の制御電極に結合された第1の制御電極と、第3のバイアス信号を受け取る第2の制御電極とを有する、前記設けるステップを更に備え、
前記第3のバイアス信号が、前記第1のバイアス信号とは別に与えられる
請求項13記載の方法。
【請求項16】
前記第3のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項15記載の方法。
【請求項17】
集積回路の表面に形成され且つ当該表面より上方に或る高さを有するフィン構造であって、複数の電流電極及び複数のチャネル領域を備え、その単一のチャネル領域は、前記複数の電流電極の中の所定のもののうちのいずれか2つの間にある、前記フィン構造と、
前記フィン構造の第1の側部に隣接して形成された第1の制御電極構造であって、前記複数のチャネル領域を制御する連続の導電性材料の第1のストリップを備える前記第1の制御電極構造と、
前記フィン構造の第1の側部と反対の前記フィン構造の第2の側部に隣接して形成された第2の制御電極構造であって、物理的に分離している導電性材料の複数のストリップを備え、前記導電性材料の複数のストリップのそれぞれが前記複数のチャネル領域のうちの別々で単一のチャネル領域を制御する、前記第2の制御電極構造と
を備える集積回路。
【請求項18】
前記複数の電流電極が、複数のソース及び複数のドレインを備え、
前記フィン構造が、物理的に接続されていない第1のソースに隣接して配置された第1のドレインと、物理的に接続されていない第3のドレインに隣接して配置された第2のドレインとを備える
請求項17記載の集積回路。
【請求項19】
前記第1のフィン構造、及び前記第1及び第2の制御電極構造が、複数のマルチプル・ゲート・トランジスタを形成する請求項17記載の集積回路。
【請求項20】
前記第2の制御電極構造の導電性材料の複数のストリップのそれぞれが、別個の電圧信号を受け取るよう構成されている請求項17記載の集積回路。

What is claimed is:

1. A voltage controlled oscillator comprising: a plurality of series-connected inverters, each inverter of the plurality of series-connected inverters comprising: a first transistor having a first current electrode coupled to a first power supply voltage terminal, a second current electrode, a first control electrode coupled to an output terminal of a preceding inverter of the plurality of series-connected inverters, and a second control electrode for receiving a first bias signal; and a second transistor having a first current electrode coupled to the second current electrode of the first transistor, a second current electrode coupled to a second power supply voltage terminal, and a first control electrode coupled to the first control electrode of the first transistor.

2. The voltage controlled oscillator of claim 1 , wherein the first bias signal is for adjusting a threshold voltage, the threshold voltage being a voltage required to form a channel in the first transistor in response to an input signal at the first control electrode of the first transistor.

3. The voltage controlled oscillator of claim 1, wherein the second control electrode of each first transistor is coupled together to receive the first bias signal.

4. The voltage controlled oscillator of claim 1, wherein the second control electrode of each first transistor receives a different bias signal.

5. The voltage controlled oscillator of claim 1 , wherein the first bias signal is variable within a predetermined voltage range to adjust an oscillation frequency of the voltage controlled oscillator.

6. The voltage controlled oscillator of claim 1, wherein the first bias signal is variable to change a conductivity of the first transistor.

7. The voltage controlled oscillator of claim 1, wherein the second transistor further comprises a second control electrode for receiving a second bias signal.

8. The voltage controlled oscillator of claim 1 further comprising a third transistor, the third transistor having a first current electrode coupled to the first power supply voltage terminal, a second current electrode coupled to the second current electrode of the first transistor, a first control electrode coupled to the first control electrode of the first transistor, and a second control electrode for receiving a second bias signal, wherein the second bias signal is provided separately from the first bias signal.

9. The voltage controlled oscillator of claim 8, wherein the second bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator.

10. A method for controlling a voltage controlled oscillator comprising: providing a plurality of inverters coupled together in series, each of the plurality of inverters having a first transistor and a second transistor coupled together in series between a first power supply terminal and a second power supply terminal, the first transistor and the second transistor both having a first control electrode coupled to an output terminal of another one of the plurality of inverters, and the first transistor having a second control electrode for receiving a first bias signal; and varying a voltage of the first bias signal to adjust an oscillation frequency of the voltage controlled oscillator.

11. The method of claim 10 wherein providing the plurality of inverters further comprises providing a different bias signal to the second control electrode of each first transistor of the plurality of inverters.

12. The method of claim 10, wherein providing the plurality of inverters further comprises providing a second control electrode for the second transistor of each of the plurality of inverters, the second control electrode for receiving a second bias signal.

13. The method of claim 10, further comprising providing a third transistor, the third transistor having a first current electrode coupled to the first power supply terminal, a second current electrode coupled to the second current electrode of the first transistor, a first control electrode coupled to the first control electrode of the first transistor, and a second control electrode for receiving a second bias signal, wherein the second bias signal is provided separately from the first bias signal.

14. The method of claim 13, wherein the second bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator.

15. The method of claim 13, further comprising providing a fourth transistor, the fourth transistor having a first current electrode coupled to the second current electrode of the first transistor, a first control electrode coupled to the first control electrode of the second transistor, and a second control electrode for receiving a third bias signal, wherein the third bias signal is provided separately from the first bias signal.

16. The method of claim 15, wherein the third bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator.

17. An integrated circuit comprising: a fin structure formed on a surface of the integrated circuit and having a height above the surface, the fin structure comprising a plurality of current electrodes and a plurality of channel regions wherein a single channel region is between any two of predetermined ones of the plurality of current electrodes; a first control electrode structure formed adjacent to a first side of the fin structure and comprising a first strip of continuous conductive material that controls the plurality of channel regions; and a second control electrode structure formed adjacent to a second side of the fin structure opposite the first side of the fin structure, the second control electrode structure comprising multiple strips of the conductive material that are physically separate, each of the multiple strips of the conductive material controlling a separate, single one of the plurality of channel regions.

18. The integrated circuit of claim 17, wherein the plurality of current electrodes comprises a plurality of sources and a plurality of drains and the fin structure comprises a first drain positioned adjacent a physically unconnected first source and comprises a second drain positioned adjacent a physically unconnected third drain.

19. The integrated circuit of claim 17, wherein the fin structure and the first and second control electrode structures form a plurality of multiple gate transistors.

20. The integrated circuit of claim 17, wherein each of the multiple strips of the conductive material of the second control electrode structure is configured to receive a distinct separate voltage signal.

「特表2009-512344およびWO2007047164より引用」

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マルチプル・ゲート・トランジスタを有する電圧制御発振器及びそのための方法

【発明の詳細な説明】
【技術分野】
【0001】
[発明の分野]
本発明は、一般的に、電子回路に関し、詳細には、電圧制御発振器(VCO)に関する。
【0002】
[発明の背景]
電圧制御発振器(VCO)は、一般的に、入力電圧に応答して周期的クロック信号を発生する。同調可能な周波数発生器におけるような、VCOに対する多くの応用が存在する。更に、VCOは、多くの場合、入力基準信号と動的に位相及び周波数について比較される出力信号を発生するフェーズ・ロックト・ループ(PLL)回路に用いられる。入力基準信号と整合された発生出力信号を保つため、位相差が、モニタリングされ、そして訂正回路を用いて、発生されたクロック信号の位相又は周波数(或いはこれら両方)を変えて、基準クロックの位相及び周波数と整合させる。VCOの設計者は、広範囲の周波数動作及び広範囲の位相訂正を有しながら低電力電源電圧(例えば、1.0-1.5ボルト)で動作する比較的小さく且つ実現が容易である位相訂正回路を提供する問題に直面してきた。
【0003】
従って、小さく且つ実現が容易である位相訂正回路を有する集積回路VCOを提供することが望ましい。
【発明を実施するための最良の形態】
【0004】
一般的に、本発明は、1又はそれより多いインバータを有するVCOを或る1つの形式で提供する。インバータは、2つの独立ゲート(インデペンデント・ゲート)又は制御電極を有するMIGFET(マルチプル・インデペンデント・ゲート電界効果トランジスタ(multiple indendent gatefield-effecttransistor))を用いて形成される。VCOは、複数の直列に結合されたインバータとして実現されるリング発振器を含む。各インバータは、第2のトランジスタに接続された第1のトランジスタを有し、そこにおいて、第1のトランジスタは、自身より前のインバータの出力に接続された第1のゲートと、バイアス信号を受け取る第2のゲートとを有する。図示の実施形態においては、MIGFETは、アナログ電圧によりバイアスされて、所定量の駆動電流を与えて、VCOの位相又は周波数を調整する。
【0005】
開示されるVCOは、表面積が比較的少なくてすみ、且つ単純で、実現することが容易である。また、従来技術の位相訂正回路と比較して、開示されるVCOは、導体及び接点がより少なくてすみ、従って、抵抗及び寄生キャパシタンスを低減し、回路を単純にし、そして動作周波数範囲を改善する。
【0006】
図1は、図2に示されるVCO40と共に用いられることができ、以下で説明されるマルチプル・インデペンデント・ゲート電界効果トランジスタ(MIGFET)10の一実施形態を一部等角投影形式で示す。MIGFET10は、基板、例えば、バルク基板又はシリコン・オン・インシュレータ(SOI)の上に形成されたフィン構造12を含む。フィン構造12は、第1及び第2の側壁を有する。フィン構造12は、半導体材料から形成される。誘電体層13は、基板及びフィン構造の表面に形成され、そしてゲート材料の層は、図1に示されるように誘電体層13の上に形成されて、ゲート電極をフィン構造12の反対側上に形成する。詳細には、ゲート材料は、基板上で、フィンの第1の側部上に形成されて、第1のゲート18を形成し、そしてフィンの第2の側部上に形成されて、第2のゲート20を形成する。第1のゲート18及び第2のゲート20は、フィン構造12の側壁上に所定の高さを有し、そして互いに電気的に絶縁されている。一実施形態において、ゲート材料は、フィン構造の頂部に被着され、そして選択的に除去されて、第1のゲート18と第2のゲート20との間に絶縁(電気的分離)を与える。フィン構造12は、当該フィン構造12の各端部に配置された電流端子領域14及び16を含む。結果として得られるトランジスタ構造が電界効果トランジスタ(FET)である一実施形態においては、電流端子領域14及び16は、ソース領域及びドレイン領域のそれぞれとして働く。接点22、24、26及び28は、MIGFET10への電気的接続を与える。当該接点は、ゲート端子及びソース/ドレイン端子の上に形成される金属層に接続する(図示せず)。図示の実施形態において、1つの接点は、それぞれのゲート構造及びソース/ドレイン接続のため示されているが、許容可能な電気的接続を行うことができる限り任意の数の接点が存在してもよいことに注目されたい。窒化物層30が、フィン構造12の頂部表面の上に形成される。他の実施形態において、窒化物層30は、他の材料(例えば、他の誘電体)から作られる。
【0007】
MIGFET10の動作中に、電圧が第1のゲート18及び第2のゲート20のうちの1つに印加されたとき、チャネル領域が、フィン構造12のゲートの下側に形成されて、電流経路をソース電流端子領域14とドレイン電流端子領域16との間に与える。チャネル領域は、N型半導体又はP型半導体或いはN型半導体とP型半導体の組み合わせであるよう未ドーピングのままか又はドーピングされていることに注目されたい。
【0008】
図示の実施形態は、2つの独立ゲートを有するトランジスタ構造を開示する。他の実施形態においては、トランジスタ構造は、3以上のゲート構造を有する。例えば、MIGFET10は、窒化物層30の代わりにフィン構造12の頂部上に追加のゲートを有し得る。また、他の実施形態においては、MIGFET10のような複数のトランジスタが、追加の駆動強度が要求される場合一緒に並列に接続される。
【0009】
図2は、本発明の一実施形態に従ったVCO40を概略図形式で示す。VCO40は、インバータ42、44及び46を含む。インバータ42は、PチャネルMIGFET48及びNチャネルMIGFET50により形成される。インバータ44は、PチャネルMIGFET54及びNチャネルMIGFET56により形成される。インバータ46は、PチャネルMIGFET66及びNチャネルMIGFET62により形成される。PチャネルMIGFET48は、供給電圧VDDに接続されたソースと、NチャネルMIGFET50のドレインに接続されたドレインとを有する。PチャネルMIGFET48の第1の制御電極又はゲートは、ノード52と、NチャネルMIGFET50の第1のゲートとに接続される。PチャネルMIGFET48の第2のゲートは、VGP1とラベルを付された第1のバイアス電圧に接続される。NチャネルMIGFET50の第2のゲートは、VGN1とラベルを付されたバイアス電圧に接続される。NチャネルMIGFET50のソースは、VSSとラベルを付された供給電圧端子に接続される。同様に、PチャネルMIGFET54は、供給電圧VDDに接続されたソースと、NチャネルMIGFET56のドレインに接続されたドレインとを有する。PチャネルMIGFET54の第1のゲートは、ノード58でNチャネルMIGFET56のゲートに接続される。PチャネルMIGFET54の第2のゲートは、VGP2とラベルを付されたバイアス電圧に接続される。NチャネルMIGFET56の第2のゲートは、VGN2とラベルを付されたバイアス電圧に接続される。PチャネルMIGFET66のソースは、供給電圧VDDに接続される。PチャネルMIGFET66のドレインは、ノード52でNチャネルMIGFET62のドレインに接続される。従って、インバータ46の出力は、インバータ42の入力に接続される。PチャネルMIGFET66の第1のゲートは、NチャネルMIGFET62の第1のゲートに接続される。PチャネルMIGFET66の第2のゲートは、バイアス電圧VGPMに接続される(なお、Mは整数である。)。任意の数の追加のインバータがインバータ44とインバータ46との間で直列に結合されてもよく、それによりインバータ状態の合計数が奇数であることが理解される筈である。一実施形態においては、そのような追加のインバータは、図2の図示されたインバータと同じ形態を有するであろう。また、1つの直列接続されたインバータだけを用いてVCOを形成することが認められる筈である。NチャネルMIGFET62の第2のゲートは、バイアス信号VGNMに接続される。各インバータがノード52を介したインバータ46からインバータ42へのフィードバック接続の結果としてVCO40の入力に結合された自身より前のインバータを有するので、VCO40の出力がノード52、58及び64のうちのいずれかで取られ得ることに注目されたい。
【0010】
動作において、VCO40は、発振信号を与えるよう機能する。インバータ42、44及び46の各インバータは、その信号の論理状態を変え、従って不安定な又は発振信号を生成するよう機能する。例えば、ノード52で、論理ハイ信号は、ノード58での論理ロー信号に変換される。同様に、インバータ44とインバータ46との間に介挿のインバータ段が無いと仮定すると、ノード58での論理ロー信号は、ノード64での論理ハイ信号に戻されるよう変換される。PチャネルMIGFET48の第2のゲートに印加されるバイアス信号VGP1は、PチャネルMIGFET48の導電率を変える。一実施形態において、その導電率は、PチャネルMIGFET48に対するトランジスタのスレッショルド電圧を変えることにより変えられる。MIGFETのスレッショルド電圧を変更することにより、トランジスタが切り替わる速度が、変更される。トランジスタのスイッチング速度が変えられるにつれ、トランジスタを用いる回路の動作周波数が、変わる。PチャネルMIGFET48のようなPチャネルMIGFETについては、第2のゲートに印加される電圧が低下されるにつれ、MIGFETは、より高い電圧が第1のゲートに印加されたとき切り替わる。従って、トランジスタが第1のゲートに印加されるバイアス電圧が論理ハイから論理ローに遷移するより早いポイントで切り替わるので、PチャネルMIGFET48のスイッチング速度は、増大される。NチャネルMIGFET50のようなNチャネルMIGFETについては、その逆が真である。NチャネルMIGFET50の第2のゲートに印加される電圧が増大されるので、そのMIGFETは、より低い電圧が第1のゲートに印加されたとき切り替わり、従って、NチャネルMIGFET50は、第1のゲートに印加された所与のバイアスに対して一層高い導電率を有する。従って、トランジスタが第1のゲートに印加されるバイアス電圧が論理ローから論理ハイへ遷移するより早いポイントで切り替わるので、NチャネルMIGFET50のスイッチング速度は、増大される。従って、インバータ42、44及び46の各インバータに対する切り替えポイントは、別個の第2のゲート・バイアス電圧を用いて個々に変更され得る。インバータのスイッチング速度の変更は、ノード52、58及び64に存在する発振信号間の位相関係を変更し、そしてVCO40の動作周波数を変えるよう機能する。
【0011】
図3には、図2のVCO40の代替形態であるVCO40′が示されている。比較及び説明の便宜のため、2つの図面間の共通の回路構成要素には、同じ構成要素の参照番号が与えられている。図示のように、PチャネルMIGFET48、54及び60のそれぞれの第2のゲートは、一緒に、単一のバイアス電圧VGPに接続される。同様に、NチャネルMIGFET50、56及び62のそれぞれの第2のゲートは、一緒に、単一のバイアス電圧VGNに接続される。
【0012】
動作において、単一のバイアス電圧が、全てのPチャネルMIGFETの第2のゲートに接続され、そして別個の単一のバイアス電圧は、全てのNチャネルMIGFETの第2のゲートに接続される。図示の形態においては、回路の周波数を変更する2つの制御又はバイアス信号のみが存在するので、VCO40′は、VCO40の単純化した形態である。VCO40′が単純化された制御を有するのに対し、周波数変化設定の数はより少ないことに注目されたい。しかしながら、バイアス信号Vgp及びVgnが多数の値を有することができるアナログ制御信号であるので、VCO40′における可能な周波数調整の量は、相当に柔軟である。
【0013】
図4には、VCOの更に別の形態が示されている。図4のVCOは、信号の瞬時位相の制御を可能にするトランジスタを有する。一実施形態において、VCOは、基準信号とフェーズ・ロックト・ループ(図示せず)のフィードバック信号との間の検知された又は測定された位相差に応答して瞬時位相を変えるため用いられる。第1の発振器段43は、PチャネルMIGFET48及びNチャネルMIGFET50により形成された第1のインバータと、PチャネルMIGFET66及びNチャネルMIGFET68により形成された第2のインバータとを有する。PチャネルMIGFET48は、VDDとラベルを付された供給電圧を受け取る端子に接続されたソースと、ノード52及びNチャネルMIGFET50の第1のゲートに接続された第1のゲートと、ノード58でNチャネルMIGFET50のドレインに接続されたドレインと、第2のゲートとを有する。PチャネルMIGFET48の第2のゲートは、UPPとラベルを付されたアナログ制御バイアス信号に接続される。NチャネルMIGFET50の第2のゲートは、UPNとラベルを付されたアナログ制御バイアス信号に接続され、そしてNチャネルMIGFET50のソースは、VSSとラベルを付された接地基準電圧を受け取る端子に接続される。第1の発振器段43はまた、PチャネルMIGFET66及びNチャネルMIGFET68により形成された第2のインバータを有する。PチャネルMIGFET66は、VDDを受け取る端子に接続されたソースと、ノード52でPチャネルMIGFET48の第1のゲートに接続された第1のゲートと、DNPとラベルを付されたアナログ制御バイアス信号に接続された第2のゲートと、ノード58に接続されたドレインとを有する。PチャネルMIGFET66のドレインは、NチャネルMIGFET68のドレインに接続される。NチャネルMIGFET68の第1のゲートは、ノード52でNチャネルMIGFET50の第1のゲートに接続され、そしてNチャネルMIGFET68の第2のゲートは、DNNとラベルを付された制御バイアス信号に接続される。NチャネルMIGFET68のソースは、VSSを受け取る端子に接続される。従って、第1の発振器段43は、別々に制御される第2のゲートを有する直列接続されたMIGFETトランジスタから形成された2つの並列接続のインバータを有する。
【0014】
第2の段45は、PチャネルMIGFET60及びNチャネルMIGFET62から形成された第1のインバータを有する。PチャネルMIGFET60は、VDDを受け取る電圧端子に接続されたソースと、ノード64に接続された第1のゲートと、UPPとラベルを付された制御バイアス信号に接続された第2のゲートと、ドレインとを有する。NチャネルMIGFET62は、PチャネルMIGFET60のドレインに接続されたドレインと、ノード64でPチャネルMIGFET60の第1のゲートに接続された第1のゲートと、UPNとラベルを付された制御バイアス信号に接続された第2のゲートと、電圧VSSを受け取る端子に接続されたソースとを有する。PチャネルMIGFET70及びNチャネルMIGFET72から形成された第2のインバータは、第2の段45の第1のインバータと並列に接続される。PチャネルMIGFET70のソースは、VDDを受け取る電圧端子に接続される。PチャネルMIGFET70は、ノード64に接続された第1のゲートと、DNPとラベルを付された制御バイアス信号に接続された第2のゲートと、ドレインとを有する。PチャネルMIGFET70のドレインは、NチャネルMIGFET72のドレインに接続される。NチャネルMIGFET72の第1のゲートは、ノード64でPチャネルMIGFET60、62及び70の第1のゲートに接続される。NチャネルMIGFET72の第2のゲートは、DNNとラベルを付されたバイアス制御電圧に接続される。NチャネルMIGFET72のソースは、電圧VSSを受け取る端子に接続される。図示の形態においては、1以上の追加の数の段が、段の合計数が奇数である限り、第1の段と第2の段との間の点々で示されるように設けられ得る。段数は、希望される動作周波数の範囲に一部依存する。段数が少なければ少ない程、より高い動作周波数をもたらす。
【0015】
動作において、図4のVCOのインバータにより処理される信号は、各インバータの入力と出力との間の論理状態を変える。ノード52がPチャネルMIGFET70及びNチャネルMIGFET72から形成されたインバータの出力を、PチャネルMIGFET48及びNチャネルMIGFET50から形成されたインバータの入力へ接続するので、信号が状態を連続的に変えるための連続の経路が与えられる。VCOの出力は、ノード52か又はノード64で取り出される。この出力は、遅延ロックト・ループ(delay locked loop)(DLL)又はフェーズ・ロックト・ループ(PLL)のような他の回路(図示せず)に接続される。信号の位相は、基準信号の位相と比較される。図4のVCOからの信号の位相が変更されることが希望される場合、位相は、アップ・バイアス信号UP及びダウン・バイアス信号DNの使用を通じて変えられる。バイアス信号がPチャネル・トランジスタ又はNチャネル・トランジスタのいずれに印加されるかに依存して、UPP信号又はUPN信号のいずれがアップ信号のため用いられるかを決定する。バイアス電圧UPP及びUPNは、MIGFET48及び50が導通しないように設定され、且つバイアス電圧DNP及びDNNは、MIGFET66及び68が導通するように設定されると最初に仮定する。信号と基準信号との間の位相差が存在する場合、アナログ・バイアス信号が変更されて、MIGFET48及び50が僅かに導通となるようにし、そして駆動強度を第1の段の集約的インバータ機能に加える。追加の電流がMIGFET48及び50から形成されたインバータにより供給され又は吸い込まれる結果として、第1の発振器段43により伝導された信号の位相は、必要に応じて調整される。UPP信号及びUPN信号を用いて、信号の周波数を増大させる。周波数の増大は、信号の位相を正の方向にシフトさせる。逆に、DNP信号及びDNN信号を用いて、信号の周波数を低減する。周波数の低減は、信号の位相を負の方向にシフトさせる。図4のVCOのUPP、UPN、DNP及びDNNの信号を用いて、信号の位相及び周波数の両方のシフトを実現することが認められる筈である。例えば、信号UPP及びDNPが、一定に保たれ、そして信号UPN及びDNNが、信号の周波数を主として変更するため変えられる。その上、これらの信号の4つ全ての変化又は4つ全ての組み合わせが、VCOの信号の周波数及び位相の両方を変えるため行われる。
【0016】
図5には、VCOの第1の段のUPN信号である制御信号UPN0を与えるための制御信号回路80の例示的実施形態が示されている。制御信号回路80は、電圧ドライバ部分82及び駆動出力部分84を有する。電圧ドライバ82は、供給電圧VDDと基準電圧端子VSSとの間に接続されている複数のダイオード接続されたPチャネル・トランジスタ86、88、90、92、94及び96により形成される。Pチャネル・トランジスタ86、88、90、92、94及び96のそれぞれのドレインには、それにスイッチが接続されるタップがある。例えば、スイッチ100は、トランジスタ86のドレインに接続される。スイッチ102は、トランジスタ88のドレインに接続される。スイッチ104は、トランジスタ90のドレインに接続される。スイッチ106は、トランジスタ92のドレインに接続される。スイッチ108は、トランジスタ94のドレインに接続される。図示の形態において、スイッチ100、102、104、106及び108は、図5においてアスタリスクにより示される「真」の相補制御信号を有するCMOS伝達ゲートとして実現される。選択電圧VS0、VS1、VS2、VS3及びVS4をそれぞれ用いて、スイッチ100、102、104、106及び108を導通させる。スイッチ100、102、104、106及び108のそれぞれは、ノード110とNチャネル・トランジスタ112のゲートとに一緒に接続された端子を有する。Nチャネル・トランジスタ112は、VDDを受け取る供給電圧端子に接続されるドレインを有する。Nチャネル・トランジスタ112のソースは、Pチャネル・トランジスタ114のソースに接続される。Pチャネル・トランジスタ114のドレインは、Nチャネル・トランジスタ116のドレインに接続され、そして制御信号UPP0を第1の段に与える。Nチャネル・トランジスタ116のソースは、VSS基準電圧端子に接続される。トランジスタ114及び116はそれぞれ、フェーズ・ロックト・ループ(図示せず)の位相検出器から「位相検出」とラベルを付されたイネーブル信号を受け取るため一緒に接続されているゲートを有する。その上、Pチャネル・トランジスタ118は、VDD供給電圧端子に接続されたソースと、フル供給電圧制御信号VSFを受け取るためのゲートと、Pチャネル・トランジスタ114のソースに接続されたドレインとを有する。
【0017】
動作において、位相検出器は、位相誤差がVCOの信号の中に検出されたとき、トランジスタ114及び116のゲートに論理ロー・イネーブル信号を与える。位相検出器はまた、信号UPP0がどのアナログ電圧値を取るべきかを決定するよう機能する。フル供給電圧VDDが必要とされる場合、信号VSFは、論理ローとアサートされる。より低い値の電圧が検出された位相誤差を訂正するため必要とされる場合、VS0からVS4までの信号のうちの1つが、アサートされ、そしてVDDの所定の端数分を用いて、Nチャネル・トランジスタ112を駆動する。Nチャネル・トランジスタ112のためのバイアス電圧の駆動強度は、制御信号UPP0の電圧の値を決定する。UPP0の信号値は、制御信号VS0からVS4及びVSFを変えることにより位相検出器により容易に変えられ得る。同様の回路(図示せず)を用いて、図4のVCOの制御信号UPN0、DNP0、DNN0等を発生し得る。
【0018】
図6には、信号UPP0及びUPN0の一形態を示すグラフが示されている。t1とラベルを付された時刻とt2とラベルを付された時刻との間で、位相訂正動作が実行される。位相検出器により与えられる制御信号VS0からVS4(及びその相補)及びVSFの値に依存して、アナログ電圧制御信号UPP0は、0ボルトと供給電圧VDDとの間のいずれかの値を取る。例えば、VDDより小さいV1、V2又はVZの電圧が、図4のPチャネルMIGFET48の第2のゲートに接続される。同様に、位相訂正動作中に、アナログ電圧制御信号UPN0は、0ボルトとVDDとの間の値を有するよう選択される。V1、V2又はVZの電圧は、NチャネルMIGFET50の第2のゲートをバイアスするための制御信号回路80により与えられる。アナログ電圧が用いられるので、位相及び周波数の誤差の精密な同調が達成される。
【0019】
図7には、図3のVCO40′のような様々な回路を実現するため用いられる3つのMIGFETトランジスタを有する集積回路のレイアウトが示されている。一例において、MIGFET120は、MIGFET122に隣接して配置される。MIGFET124は、MIGFET122に隣接して配置されるが、しかしいずれの数の介挿するMIGFETデバイスが、図7において切れ線により示されるように挿入されてもよい。MIGFET120は、ゲート130である第1のゲートG1を有する。ゲート130は、MIGFET122及びMIGFET124と共通であり、そして導電性材料からなる連続した1個の部分である。MIGFET120はまた、ゲート132である第2のゲートG2を有する。MIGFET120内のゲート132とゲート130との間に、チャネルにより分離されたソース(S)及びドレイン(D)がある。同様に、MIGFET122は、ゲート134である第2のゲートG3を有する。ゲート134とゲート130との間に、チャネルにより分離されたソース(S)及びドレイン(D)がある。MIGFET124は、ゲート136である第2のゲートG4を有する。ゲート136とゲート130との間には、チャネルにより分離されたドレイン(D)及びソース(S)がある。MIGFET122及び124のドレインは、互いに隣接して位置されるのに対し、隣接したMIGFET120及び122は、ソースに隣接して位置されたドレインを有することに注目すべきである。MIGFET120、122及び124のそれぞれのソース、ドレイン及びチャネルは、ゲート130、132、134及び136が存在する平面の上方に延長する高さを有する上昇されたフィン構造を形成する。図示のレイアウトでは、単一の連続したゲート材料は、集積回路の異なるレベルで各MIGFETの第2のゲートへ接続するよりむしろ、又は図7に示されるレイアウトの部分から横方向に延在するよりむしろ、ゲートが形成されるレベルで用いられる。従って、レイアウトは、コンパクトであり、そしてしかも各MIGFETの第1のゲートが物理的に分離した状態で別個であることを可能にする。図7の図示のソース(S)及びドレイン(D)電極は、集積回路の表面に形成されそしてその表面より上方に或る高さを有する図1の領域14及び16に似ている。フィン構造は、複数の電流電極(即ち、ソース及びドレイン)から形成され、それは、一形態においては、一列に配列される。例えば、図7におけるラインは、図示のソース(S)及びドレイン(D)のそれぞれと交わるラインである(明示的に示されていない)。しかしながら、他の形態においては、複数のトランジスタのソース及びドレインの配置が、「L」字形状、湾曲した形状、又はオフセット・パターンであってもよい。チャネル領域は、各ソースとドレインとの間で且つ図示のゲートのそれぞれに隣接して、接続材料により形成される。従って、複数のチャネル領域は、ソースとドレインとの間に形成され、1つのチャネル領域が、各ソースとドレインとの間にある。一形態において、複数のチャネル領域は、集積回路の表面に平行に形成される。他の形態においては、チャネル領域は、異なる面にあり得る。
【0020】
これまでで、マルチプル・インデペンデント・ゲートを有するMIGFETデバイスを用いた改善された電圧制御発振器が提供されたことが認められる筈である。より低い供給電圧を、本明細書で説明したVCOと関係して用い得る。それは、トランジスタのスレッショルド電圧を変更し、従ってトランジスタの導通電極間のインピーダンスを正確に制御するための正確な能力があるからである。本発明が好適な実施形態の文脈で説明されたが、本発明が多くの方法で変更され、そして上記で詳細に説明された実施形態以外の多くの実施形態を想定していることが当業者には明らかであろう。例えば、トランジスタの伝導性のタイプを逆にし得る。従って、本発明の真の範囲に入る本発明の全ての変更をカバーすることが、添付の特許請求の範囲により意図されている。本明細書において説明のため選定された実施形態に対する様々な変化及び変更は、当業者により容易に行われであろう。例えば、図1の特定のトランジスタ構造がマルチプル・インデペンデント・ゲートを有するトランジスタの一例として説明されたが、2又はそれより多い独立ゲートを有する他のタイプのトランジスタ構造を本明細書で用い得ることが容易に理解されるであろう。特定の例示的回路が示されたが、多数のVCO回路形態を用いて、本明細書で説明した機能を具現化し得る。そのような変更及び変化が本発明の趣旨から逸脱しない程度まで、それらは、添付の特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲内に含まれることを意図している。
【0021】
一実施形態において、本明細書では、複数の直列接続されたインバータを有する電圧制御発振器が与えられる。前記複数の直列接続されたインバータのそれぞれのインバータが、第1のトランジスタ及び第2のトランジスタを有する。第1のトランジスタは、第1の電源電圧端子に結合された第1の電流電極と、第2の電流電極と、前記複数の直列接続されたインバータのうちの自身より前にあるインバータの出力端子に結合された第1の制御電極と、第1のバイアス信号を受け取る第2の制御電極とを有する。第2のトランジスタは、前記第1のトランジスタの第2の電流電極に結合された第1電流電極と、第2の電源電圧端子に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極とを有する。一実施形態において、前記第1のバイアス信号は、前記第1のトランジスタの第1の制御電極での入力信号に応答して前記第1のトランジスタにチャネルを形成するため必要とされる電圧であるスレッショルド電圧を調整するためのものである。別の実施形態において、それぞれの第1のトランジスタの第2の制御電極は、前記第1のバイアス信号を受け取るよう一緒に結合されている。更に別の実施形態において、それぞれの第1のトランジスタの第2の制御電極は、異なるバイアス信号を受け取る。一実施形態において、前記第1のバイアス信号が、前記電圧制御発振器の発振周波数を調整するための所定の電圧範囲内で可変である。別の実施形態において、前記第1のバイアス信号が、前記第1のトランジスタの導電率を変えるため可変である。別の実施形態において、前記第2のトランジスタは、第2のバイアス信号を受け取る第2の制御電極を備える。別の実施形態において、電圧制御発振器は更に、第3のトランジスタを備え、前記第3のトランジスタが、第1の電源電圧端子に結合された第1の電流電極と、前記第1のトランジスタの第2の電流電極に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極と、第2のバイアス信号を受け取る第2の制御電極とを有し、前記第2のバイアス信号が、前記第1のバイアス信号とは別に与えられる。更に別の実施形態において、前記第2のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。
【0022】
また、電圧制御発振器を制御する方法が提供される。複数のインバータが、一緒に直列に結合され、前記複数のインバータのそれぞれが、第1の電源電圧端子と第2の電源電圧端子との間で一緒に直列に結合された第1のトランジスタ及び第2のトランジスタを有し、前記第1のトランジスタ及び第2のトランジスタの両方は、前記複数のインバータのうちの別の1つのインバータの出力端子に結合された第1の制御電極を有し、前記第1のトランジスタが、第1のバイアス信号を受け取る第2の制御電極を有する。前記第1のバイアス信号の電圧が、前記電圧制御発振器の発振周波数を調整するため変えられる。一実施形態において、異なるバイアス信号が、前記複数のインバータの各第1のトランジスタの第2の制御電極に与えられる。更に別の実施形態において、第2のバイアス信号を受け取る第2の制御電極が、前記複数のインバータのそれぞれの第2のトランジスタに設けられる。一実施形態において、第3のトランジスタが設けられ、前記第3のトランジスタが、前記第1の電源電圧端子に結合された第1の電流電極と、前記第1のトランジスタの第2の電流電極に結合された第2の電流電極と、前記第1のトランジスタの第1の制御電極に結合された第1の制御電極と、第2のバイアス信号を受け取る第2の制御電極とを有し、前記第2のバイアス信号が、前記第1のバイアス信号とは別に与えられる。一実施形態において、前記第2のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。別の実施形態において、第4のトランジスタが設けられ、前記第4のトランジスタが、前記第1のトランジスタの第2の電流電極に結合された第1の電流電極と、前記第2のトランジスタの第1の制御電極に結合された第1の制御電極と、第3のバイアス信号を受け取る第2の制御電極とを有し、前記第3のバイアス信号が、前記第1のバイアス信号とは別に与えられる。更に別の実施形態において、前記第3のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。
【0023】
別の実施形態において、集積回路の表面に形成され且つ当該表面より上方に或る高さを有するフィン構造を有する当該集積回路が提供される。前記フィン構造は、複数の電流電極及び複数のチャネル領域を備え、その単一のチャネル領域は、前記複数の電流電極の中の所定のもののうちのいずれか2つの間にある。第1の制御電極構造は、前記フィン構造の第1の側部に隣接して形成され、そして前記複数のチャネル領域を制御する連続の導電性材料の第1のストリップを有する。第2の制御電極構造が、前記フィン構造の第1の側部と反対の前記フィン構造の第2の側部に隣接して形成される。前記第2の制御電極構造は、物理的に分離している導電性材料の複数のストリップを有する。前記導電性材料の複数のストリップのそれぞれは、前記複数のチャネル領域のうちの別々で単一のチャネル領域を制御する。一実施形態において、前記複数の電流電極は、複数のソース及び複数のドレインを有し、そして前記フィン構造は、物理的に接続されていない第1のソースに隣接して配置された第1のドレインと、物理的に接続されていない第3のドレインに隣接して配置された第2のドレインとを有する。別の実施形態において、前記第1のフィン構造、及び前記第1及び第2の制御電極構造が、複数のマルチプル・ゲート・トランジスタを形成する。別の実施形態において、前記第2の制御電極構造の導電性材料の複数のストリップのそれぞれが、別個の電圧信号を受け取るよう構成されている。
【0024】
恩恵、他の利点、及び問題に対する解法が、特定の実施形態について上記で説明された。しかしながら、恩恵、他の利点、問題に対する解法、及び恩恵、他の利点又は問題に対する解法を生じさせる又はより顕著となるいずれの構成要素は、特許請求の範囲のいずれか又はその全ての重要な、必要な、本質的特徴、又は構成要素として解釈されるべきでない。本明細書で用いられているように、用語「備える」、「有する」、又はそれらのいずれのあの変形は、非排他的包含をカバーすることを意図しており、それにより構成要素のリストを備えるプロセス、方法、物品、又は装置は、それらの構成要素のみを含むものではなく、明示的にリストされた、又はそのようなプロセス、方法、物品又は装置に固有の他の構成要素を含み得る。本明細書で用いられるように、用語「a(1つ)」又は「an(1つ)」は、1又は1よりより多くとして定義されている。本明細書で用いられているように、用語「複数の」は、2又はそれより多くとして定義されている。本明細書で用いられているように、用語「含む」及び/又は「有する」は、備える(即ち、排他的でない用語)として定義されている。本明細書で用いられているように、用語「結合される」は、「接続される」として定義されているが、しかし必ずしも直接であることでなく、また必ずしも機械的であることではない。

VOLTAGE CONTROLLED OSCILLATOR WITH A MULTIPLE GATE TRANSISTOR AND METHOD THEREFOR

FIELD OF THE INVENTION

The present invention relates generally to electronic circuits, and more particularly, to voltage controlled oscillators (VCOs).

BACKGROUND OF THE INVENTION

Voltage controlled oscillators (VCOs) generate a periodic clock signal in response to an input voltage. There are numerous applications for VCOs such as in tunable frequency generators. Additionally, VCOs are often used in phase locked loop (PLL) circuits to generate an output signal that is dynamically phase and frequency compared to an input reference signal. To keep the generated output signal aligned with the input reference signal, the phase difference is monitored and a correction circuit is used to change either the phase or the frequency (or both) of the generated clock signal to match the phase and frequency of the reference clock. Designers of VCOs have been faced with the problem of providing a relatively small and easy-to-implement phase correction circuit that will operate at low power supply voltages (e. g. 1.0 - 1.5 volts) while having a wide range of frequency operation and a wide range of phase correction.

Therefore, it is desirable to provide an integrated circuit VCO having a phase correction circuit that is small and easy to implement.

BRIEF DESCRIPTION OF THE DRAWINGS

FIG. 1 illustrates in partial isometric form one embodiment of a multiple independent gate field-effect transistor (MIGFET). FIG. 2 illustrates in schematic diagram form a VCO in accordance with one form of the present invention.

FIG. 3 illustrates in schematic diagram form a VCO in accordance with another form of the present invention;

FIG. 4 illustrates in schematic diagram form a VCO in accordance with yet another form of the present invention;

FIG. 5 illustrates in schematic diagram form a control signal generation circuit for use with the VCO of claim 4; FIG. 6 illustrates in graphical form an exemplary control signal supplied by the control signal generation circuit of FIG. 5; and

FIG. 7 illustrates in perspective form a layout of multiple transistors having independent gates that may be used to implement any of the VCOs of FIGs. 2-4.

DETAILED DESCRIPTION

Generally, the present invention provides, in one form, a VCO having one or more inverters. The inverters are formed using a MIGFET (multiple independent gate field effect transistor) that has two independent gates or control electrodes. The VCO includes a ring oscillator implemented as a plurality of serially coupled inverters. Each inverter has a first transistor connected to a second transistor, wherein the first transistor has a first gate connected to an output of a preceding inverter and a second gate for receiving a bias signal. In the illustrated embodiments, the MIGFETs are biased by an analog voltage to provide a predetermined amount of drive current to adjust either phase or frequency of the VCO. The disclosed VCO requires relatively less surface area, is simple, and is easy to implement. Also, as compared to prior art phase correction circuits, the disclosed VCO requires fewer conductors and fewer contacts, thus reducing resistance and parasitic capacitances, simplifying the circuit, and improving operating frequency range.

FIG. 1 is a partial isometric view of one embodiment of a multiple independent gate field-effect transistor (MIGFET) 10 that can be used with the VCO 40 illustrated in FIG. 2 and described below. The MIGFET 10 includes a fin structure 12 formed over a substrate, for example a bulk substrate or silicon-on-insulator (SOI). The fin structure has first and second sidewalls. The fin structure 12 is formed from a semiconductor material. A dielectric layer 13 is formed over the surface of the substrate and the fin structure and a layer of gate material is formed over the dielectric layer 13 as illustrated in FIG. 1 to form gate electrodes on opposite sides of the fin structure 12. Specifically, the gate material is formed over the substrate, the first sidewall of the fin to form a first gate 18, and the second sidewall of the fin to form a second gate 20. The first and second gates 18 and 20 have a predetermined height

on the sidewalls of the fin structure 12, and are electrically isolated from each other. In one embodiment, the gate material may be deposited over the top of the fin structure, and then selectively removed to provide isolation between the first and second gates 18 and 20. Fin structure 12 includes current terminal regions 14 and 16 located in each end of fin structure 12. hi one embodiment where the resultant transistor structure is a field effect transistor

(FET), current terminal regions 14 and 16 serve as the source and drain regions, respectively. Contacts 22, 24, 26, and 28 provide for electrical connection to the MIGFET 10. The contacts connect to metal layers implemented above the gate and the source/drain terminals (not shown). Note that in the illustrated embodiment, one contact is shown for each gate structure and source/drain connections; however, there may be any number of contacts as long as an acceptable electrical connection can be made. A nitride layer 30 is formed over a top surface of the fin structure 12. In other embodiments, nitride layer 30 may be made of other materials (e.g. other dielectrics).

During the operation of MIGFET 10, when a voltage is applied to one of the gates 18 and 20, a channel region is formed underneath the gate in the fin structure 12 providing a current path between the source and drain current terminal regions 14 and 16, respectively. Note that the channel regions may be undoped, doped to be N-type semiconductor, P-type semiconductor, or a combination of N-type and P-type semiconductor.

The illustrated embodiment discloses a transistor structure having two independent gates. In other embodiments, a transistor structure may have more than two gate structures. For example, the MIGFET 10 may have an additional gate on top of the fin structure 12 in place of the nitride layer 30. Also, in other embodiments, a plurality of transistors like MIGFET 10 may be connected together in parallel if additional drive strength is required.

FIG. 2 illustrates, in schematic diagram form, a VCO 40 in accordance with one form of the present invention. VCO 40 includes inverters 42, 44, and 46. Inverter 42 is formed by a P-channel MIGFET 48 and an N-channel MIGFET 50. Inverter 44 is formed by a P- channel MIGFET 54 and an N-channel MIGFET 56. Inverter 46 is formed by a P-channel MIGFET 66 and an N-channel MIGFET 62. The P-channel MIGFET 48 has a source connected to a supply voltage VDD and a drain connected to a drain of the N-channel MIGFET 50. A first control electrode or gate of MIGFET 48 is connected to a node 52 and to a first gate of MIGFET 50. A second gate of MIGFET 48 is connected to a first bias voltage labeled VGPI. A second gate of MIGFET 50 is connected to a bias voltage labeled VGNI- A source of MIGFET 50 is connected to a supply voltage terminal labeled Vss-

Similarly, the P-channel MIGFET 54 has a source connected to the supply voltage VDD and has a drain connected to a drain of N-channel MIGFET 56. A first gate of MIGFET 54 is connected to the gate of MIGFET 56 at a node 58. A second gate of MIGFET 54 is connected to a bias voltage labeled VGP2. A second gate of MIGFET 56 is connected to a bias voltage labeled VGN2- A source of P-channel MIGFET 66 is connected to the supply voltage VDD- A drain of MIGFET 66 is connected to a drain of N-channel transistor 62 at node 52. Therefore, the output of inverter 46 is connected to an input of inverter 42. A first gate of MIGFET 66 is connected to a first gate of MIGFET 62. A second gate of MIGFET 66 is connected to a bias voltage VGPM5 where M is an integer. It should be understood that any number of additional inverters may be coupled in series between inverter 44 and inverter 46 such that the total number of inverter states is odd. In one form, such additional inverters would have the same configuration as the illustrated inverters of FIG. 2. It should also be appreciated that as few as one series-connected inverter may be implemented to form a VCO circuit. A second gate of MIGFET 62 is connected to a bias signal VGNM- It should be noted that an output of VCO 40 may be taken at any of nodes 52, 58 or 64 as each inverter has a preceding inverter coupled to an input thereof as a result of the feedback connection from inverter 46 to inverter 42 via node 52.

In operation, VCO 40 functions to provide an oscillating signal. Each inverter of inverters 42, 44 and 46 function to change the logic state of the signal and thus creates an unstable or oscillating signal. For example, at node 52 a logic high signal is converted to a logic low signal at node 58. Similarly, the logic low signal at node 58 is converted back to a logic high signal at node 64, assuming that there are no intervening inverter stages between inverter 44 and inverter 46. The bias signal VGP? which is applied to the second gate of MIGFET 48 changes the conductivity of the MIGFET 48. In one form the conductivity is changed by changing the transistor's threshold voltage with respect to the first gate of MIGFET 48. By modifying the threshold voltage of a MIGFET, the speed at which the transistor switches is modified. As the switching speed of a transistor is varied, the frequency of operation of a circuit using the transistor varies. For a P-channel MIGFET like MIGFET 48, as the voltage that is applied to the second gate is lowered, the MIGFET will switch when higher voltage is applied to the first gate. The switching speed of the MIGFET 48 is therefore increased because the transistor switches at a sooner point as the bias voltage applied to the first gate transitions from a logic high to a logic low. The reverse is true for the N-channel MIGFETs such as MIGFET 50. As the voltage that is applied to the second gate

of MIGFET 50 is increased, the MIGFET will switch when a lower voltage is applied to the first gate, and therefore the MIGFET 50 will have a higher conductivity for a given bias applied to the first gate. The switching speed of the MIGFET 50 is therefore increased because the transistor switches at a sooner point as the bias voltage applied to the first gate transitions from a logic low to a logic high. Therefore, the switch point for each of inverters 42, 44 and 46 may be individually modified with a separate second gate bias voltage. The modification of the switching speeds of the inverters functions to modify the phase relationships between the oscillating signals present at nodes 52, 58 and 64 and to change the frequency of operation of the VCO 40. Illustrated in FIG. 3 is a VCO 40' which is an alternate form of VCO 40 of FIG. 2.

For convenience of comparison and discussion, common circuit elements between the two figures are given the same element reference numbers. As illustrated, the second gate of each of MIGFETs 48, 54 and 60 are connected together and to a single bias voltage VGP. Similarly, the second gate of each of MIGFETs 50, 56 and 62 are connected together and to a single bias voltage VGN-

In operation, a single bias voltage is connected to the second gate of all of the P- channel MIGFETs and a separate single bias voltage is connected to the second gate of all of the N-channel MIGFETs. In the illustrated form the VCO 40' is a simplified form of VCO 40 since there are only two control or bias signals that modify the frequency of the circuit. It should be noted that while VCO 40' has simplified control, there are fewer frequency change settings. However, because the bias signals Vgp and Vgn are analog control signals that can have numerous values, the amount of frequency adjustment possible in VCO 40' is quite flexible.

Illustrated in FIG. 4 is yet another form of a VCO. The VCO of FIG. 4 has transistors which permit the control of instantaneous phase of the signal. In one form the VCO may be used to change the instantaneous phase in response to a sensed or measured phase difference between a reference signal and a feedback signal of a phase locked loop (not shown). A first oscillator stage 43 has a first inverter formed by a P-channel MIGFET 48 and an N-channel MIGFET 50 and a second inverter formed by a P-channel MIGFET 66 and an N-channel MIGFET 68. MIGFET 48 has a source connected to a terminal for receiving a supply voltage labeled VDD, a first gate connected to a node 52 and to a first gate of MIGFET 50, a drain connected to a drain of MIGFET 50 at a node 58 and a second gate. The second gate of MIGFET 48 is connected to an analog control bias signal labeled UpP. A second gate of

MIGFET 50 is connected to an analog control bias signal labeled UPN, and a source of MIGFET 50 is connected to a terminal for receiving a ground reference voltage labeled Vss- The first oscillator stage 43 also has a second inverter formed by a P-channel MIGFET 66 and an N-channel MIGFET 68. MIGFET 66 has a source connected to the terminal for receiving VDD, a first gate connected to the first gate of MIGFET 48 at node 52, a second gate connected to an analog control bias signal labeled DNP and a drain connected to a node 58. The drain of MIGFET 66 is connected to a drain of MIGFET 68. A first gate of MIGFET 68 is connected to the first gate of MIGFET 50 at node 52, and a second gate of MIGFET 68 is connected to a control bias signal labeled DNN. A source of MIGFET 68 is connected to the terminal for receiving Vss- The first oscillator stage 43 therefore has two parallel-connected inverters formed of series-connected MIGFET transistors that have separately controlled second gates.

A second stage 45 has a first inverter formed of a P-channel MIGFET 60 and an N- channel MIGFET 62. MIGFET 60 has a source connected to the voltage terminal for receiving VDD, a first gate connected to a node 64, a second gate connected to a control bias signal labeled UPP, and a drain. MIGFET 62 has a drain connected to the drain of MIGFET 60, a first gate connected to the first gate of MIGFET 60 at a node 64, a second gate connected to a control bias signal labeled UPN, and a source connected to the terminal for receiving the voltage Vss- A second inverter formed of a P-channel MIGFET 70 and an N- channel MIGFET 72 is connected in parallel with the first inverter of second stage 45. A source of MIGFET 70 is connected to the voltage terminal for receiving VDD- MIGFET 70 has a first gate connected to the node 64, a second gate connected to a control bias signal labeled DNP, and a drain. A drain of MIGFET 70 is connected to a drain of MIGFET 72. A first gate of MIGFET 72 is connected to the first gate of MIGFETs 60, 62 and 70 at node 64. A second gate of MIGFET 72 is connected to a bias control voltage labeled DNN- A source of MIGFET 72 is connected to the terminal for receiving the voltage Vss- In the illustrated form, any additional number from one onward of stages may be provided as indicated by the dots between the first stage and the second stage, as long as the total number of stages is odd. The number of stages is dependent, in part, on the frequency range of operation that is desired. The fewer the number of stages results in a higher frequency of operation.

In operation, a signal that is processed by the inverters of the VCO of FIG. 4 changes logic state between an input and an output of each inverter. Because node 52 connects the output of the inverter formed of MIGFETs 70 and 72 to the input of the inverter formed of

MIGFETs 48 and 50, a continuous path is provided for a signal to continually change states. An output of the VCO may be taken at either node 52 or node 64. This output may be connected to other circuitry (not shown) such as a delay locked loop (DLL) or a phase locked loop (PLL). The phase of the signal may be compared with the phase of a reference signal. If the phase of the signal from the VCO of FIG. 4 is desired to be modified, the phase may be changed through the use of the up and down bias signals Up and DN- Depending upon whether the bias signals are applied to a P-channel transistor or an N-channel transistor determines whether the Upp or the UPN signal is used for an up signal. Initially assume that the bias voltages Upp and UPN are set so that MIGFETs 48 and 50 are not conductive and that the bias voltages DNP and DNN are set so that MIGFETs 66 and 68 are conductive. If there is a phase difference between the signal and a reference signal, the analog bias signals can be modified to make MIGFETs 48 and 50 become slightly conductive and add drive strength to the collective inverter function of the first stage. As a result of the additional current that is sourced or sunk by the inverter formed of MIGFETs 48 and 50, the phase of the signal conducted by the first oscillator stage 43 is adjusted as needed. The Upp and UPN signals are used to increase the frequency of the signal. The increase in frequency shifts the phase of the signal in a positive direction. Conversely, the DNP and DNN signals are used to decrease the frequency of the signal. The decrease in frequency shifts the phase of the signal in a negative direction. It should be appreciated that with the use of the Upp, UPN, DNP and DNN signals of the VCO of FIG. 4 both phase and frequency shifting of the signal may be implemented. For example, the signals Upp and DNP may be kept constant and signals UPN and DNN may be varied to primarily modify the frequency of the signal. Additionally, variation of all four or combinations of all four of these signals may be made to change both the frequency and the phase of the VCO's signal. Illustrated in FIG. 5 is an exemplary implementation of a control signal circuit 80 to provide the control signal UPNO which is the UPN signal of a first stage in a VCO. The control signal circuit 80 has a voltage divider portion 82 and a drive output portion 84. A voltage divider is formed by a plurality of diode-connected P-channel transistors 86, 88, 90, 92, 94 and 96 that are connected between a supply voltage VDD and a reference voltage terminal Vss- At the drain of each of the transistors 86, 88, 90, 92, 94 and 96 is a tap in which a switch is connected. For example, a switch 100 is connected to the drain of transistor 86. A switch 102 is connected to the drain of transistor 88. A switch 104 is connected to the drain of transistor 90. A switch 106 is connected to the drain of transistor 92. A switch 108 is

connected to the drain of transistor 94. In the illustrated form the switches 100, 102, 104, 106 and 108 are implemented as CMOS transmission gates having a true and complementary control signal which is designated in FIG. 5 by an asterisk. Select voltages Vs0, Vsi, Vs2, Vs3 and Vs4 are respectively used to make the switches 100, 102, 104, 106 and 108 conductive. Each of switches 100, 102, 104, 106 and 108 has a terminal connected together to a node 110 and to a gate of an N-channel transistor 112. Transistor 112 has drain connected to the supply voltage terminal for receiving VDD- A source of transistor 112 is connected to a source of a P-channel transistor 114. A drain of transistor 114 is connected to a drain of an N-channel transistor 116 and provides the control signal Upp0 for the first stage. A source of transistor 116 is connected to the Vss reference voltage terminal. Transistors 114 and 116 each has a gate connected together for receiving an enable signal labeled "Phase Detect" from a phase detector of a phase locked loop (not shown). Additionally, a P-channel transistor 118 has a source connected to the VDD supply voltage terminal, a gate for receiving a full supply voltage control signal VSF and a drain connected to the source of transistor 114. In operation, a phase detector provides a logic low enable signal to the gates of transistors 114 and 116 when a phase error is detected in the signal of the VCO. The phase detector also functions to determine what analog voltage value the signal Upp0 should assume. Should a full supply voltage VDD value be needed, the signal VSF is asserted as a logic low. Should a lower value of voltage be needed to correct the detected phase error, one of the signals from Vs0 to Vs4 is asserted and a predetermined fraction of VDD is used to drive transistor 112. The drive strength of the bias voltage for transistor 112 determines the value of voltage of the control signal Upp0. The signal value of UPPO may be changed readily by the phase detector by changing the control signals Vso to Vs4 and VSF- Similar circuits (not shown) maybe used to generate the control signals UPNO, DNPO, DNNO, etc. of the VCO of FIG. 4.

Illustrated in FIG. 6 is a graph illustrating an embodiment of the signals UPPO and UPNO. Between a time labeled tl and a time labeled t2 a phase correction operation is implemented. Depending upon the values of the control signals Vs0 through Vs4 (and complements) and VSF provided by a phase detector, an analog voltage control signal Uppo may assume any value between 0 volt to supply voltage VDD- For example, a voltage of Vi, V2 or Vz which are less than VDD may be connected to the second gate of MIGFET 48 of FIG. 4. Similarly, during the phase correction operation an analog voltage control signal UPNO is selected having a value between 0 volt and VDD- A voltage of Vi, V2 or Vz may be

provided by control signal circuit 80 for biasing the second gate of MIGFET 50. Because an analog voltage is used fine tuning of phase and frequency errors may be accomplished.

Illustrated in FIG. 7 is a layout of an integrated circuit having three MIGFET transistors that may be used to implement a variety of circuits such as the VCO 40' of FIG. 3. In the example a MIGFET 120 is placed adjacent to a MIGFET 122. A MIGFET 124 is placed adjacent the MIGFET 122 but any number of intervening MIGFET devices may be inserted as indicated by a broken line in FIG. 7. The MIGFET 120 has a first gate Gl which is gate 130. Gate 130 is common with MIGFET 122 and MIGFET 124 and is a continuous piece of conductive material. MIGFET 120 also has a second gate G2 which is gate 132. Between the gate 132 and gate 130 within MIGFET 120 is a source (S) and a drain (D) separated by a channel. Similarly, MIGFET 122 has a second gate G3 which is gate 134. Between the gate 134 and gate 130 is a source (S) and a drain (D) separated by a channel. MIGFET 124 has a second gate G4 which is gate 136. Between the gate 136 and gate 130 is a drain (D) and a source (S) separated by a channel. It should be noted that the drains of MIGFETs 122 and 124 are positioned adjacent each other whereas the adjacent MIGFETs

120 and 122 have a drain positioned adjacent a source. The source, drain and channel of each of the MIGFETs 120, 122 and 124 form an elevated fin structure having a height extending above a plane in which the gates 130, 132, 134 and 136 lie. In the illustrated layout, a single continuous gate material is used at the level in which the gate is formed rather than making a connection to the second gate of each MIGFET at a different level of the integrated circuit or laterally extended from the portion of the layout that is illustrated in FIG. 7. The layout is therefore compact and yet permits the first gate of each MIGFET to be physically separate and distinct. The illustrated source (S) and drain (D) electrodes of FIG. 7 are analogous to regions 14 and 16 of FIG. 1 which are formed on a surface of an integrated circuit and have a height above the surface. A fin structure is formed from a plurality of current electrodes (i.e. sources and drains) that, in one form, are arranged in a line. For example, the line in FIG. 7 is a line (not expressly shown) that intersects each of the illustrated sources (S) and drains (D). However, it should be understood that in other forms the placement of the sources and drains of the multiple transistors may be in an "L" shape, a curved shape or an offset pattern. A channel region is formed in the connecting material between each source and drain and adjacent each illustrated gate. Thus a plurality of channel regions is formed between the sources and drains with one channel region between each source and drain. In one form the

plurality of channel regions is formed parallel to the surface of the integrated circuit. In other forms the channel regions may be in different planes.

By now it should be appreciated that there has been provided an improved voltage controlled oscillator using MIGFET devices that have multiple independent gates. Lower supply voltages may be used in connection with the VCOs described herein because there is accurate ability to modify the threshold voltage of transistors and thus accurately control the impedance between the conducting electrodes of the transistors. While the invention has been described in the context of a preferred embodiment, it will be apparent to those skilled in the art that the present invention may be modified in numerous ways and may assume many embodiments other than that specifically set out and described above. For example, the conductivity types of the transistors may be reversed. Accordingly, it is intended by the appended claims to cover all modifications of the invention which fall within the true scope of the invention. Various changes and modifications to the embodiments herein chosen for purposes of illustration will readily occur to those skilled in the art. For example, although a specific transistor structure in FIG. 1 is discussed as an example of a transistor having multiple independent gates, it should be readily understood that other types of transistor structures having two or more independent gates may be used herein. Although specific exemplary circuits have been shown, numerous VCO circuit implementations may be used to embody the functions discussed herein. To the extent that such modifications and variations do not depart from the spirit of the invention, they are intended to be included within the scope thereof which is assessed only by a fair interpretation of the following claims.

In one form there is herein provided a voltage controlled oscillator having a plurality of series-connected inverters. Each inverter of the plurality of series-connected inverters has a first transistor and a second transistor. The first transistor has a first current electrode coupled to a first power supply voltage terminal, a second current electrode, a first control electrode coupled to an output terminal of a preceding inverter of the plurality of series- connected inverters, and a second control electrode for receiving a first bias signal. The second transistor has a first current electrode coupled to the second current electrode of the first transistor, a second current electrode coupled to a second power supply voltage terminal, and a first control electrode coupled to the first control electrode of the first transistor. In one form the first bias signal is for adjusting a threshold voltage, the threshold voltage being a voltage required to form a channel in the first transistor in response to an input signal at the first control gate of the first transistor. In another form the second control electrode of each

of the first transistors is coupled together to receive the first bias signal. In yet another form the second control electrode of each of the first transistors receives a different bias signal. In one form the first bias signal is variable within a predetermined voltage range to adjust an oscillation frequency of the voltage controlled oscillator. In another form the first bias signal is variable to change a conductivity of the first transistor, hi another form the second transistor is a second control electrode for receiving a second bias signal. In another form the voltage controlled oscillator further has a third transistor, the third transistor having a first current electrode coupled to the first power supply voltage terminal, a second current electrode coupled to the second current electrode of the first transistor, a first control electrode coupled to the first control electrode of the first transistor, and a second control electrode for receiving a second bias signal, wherein the second bias signal is provided separately from the first bias signal. In yet another form the second bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator. There is also provided a method for controlling a voltage controlled oscillator. A plurality of inverters is coupled together in series, each of the plurality of inverters having a first transistor and a second transistor coupled together in series between a first power supply terminal and a second power supply terminal, the first transistor and the second transistor both having a first control electrode coupled to an output terminal of another one of the plurality of inverters, and the first transistor having a second control electrode for receiving a first bias signal. A voltage of the first bias signal is varied to adjust an oscillation frequency of the voltage controlled oscillator, hi one form a different bias signal is provided to the second control electrode of each first transistor of the plurality of inverters, hi yet another form a second control electrode is provided for the second transistor of each of the plurality of inverters, the second control electrode receiving a second bias signal. In one form there is provided a third transistor, the third transistor having a first current electrode coupled to the first power supply terminal, a second current electrode coupled to the second current electrode of the first transistor, a first control electrode coupled to the first control electrode of the first transistor, and a second control electrode for receiving a second bias signal, wherein the second bias signal is provided separately from the first bias signal. In one form the second bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator. In another form a fourth transistor is provided, the fourth transistor having a first current electrode coupled to the second current

electrode of the first transistor, a first control electrode coupled to the first control electrode of the second transistor, and a second control electrode for receiving a third bias signal, wherein the third bias signal is provided separately from the first bias signal. In yet another form the third bias signal is variable within a predetermined voltage range for adjusting a phase of an output signal of the voltage controlled oscillator.

In another form there is provided an integrated circuit having a fin structure formed on a surface of the integrated circuit and having a height above the surface. The fin structure has a plurality of current electrodes and a plurality of channel regions wherein a single channel region is between any two of predetermined ones of the plurality of current electrodes. A first control electrode structure is formed adjacent to a first side of the fin structure and has a first strip of continuous conductive material that controls the plurality of channel regions. A second control electrode structure is formed adjacent to a second side of the fin structure opposite the first side of the fin structure. The second control electrode structure has multiple strips of the conductive material that are physically separate. Each of the multiple strips of the conductive material controls a separate, single one of the plurality of channel regions. In one form the plurality of current electrodes has a plurality of sources and a plurality of drains, and the fin structure has a first drain positioned adjacent a physically unconnected first source and has a second drain positioned adjacent a physically unconnected third drain. In another form the fin structure and the first and second control electrode structures form a plurality of multiple gate transistors. In yet another form each of the multiple strips of the conductive material of the second control electrode structure is configured to receive a distinct separate voltage signal.

Benefits, other advantages, and solutions to problems have been described above with regard to specific embodiments. However, the benefits, advantages, solutions to problems, and any element(s) that may cause any benefit, advantage, or solution to occur or become more pronounced are not to be construed as a critical, required, or essential feature or element of any or all the claims. As used herein, the terms "comprises," "comprising," or any other variation thereof, are intended to cover a non-exclusive inclusion, such that a process, method, article, or apparatus that comprises a list of elements does not include only those elements but may include other elements not expressly listed or inherent to such process, method, article, or apparatus. The terms a or an, as used herein, are defined as one or more than one. The term plurality, as used herein, is defined as two or more than two. The term another, as used herein, is defined as at least a second or more. The terms including and/or having, as used herein, are defined as comprising (i.e., open language). The term coupled, as used herein, is defined as connected, although not necessarily directly, and not necessarily mechanically.

「特表2009-512344およびWO2007047164より引用」

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2009年5月 8日 (金)

[Claims] 高速始動付き低雑音基準発振器

【特許請求の範囲】
【請求項1】
振幅制御可能な発振器と、
前記発振器に接続されたハイブリッド自動利得制御(AGC)ループとを備え、
前記ハイブリッドAGCループが、アナログAGCループ及びデジタルAGCループを備える、周波数源。
【請求項2】
前記アナログAGCループは、前記発振器が始動するとき前記発振器に接続されるよう動作可能であり、
前記デジタルAGCループは、前記発振器が定常状態の動作に達した後に前記発振器に動作可能に接続される
請求項1記載の周波数源。
【請求項3】
前記発振器が水晶を備える請求項1記載の周波数源。
【請求項4】
前記ハイブリッドAGCループが、マルチプレクサ及び論理回路を備え、
前記論理回路が、前記マルチプレクサが前記アナログAGCループ又は前記デジタルAGCループのいずれかを選択するように選択信号を前記マルチプレクサ供給するよう動作可能である
請求項1記載の周波数源。
【請求項5】
前記アナログAGCループが、ピーク検出器と、当該ピーク検出器の出力及び基準電圧に接続される誤差積分器とを備え、
前記誤差積分器が、前記ピーク検出器の出力と前記基準電圧との差を積分するよう動作可能である
請求項1記載の周波数源。
【請求項6】
前記デジタルAGCループが、
前記発振器のピーク振幅を検出するよう動作可能であるピーク検出器と、
前記ピーク検出器の出力と、電圧窓を形成する1対の異なった基準電圧とに接続された比較器と、
前記発振器の出力に接続され且つタイマ信号を与えるよう動作可能であるリップル・カウンタと、
前記比較器の出力に接続され且つデジタル・ワードを与えるよう動作可能であるアップ/ダウン・カウンタと、
前記リップル・カウンタ及びアップ/ダウン・カウンタに接続され、デジタル・ワードを受け取り、且つ前記タイマ信号により更新されるよう動作可能であるデジタル/アナログ変換器(DAC)であって、前記の更新されるDACの出力が前記デジタル・ワードに依存して調整される、前記デジタル/アナログ変換器(DAC)と、
前記DACの出力に接続されたロー・パス・フィルタ(LPF)とを備え、
前記発振器が、前記LPFの出力に依存して駆動される
請求項1記載の周波数源。
【請求項7】
前記発振器が始動モードにあるとき前記アナログAGCループの出力と前記デジタルAGCループの出力とを比較し且つフィードバック信号を前記デジタルAGCループに供給して、前記アナログAGCループの出力と前記デジタルAGCループの出力とが前記ハイブリッドAGCループが前記発振器の駆動を前記アナログAGCループから前記デジタルAGCループへ切り替えるときほぼ同じとなるように前記デジタルAGCループの出力を調整するよう動作可能である比較器を更に備える請求項2記載の周波数源。
【請求項8】
前記ハイブリッドAGCループが、所定の時間量後に前記発振器を前記アナログAGCループから前記デジタルAGCループへ駆動するよう動作可能である請求項1記載の周波数源。
【請求項9】
前記所定の時間量が、前記発振器が所定のスレッショルドに達した後に、前記発振器の定められた数の発振から決定される請求項8記載の周波数源。
【請求項10】
アナログ自動利得制御(AGC)ループと、
デジタルAGCループと、
前記アナログAGCループの出力と前記デジタルAGCループの出力との間で選択するよう動作可能であるマルチプレクサと、
前記アナログAGCループの出力及び前記デジタルAGCループの出力に接続された第1の比較器であって、フィードバック信号を前記デジタルAGCループに与えることにより前記アナログAGCループと前記デジタルAGCループとがおよそ同じとなる第1の比較器と
を備える制御回路。
【請求項11】
前記アナログAGCループが、
測定されるべき信号のピーク振幅を検出するよう動作可能であるピーク検出器と、
前記ピーク検出器の出力及び基準電圧に接続された誤差積分器であって、前記ピーク検出器の出力と前記基準電圧との差を積分するよう動作可能である前記誤差積分器と
を備える請求項10記載の制御回路。
【請求項12】
前記デジタルAGCループが、
測定されるべき信号のピーク振幅を検出するよう動作可能であるピーク検出器と、
前記ピーク検出器の出力と、電圧窓を形成する1対の異なった基準電圧とに接続された第2の比較器と、
測定されるべき前記信号を受け取り、且つタイマ信号を与えるよう動作可能であるリップル・カウンタであって、前記第1の比較器と前記第2の比較器とのうちの少なくとも1つの比較器の出力が、デジタル・ワードを与えるよう動作可能であるアップ/ダウン・カウンタに接続される、前記リップル・カウンタと、
前記リップル・カウンタ及びアップ/ダウン・カウンタに接続され且つデジタル・ワードを受け取って、前記タイマ信号により更新されるよう動作可能であるデジタル/アナログ変換器(DAC)であって、前記の更新されるDACの出力が前記デジタル・ワードに依存して調整される、前記デジタル/アナログ変換器(DAC)と、
前記DACの出力に接続されたロー・パス・フィルタ(LPF)とを備え、
前記デジタルAGCループの出力が、前記LPFの出力に依存している
請求項10記載の制御回路。
【請求項13】
前記マルチプレクサが、始動イベントからの所定の時間量後に前記マルチプレクサの出力を前記アナログAGCループから前記デジタルAGCループへ切り替えるよう動作可能である請求項10記載の制御回路。
【請求項14】
前記マルチプレクサの出力が、水晶発振器を駆動するのに十分である請求項10記載の制御回路。
【請求項15】
水晶発振器を制御する方法であって、
発振器が始動するときアナログ自動利得制御(AGC)ループの出力を前記発振器に与えることと、前記発振器が定常状態の動作に達した後で前記デジタルAGCループの出力を前記発振器に与えることとの間で切り替えるステップを備える方法。
【請求項16】
選択信号をマルチプレクサへ供給し、それにより前記マルチプレクサが前記アナログAGCループ又は前記デジタルAGCループのいずれかを選択するステップを更に備える請求項15記載の方法。
【請求項17】
前記アナログAGCループが、前記発振器のピーク振幅を検出するピーク検出器と、前記ピーク検出器の出力及び基準電圧を供給される誤差積分器とを備え、
前記誤差積分器が、前記ピーク検出器の出力と前記基準電圧との差を積分し、
前記発振器が、前記の積分の結果に依存して駆動される
請求項15記載の方法。
【請求項18】
前記デジタルAGCループが、
前記発振器のピーク振幅を検出するピーク検出器と、
前記ピーク検出器の出力と、電圧窓を形成する1対の異なった基準電圧とを供給される比較器と、
前記発振器の出力を供給されて、タイマ信号を与えるリップル・カウンタと、
前記比較の出力を供給されて、デジタル・ワードを与えるアップ/ダウン・カウンタと、
前記デジタル・ワードを供給され且つ前記タイマ信号により更新されるデジタル/アナログ変換器(DAC)であって、前記の更新されたDACの出力が前記デジタル・ワードに依存して調整される、前記デジタル/アナログ変換器(DAC)と、
前記DACの出力が供給されるロー・パス・フィルタ(LPF)とを備え、
前記発振器が、前記LPFの出力に依存して駆動される
請求項15記載の方法。
【請求項19】
前記発振器が始動モードにあるとき前記アナログAGCループの出力と前記デジタルAGCループの出力とを比較するステップと、
フィードバック信号を前記デジタルAGCループに供給して、前記アナログAGCループの出力と前記デジタルAGCループの出力とが前記発振器の駆動が前記アナログAGCループから前記デジタルAGCループへ切り替えられるときほぼ同じであるように前記デジタルAGCループの出力を調整するステップと
を更に備える請求項15記載の方法。
【請求項20】
前記発振器の駆動が、所定の時間量後に前記アナログAGCループから前記デジタルAGCループへ切り替えられる請求項15記載の方法。

WE CLAIM:

1. A frequency source comprising: an amplitude-controllable oscillator; and a hybrid automatic gain control (AGC) loop connected with the oscillator, the hybrid AGC loop comprising an analog AGC loop and a digital AGC loop.

2. The frequency source of claim 1 , wherein the analog AGC loop operable to be connected to the oscillator when the oscillator starts up and the digital AGC loop operable to be connected to the oscillator after the oscillator has reached steady state operation.

3. The frequency source of claim 1, wherein the oscillator comprises a crystal.

4. The frequency source of claim 1 , wherein the hybrid AGC loop comprises a multiplexer and logic, the logic operable to supply a selection signal to the multiplexer such that the multiplexer selects either the analog AGC loop or the digital AGC loop.

5. The frequency source of claim 1 , wherein the analog AGC loop comprises a peak detector and an error integrator connected with an output of the peak detector and a reference voltage, the error integrator operable to integrate a difference between the output of the peak detector and the reference voltage.

6. The frequency source of claim 1 , wherein the digital AGC loop comprises: a peak detector operable to detect a peak amplitude of the oscillator, a comparator connected with an output of the peak detector and a pair of different reference voltages that form a voltage window, a ripple counter connected with an output of the oscillator and operable to provide a timer signal, and an up/down counter connected with an output of the comparator and operable to provide a digital word, a digital-to-analog converter (DAC) connected with the ripple counter and the up/down counter and operable to receive the digital word and to be updated

by the timer signal, an output of the updated DAC adjusted dependent on the digital word, and a low pass filter (LPF) connected with an output of the DAC, the oscillator driven dependent on an output of the LPF.

7. The frequency source of claim 2, further comprising a comparator operable to compare outputs of the analog and digital AGC loops when the oscillator is in start up mode and to supply a feedback signal to the digital AGC loop to adjust the output of the digital AGC loop such that the outputs of the analog and digital AGC loops are approximately the same when the hybrid AGC loop switches driving the oscillator from the analog AGC loop to the digital AGC loop.

8. The frequency source of claim 1 , wherein the hybrid AGC loop is operable to drive the oscillator from the analog AGC loop to the digital AGC loop after a predetermined amount of time.

9. The frequency source of claim 8, wherein the predetermined amount of time is determined from a set number of oscillations of the oscillator after the oscillations have reached a predetermined threshold.

10. A control circuit comprising: an analog automatic gain control (AGC) loop; a digital AGC loop; a multiplexer operable to select between outputs of the analog and digital AGC loops; and a first comparator connected with the outputs of the analog and digital AGC loops, the first comparator operable to provide a feedback signal to the digital AGC loop such that the outputs of the analog and digital AGC loops are about the same.

11. The control circuit of claim 10, wherein the analog AGC loop comprises: a peak detector operable to detect a peak amplitude of a signal to be measured; and

an error integrator connected with an output of the peak detector and a reference voltage, the error integrator operable to integrate a difference between the output of the peak detector and the reference voltage.

12. The control circuit of claim 10, wherein the digital AGC loop comprises: a peak detector operable to detect a peak amplitude of a signal to be measured, a second comparator connected with an output of the peak detector and a pair of different reference voltages that form a voltage window, a ripple counter operable to receive the signal to be measured and to provide a timer signal, an output of at least one of the first or second comparator connected with an up/down counter operable to provide a digital word, a digital-to-analog converter (DAC) connected with the ripple counter and the up/down counter, the DAC operable to receive the digital word and be updated by the timer signal, an output of the updated DAC adjusted dependent on the digital word, and a low pass filter (LPF) connected with an output of the DAC, the output of the digital loop dependent on an output of the LPF.

13. The control circuit of claim 10, wherein the multiplexer is operable to switch an output of the multiplexer from the analog AGC loop to the digital AGC loop after a predetermined amount of time from a starting event.

14. The control circuit of claim 10, wherein an output of the multiplexer is sufficient to drive a crystal oscillator.

15. A method for controlling a crystal oscillator, the method comprising switching between providing an output of an analog automatic gain control (AGC) loop to the oscillator when the oscillator starts up and providing an output of a digital AGC loop to the oscillator after the oscillator has reached steady state operation.

16. The method of claim 15, further comprising supplying a selection signal to a multiplexer such that the multiplexer selects either the analog AGC loop or the digital AGC loop.

17. The method of claim 15, wherein the analog AGC loop comprises a peak detector that detects a peak amplitude of the oscillator and an error integrator supplied with an output of the peak detector and a reference voltage, the error integrator integrating a difference between the output of the peak detector and the reference voltage, the oscillator being driven dependent on a result of the integration.

18. The method of claim 15, wherein the digital AGC loop comprises: a peak detector that detects a peak amplitude of the oscillator, a comparator supplied with an output of the peak detector and a pair of different reference voltages that form a voltage window, a ripple counter to which an output of the oscillator is supplied to provide a timer signal, and an up/down counter to which an output of the comparator is supplied to provide a digital word, a digital-to-analog converter (DAC) supplied with the digital word and updated by the timer signal, an output of the updated DAC being adjusted dependent on the digital word, and a low pass filter (LPF) to which an output of the DAC is supplied, the oscillator being driven dependent on an output of the LPF.

19. The method of claim 15, further comprising comparing outputs of the analog and digital AGC loops when the oscillator is in start up mode and supplying a feedback signal to the digital AGC loop to adjust the output of the digital AGC loop such that the outputs of the analog and digital AGC loops are approximately the same when driving of the oscillator is switched from the analog AGC loop to the digital AGC loop.

20. The method of claim 15, wherein driving of the oscillator is switched from the analog AGC loop to the digital AGC loop after a predetermined amount of time.

「特表2009-514357およびWO2007070166より引用」

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高速始動付き低雑音基準発振器

【発明の詳細な説明】
【技術分野】
【0001】
[技術分野]
本発明は、発振器に関する。詳細には、本発明は、低減した始動時間と定常状態の動作での低雑音とを有する発振器に関する。
【0002】
[背景]
通信に用いられる電子回路のような多くの最近の電子回路は、高耐性で低雑音基準周波数源を用いる。これらの基準周波数源は、典型的には、水晶発振器回路を含む。利得を有する能動デバイスを用いて、水晶発振器を励振し、それは、始動から定常状態の動作に達すまで或る有限量の時間を要する。水晶発振器の最適な低雑音性能は、能動デバイスの利得に依存する。この利得は、発振器の雑音に寄与している。所望の発振振幅に達成するための利得は、水晶発振器の水晶抵抗に依存している。
【0003】
しかしながら、水晶抵抗は、一定ではなく、通常、定常状態で発振しているときより始動時は高い。水晶抵抗は、発振器のQ係数と関連しており、そのQ係数は、発振器が同じ振幅で発振するのを維持するために水晶に印加される電力量を決定する。抵抗が低減するにつれ、消費される電力量も低減する。水晶抵抗の変化は、定常状態の動作での最良の雑音性能を達成するために希望される電力より多い電力を始動時に用いるようにさせる。しかしながら、最適な雑音性能を定常状態で達成するように電力を低減することは、水晶発振器が始動から定常状態に達するまでの時間量を増大させる。逆に、多くの応用において、水晶発振器が安定な定常状態周波数に最小量の時間で達成することが望ましい。従って、早い始動時間及び定常状態の動作での低雑音の両方を有する基準発振器を提供することが望ましい。
【0004】
その上、水晶自体の物理的変化により、水晶発振器の振幅が変わる。従って、1バッチの水晶の中の水晶は、異なる定常状態発振周波数を特定の振幅範囲にわたって有する。同様に、発振器回路の周囲温度の変化により、特定の水晶の定常状態発振振幅は、回路の利得の変化に起因して変動する。従って、更に、水晶毎の変化及び単一の水晶の温度変化の両方を補償する構成を提供することが望ましい。
【0005】
本発明は、例示としてのみ説明され、そして添付図面に限定されるものではなく、その添付図面においては、類似の参照番号は、類似の構成要素を示す。
【0006】
当業者は、図面の中の構成要素が簡単及び明瞭になるよう示され、そして必ずしも尺度通り描かれているわけではないことを認める筈である。
【発明を実施するための最良の形態】
【0007】
周波数源用のハイブリッド自動利得制御(AGC)ループが、提供される。ハイブリッドAGCループは、アナログAGCループとデジタルAGCループとの両方を含む。AGCは、周波数源の水晶発振器の振幅をモニタリングする。アナログAGCループは、始動時に水晶発振器の励振を制御し、そしてデジタルAGCループは、定常状態の動作が達成された後の水晶発振器の励振を制御する。AGCフィードバック・ループは、発振器の利得を調整して、振幅を実質的に一定に保つ。これは、AGCループを可能にし、そのAGCループは、発振器を変調することができる雑音を導入して、より速い始動アナログ・モードを最初に有し、次いでデジタル・モードに切り替わる。デジタル・モードでは、発振器出力変化は、デジタル制御器がよりゆっくりした割合で更新されるので、アナログ・モードと比較して比較的ゆっくり起こる。しかしながら、デジタル・モードは、アナログ・モードより低い雑音を生成する。ハイブリッドAGCループは、通信装置用のチューナ集積回路のような、低雑音発振器が希望されるいずれの製品に用いられることができる。
【0008】
図1は、ハイブリッドAGCの一実施形態を示す。ハイブリッドAGC100は、振幅制御可能な発振器102、ピーク検出器104、誤差積分器106、マルチプレクサ(MUX)108、第1の比較器110、カウンタ(タイマ)及びデジタル制御論理ブロック112、デジタル/アナログ変換器(DAC)114、ロー・パス・フィルタ116、及び第2の比較器118を含む。説明が以下に与えられるが、当業者は、比較器、MUX、アナログ積分器、ロー・パス・フィルタ及びピーク検出器のような様々な個々の構成要素に精通しているであろう。
【0009】
一実施形態において、発振器102は、水晶発振器であり、その水晶発振器は、水晶を含む。水晶は、電源により励振されて、励振電力に依存する振幅の正弦波発振を引き起こす。
【0010】
発振器102の出力は、ピーク検出器104の入力に接続される。ピーク検出器104は、発振器102のピーク振幅を検出するアナログ回路である。ピーク検出器104の出力は、誤差積分器106の入力及び第1の比較器110の入力に供給される。
【0011】
アナログ・モードであるときのハイブリッドAGCループ100の図が、図2に示される。図2は、始動中に、発振器102の振幅を制御するためのフィードバック経路がピーク検出器104、誤差積分器106及びMUX108を含むことを示す。
【0012】
また、誤差積分器106には基準電圧が供給される。基準電圧は、一実施形態においては、電源と接地との間に接続されている電圧ドライバにより与えられる。そしてまた、電源は、調整された電圧源(例えば、バッテリ)であってもよい。電圧ドライバは、固定又は調整可能な抵抗を含み得る。従って、誤差積分器106に供給される基準電圧は、いずれの所望の値に設定されることができる。
【0013】
誤差積分器106は、ピーク検出器104により検出されたピーク値を基準電圧と比較し、そしてピーク検出器104の出力と基準電圧との差を積分する。誤差積分器106は、アナログ回路により実現されることができる。一実施形態において、誤差積分器106は、ピーク検出器104からの信号が抵抗を介して供給される反転入力、及び基準電圧が供給される非反転入力を有する演算増幅器(OPアンプ)と、その演算増幅器(OPアンプ)の出力と反転入力との間に接続されたキャパシタとを含む。
【0014】
誤差積分器106の出力は、MUX108の1つの入力に供給される。MUX108のセレクタは、カウンタ及び論理回路112に接続され、そのカウンタ及び論理回路112は、選択信号をMUX108に供給する。MUX108は、ハイブリッドAGC100が始動中のようなアナログ・モードにあるとき誤差積分器106の出力を選択する。MUX108の出力は、発振器102に供給されて、発振器の水晶を駆動する。
【0015】
他方、図3は、デジタル・モードにあるときのAGCループ100の図を示す。図3は、定常状態の動作中に、発振器102の振幅を制御するためのフィードバック経路がピーク検出器104、第1の比較器110、カウンタ及びデジタル論理ブロック112、出デジタル/アナログ変換器(DAC)114、ロー・パス・フィルタ116、及びMUX108を含むことを示す。
【0016】
ピーク検出器104の出力は、第1の比較器110の入力に供給される。第1の比較器110はまた、少なくとも2つの基準電圧を供給される。これらの基準電圧は、互いに異なり、そして誤差積分器106に供給される基準電圧の電圧ドライバ又は他の回路と似た要領で電圧ドライバ又は他の回路により供給され得る。第1の比較器110に供給される基準電圧は、発振器102への電力が調整されることになる前に発振器102により供給される許容可能な振幅電圧の範囲を表す。
【0017】
詳細には、第1の比較器110の出力は、カウンタ及びデジタル論理ブロック112を介してDAC114に供給される。第1の比較器110に供給される基準電圧は、DAC114の出力が調整される前に発振器102の振幅の低電圧及び高電圧である。例えば、発振器102が公称1Vピーク・ツー・ピークを有する場合、低電圧及び高電圧は、それぞれ、0.95V及び1.05Vである。
【0018】
カウンタ及び論理回路ブロック112は、第1のカウンタ(アップ/ダウン・カウンタ)及び第2のカウンタ(リップル・カウンタ)を含む。第1の比較器110とカウンタ及び論理ブロック112のアップ/ダウン・カウンタとは、デジタル誤差積分器を構成する。第1の比較器110の出力は、アップ/ダウン・カウンタがカウントアップすべきか、又はカウントダウンすべきか、或いはその現在値を維持すべきかのいずれかを指示するトリステート(3状態)信号である。ピーク検出器104の出力が第1の比較器110の基準電圧窓の外側にあるとき、第1の比較器110の出力は、アップ/ダウン・カウンタがカウントアップ又はカウントダウンのいずれかを行うことを可能にする。一方、ピーク検出器104が基準電圧窓内にあるとき、アップ/ダウン・カウンタは、その値を維持するであろう。アップ/ダウン・カウンタの出力は、デジタル・ワード(例えば、二進数)である。或る実施形態においては、このワードは、アナログ・ループにおける誤差積分器106のアナログ出力に相当するデジタル出力である。デジタル・ワードは、DAC114に供給され、そこにおいて、それは、アナログ誤差積分器106の出力に相当するアナログ電圧に変換される。第2のバイナリ・カウンタ(リップル・カウンタ)は、タイマとして働き、そしてそれを用いて、MUX108の出力がアナログ出力からデジタル出力へ切り替えられることになる時を決定する。このリップル・カウンタはまた、DAC114へのアップ/ダウン・カウンタ出力を更新するときを決定する動作を実行する。アップ/ダウン・カウンタ出力は、所定の間隔で更新される。LPF116を用いて、更新レートを制御し且つDAC114の出力をロー・パス・フィルタリングすることにより、デジタル・ループ動作と関連した雑音が低減される。
【0019】
DAC114の出力は、LPF116を介して発振器102に供給される。LPF116は、DAC114がステップアップ又はステップダウンして発振器102の利得を調整するとき、DAC114の切り替え中にDAC114により発生されたより高い周波数雑音を低減する。LPF116は、いずれの数の回路により実現され得る。LPF116は、DCから或る設定値までの範囲の周波数を通す。一実施形態においては、単極RCフィルタのコーナー周波数(折点周波数)は、約100KHzである。
【0020】
AGCループ100は、図4の例により示されるように動作する。始動前には、その上側のグラフでXtal1として示されている発振器102からの信号と、中間のグラフとして示されている発振器102への調整された電圧は、低い。始動時には、図4の下側のグラフに示されているパワーダウン信号は、(例えば、約0.9ミリ秒で)低へ遷移する。ピーク検出器104は、発振器102から与えられた低電圧を検出し、そして誤差積分器106は、最大電圧を与え、その最大電圧を、MUX108は、発振器102に通す。従って、発振器102に供給される電圧は、迅速に最大まで増大し、一例として示すように約0.1ミリ秒かかる。
【0021】
最終的に、発振器102は、1.5ミリ秒あたりに示されるように発振し始める。ひとたび発振器102からの発振信号の振幅が所定の量に達すると、その信号は、AGCループ100の中のデジタル回路のためのクロック信号として用いられる。これは、カウンタ及びデジタル論理ブロック112の中のリップル・カウンタを開始させる。次いで、リップル・カウンタは、アップ/ダウン・カウンタをトリガして、DAC114を更新する。
【0022】
DAC114が、第2の比較器118により誤差積分器106からの出力と比較される出力を与える。第2の比較器118からの結果が、カウンタ及び論理ブロック112の中のデジタル論理回路にフィードバックされ、その結果が、DAC114に供給される。DAC114の入力が、カウントアップ又はカウントダウンし、そしてその出力を調整し、それによりその出力は、最終的に誤差積分器106のそれに達するか又は実質的に等しくなる。従って、DAC114の出力が、定まり、そして誤差積分器106の出力に達し、それにより、AGCループ100がアナログAGCループからデジタルAGCループへ切り替わるとき、発振器102は、駆動信号の大きい変化に遭遇しない。
【0023】
発振の指定されたサイクル数後に、発振器102は、定常状態に達する。リップル・カウンタは、所定のサイクル数が生じたときを決定し、次いで、誤差積分器106を発振器104からの接続を切り離し、そしてMUX108を用いて、ロー・パス・フィルタリングされたDAC114出力に接続する。これは、図4において、1.7ミリ秒と1.8ミリ秒との間で起こる。次いで、第1の比較器110は、ピーク検出器104の出力を高基準電圧及び低基準電圧と比較する。ピーク検出器104の出力が基準電圧窓の外側へドリフトする場合、第1の比較器110は、カウンタ及び論理ブロック112の中のアップ/ダウン・カウンタが適切な方向にカウンタすることを可能にする。アップ/ダウン・カウンタの出力は、DAC114によりアナログ制御電圧に変換され、そしてそのアナログ制御電圧は、雑音を最小にするためLPF116によりロー・パス・フィルタリングされる。次いで、フィルタリングされた制御電圧は、発振器102にフィードバックされて、その振幅を制御する。
【0024】
説明したように、AGCループ100は、所定の時間量後に、アナログ・ループからデジタル・ループに切り替えられる(即ち、定常状態の動作が生じたと見なされる。)。一実施形態において、カウンタ及び論理ブロック112の中のリップル・カウンタは、発振器102からの出力に接続され、そしてタイマとして用いられる。この場合、リップル・カウンタの1つの出力が、アナログからデジタルへの切り替えをトリガするため用いられる一方で、別のダウンストリームの出力が、定常状態における発振の振幅をチェックするためカウンタ及び論理ブロック112の中の論理回路をトリガするため用いられる。代替として、既に定常状態にある第2の発振器が、時間を決定するため用いられ得る。
【0025】
この時間は、多数の発振器を用いて応答を測定し且つ最悪のシナリオを考慮した後に、経験的に設定され得る。この場合、経験的結果は、比較の目的のため論理回路内又はどこか他の場所に格納される。その時間はまた、水晶の周波数に依存する。例えば、それは、図4に示されるように、20MHzで動作する水晶の場合1ミリ秒かかり、又は4MHzで動作する水晶の場合5ミリ秒かかる。それに対応して、20MHzで動作する水晶の場合、リップル・カウンタは、論理ブロック112が発振振幅を定常状態で10ミリ秒毎にチェックするようにする。
【0026】
代替として、電力が最初に発振器102に供給されたときからの所定の時間量を用いるよりむしろ、発振器102の発振振幅をモニタリングし、それを用いて、アナログ・ループとデジタル・ループとの間を切り替える。発振器102が始動し、そしてそれが定常状態に達する前(例えば、デジタル・ループに切り替わる前に)、幾らかのオーバーシュート及びリンギングが、起こり得る。オーバーシュート及びリンギングは、ループ安定性に依存する。従って、ループは、発振器102が安定化され、そして指定の期間にわたり指定の窓内に入っているとき切り替えられる。
【0027】
電源が調整されているが、しかし、無調整型の電源を用いてもよく、又は調整された電源が、ドリフトしてもよい。上記の実施形態はまた、電源の振幅を補償することを可能にする。
【0028】
図5は、デジタル・モードにあるときの図1に示されるAGCループについての位相雑音対発振器出力のグラフである。グラフは、デジタル・ループの性能を示し、それは、対応するアナログ・ループの雑音性能より相当に良好である。分かることができるように、搬送波周波数から1KHz、10KHz及び100KHzのオフセットで、雑音は、それぞれ、搬送波振幅より下で、-125dB、-150dB及び-171dBである。
【0029】
従って、アナログAGCループとデジタル制御ループとの両方の構成要素を組み合わせることにより、最小にされた始動時間を有する低雑音基準発振器が、提供される。始動時間は、アナログAGCループを有する発振器の振幅を最初に初期化することにより最小にされる。発振器の振幅が所定の時間量にわたり安定であった後に、AGCループは、始動モード中のアナログ制御から定常状態モード中のデジタル制御に切り替えられて、より低い雑音の制御を与える。従って、速い始動時間及び定常状態動作での低雑音の両方を有する周波数源が、提供される。その上、この周波数源は、水晶毎のばらつき、及び単一の水晶の温度変化の両方を補償することができる。また、上記の構造又は実施形態を用いて、よりゆっくりした始動時間、又は定常状態動作でのより高い雑音を与えることもできる。
【0030】
アナログAGCループを始動時に用い且つデジタルAGCループを定常状態動作で用いるハイブリッドAGCが説明されたが、希望される場合、ハイブリッドAGC100は、希望に応じてアナログAGCループとデジタルAGCループとの間を切り替えることができる。従って、例えば、アナログAGCループを定常状態モードで用いることもできる。更に、希望されるいずれの判定基準を用いて、アナログAGCループとデジタルAGCループとの間を切り替えることもできる。
【0031】
本明細書及び図面は、制限する意図よりむしろ例示である考えるべきであり、そしてそのような全ての変更は、本発明の範囲内に含まれることを意図していることに注目されたい。本明細書で用いられているように、用語「備える」、「含む」、又はそれらのいずれの他の変形は、非排他的包含をカバーすることを意図しており、それにより、リストされた構成要素を備えるプロセス、方法、物品、又は装置は、それらの構成要素のみを含むのではなく、明示的にはリストされていない他の構成要素、又はそのようなプロセス、方法、物品又は装置に固有の構成要素を含み得る。
【0032】
従って、前述の詳細な説明は限定よりむしろ例示と考えることを意図し、そして添付の特許請求の範囲(全ての均等物を含む)は、本発明の趣旨及び範囲を定義することを意図していると理解されるべきである。前述の説明のいずれも、特許請求の範囲に記載された本発明の範囲又はその均等物を否定することを意図しているものではない。

LOWNOISE REFERENCE OSCILLATOR WITH FAST START-UP

TECHNICAL FIELD

[0001] The present embodiments relate to an oscillator. More specifically, the present embodiments relate to an oscillator having a decreased start-up time and low noise in steady state operation.

BACKGROUND

[0002] Many modern electronic circuits, such as those used in communications, use a high tolerance, low noise reference frequency source. These reference frequency sources typically contain quartz crystal oscillator circuits. Active devices having gain are used to excite the crystal oscillator, which takes a finite amount of time to reach steady state operation from start-up. Optimum low noise performance from a crystal oscillator is dependent on the gain of the active devices. This gain contributes to the noise of the oscillator. The gain to achieve the desired oscillation amplitude is dependent on the crystal resistance of the crystal oscillator.

[0003] However, the crystal resistance is not constant, typically being higher at start-up than when oscillating in steady state. The crystal resistance is related to the Q factor of the oscillator, which determines the amount of power applied to the crystal to keep it oscillating at the same amplitude. As the resistance decreases, the amount of power consumed decreases. The variation in the crystal resistance causes more power to be used at start-up than is desired to achieve the best noise performance in steady state operation. However, decreasing the power such that optimal noise performance is achieved in steady state increases the amount of time for the crystal oscillator to reach steady state from start-up. Conversely, it is desirable in many applications for the crystal oscillator to reach a stable steady state frequency in a minimum amount of time. Accordingly, it is

desirable to provide a reference oscillator that has both a fast start-up time and low noise at steady state operation.

[0004] In addition, physical variations in the crystals themselves cause the amplitude of the crystal oscillations to vary. Thus, the crystals in a batch of crystals may have different steady state oscillation frequencies over a particular amplitude range. Similarly, variations in the ambient temperature of the oscillator circuit may cause the steady state oscillation amplitude of a particular crystal to fluctuate due to changes in the gain of the circuit. It is thus additionally desirable to provide an arrangement that provides compensation for both crystal- to-crystal variation and temperature variation for a single crystal.

BRIEF DESCRIPTION OF THE DRAWINGS

[0005] The present invention is illustrated by way of example and not limited to the accompanying figures in which like references indicate similar elements. [0006] Figure 1 illustrates an AGC loop according to one embodiment. [0007] Figure 2 illustrates the AGC loop of Fig. 1 when in analog mode. [0008] Figure 3 illustrates the AGC loop of Fig. 1 when in digital mode. [0009] Figure 4 show graphs of the oscillator, reference, and start signals with respect to time for one embodiment of the AGC loop.

[0010] Figure 5 is a graph showing the phase noise vs. oscillator output for the AGC loop shown in Fig. 1 when in digital mode.

[0011] Skilled artisans appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.

DETAILED DESCRIPTION

[0012] A hybrid automatic gain control (AGC) loop for a frequency source is presented. The hybrid AGC loop contains both an analog AGC loop and a digital AGC loop. The AGC monitors the amplitude of a crystal oscillator of the frequency source. The analog AGC loop controls excitation of the crystal oscillator at start-up time, and the digital AGC loop controls excitation of the crystal oscillator after steady state operation has been achieved. The AGC feedback loop adjusts the gain of the oscillator to keep the amplitude substantially constant. This permits the AGC loop, which introduces noise that can modulate

the oscillator, to initially have a faster starting analog mode and then switch into a digital mode. In the digital mode, the oscillator output changes occur relatively slowly compared with the analog mode as the digital controller is updated at a slower rate. However, the digital mode produces lower noise than the analog mode. The hybrid AGC loop can be used in any product in which a low noise oscillator is desired, such as a tuner integrated circuit for communication equipment.

[0013] Figure 1 shows one embodiment of a hybrid AGC. The hybrid AGC 100 includes an amplitude-controllable oscillator 102, a peak detector 104, an error integrator 106, a multiplexer (MUX) 108, a first comparator 110, a counter (timer) and digital control logic block 112, a digital-to-analog converter (DAC) 114, a low pass filter 116, and a second comparator 118. Although descriptions are provided below, one of skill in the art will be familiar with the various individual elements such as the comparator, MUX, analog integrator, low pass filter and peak detector.

[0014] In one embodiment, the oscillator 102 is a crystal oscillator, which contains a quartz crystal. The crystal is excited by a power supply to produce sine wave oscillations of an amplitude that depends on the excitation power. [0015] An output of the oscillator 102 is connected to an input of the peak detector 104. The peak detector 104 is an analog circuit that detects the peak amplitude of the oscillator 102. An output of the peak detector 104 is supplied to an input of the error integrator 106 and an input of the first comparator 110. [0016] A view of the AGC loop 100 when in analog mode is shown in Fig. 2. Figure 2 illustrates that during start-up, the feedback path to control the amplitude of the oscillator 102 includes the peak detector 104, the error integrator 106, and the MUX 108.

[0017] The error integrator 106 is also supplied with a reference voltage. The reference voltage may be provided by, in one embodiment, a voltage divider connected between the power supply and ground. The power supply in turn may be a regulated supply voltage (e.g. a battery). The voltage divider may contain fixed or adjustable resistors. Accordingly, the reference voltage supplied to the error integrator 106 can be set to any desired value.

[0018] The error integrator 106 compares the peak value detected by the peak detector 104 with the reference voltage and integrates a difference between the output of the peak detector 104 and the reference voltage. The error integrator 106 can be implemented by an analog circuit. In one embodiment, the error integrator 106 includes an operational amplifier (op-amp) having an inverting input to which the signal from the peak detector 102 is supplied through a resistor, a non-inverting input to which the reference voltage is supplied, and a capacitor connected between an output of the op-amp and the inverting input. [0019] An output of the error integrator 106 is supplied to one input of the MUX 108. The selector of the MUX 108 is connected to the counter and logic circuitry 110, which supplies a selection signal to the MUX 108. The MUX 108 selects the output of the error integrator 106 when the hybrid AGC 100 is in analog mode, such as during start-up. An output of the MUX 108 is supplied to the oscillator 102 to drive the crystal in the oscillator.

[0020] On the other hand, Fig. 3 shows a view of the AGC loop 100 when in digital mode. Figure 3 illustrates that during steady state operation the feedback path to control the amplitude of the oscillator 102 includes the peak detector 104, the first comparator 110, the counter and digital logic block 112, the digital-to- analog converter (DAC) 114, the low pass filter 116, and the MUX 108. [0021] An output of the peak detector 104 is supplied to an input of the first comparator 110. The first comparator 110 is also supplied with at least two reference voltages. These reference voltages are different and may be supplied by a voltage divider or other circuitry in a manner similar to that of the reference voltage supplied to the error integrator 106. The reference voltages supplied to the first comparator 110 represent the range of acceptable amplitude voltages supplied by the oscillator 102 before the power to the oscillator 102 is to be adjusted.

[0022] More specifically, an output of the first comparator 110 is supplied to the DAC 114 through counter and logic circuitry block 112. The reference voltages supplied to the first comparator 110 are the low and high voltages of the amplitude of the oscillator 102 before the output of the DAC 114 is adjusted. For

example, if the oscillator 102 has a nominal IV peak to peak, the low and high reference voltages may be 0.95V and 1.05V, respectively.

[0023] Counter and logic circuitry block 112 contains a first counter (up/down counter) and a second counter (ripple counter). First comparator 110 and the up/down counter of counter and logic block 112 comprise a digital error integrator. The output of first comparator 110 is a tri-state signal indicating whether the up/down counter should count up, count down or retain its current value. When the output of peak detector 104 is outside the reference voltage window of first comparator 110, the output of first comparator 110 will allow the up/down counter to count either up or down; when the output of peak detector 104 is within the reference voltage window, the up/down counter will hold its value. The output of the up/down counter is a digital word (e.g. a binary number). In some embodiments, this word is the digital equivalent of the analog output of error integrator 106 in the analog loop. The digital word is supplied to DAC 114 where it is converted to an analog voltage comparable to the output of analog error integrator 106. The second binary counter (ripple counter) acts as a timer and is used to determine when the output of MUX 108 is to be switched from the analog to the digital output. This ripple counter also performs the operation of determining when to update the up/down counter output to DAC 114. The up/down counter output is updated at predetermined intervals. Controlling the update rate and low pass filtering the output of DAC 114 using LPF 116 reduces noise associated with digital loop operation. [0024] The output of the DAC 114 is supplied to the oscillator 102 through the LPF 116. The LPF 116 decreases the higher frequency noise generated by the DAC 114 during switching of the DAC 114 when the DAC 114 steps up or down to adjust the gain of the oscillator 102. The LPF 116 may be implemented by any number of circuits. The LPF 116 passes frequencies ranging from DC to a set value. In one embodiment, the corner frequency of a single-pole RC filter is about 100 kHz.

[0025] The AGC loop 100 operates as shown by the example of Fig. 4. Before start-up, the signal from the oscillator 102, shown in the top graph as Xtall, and the regulated voltage to the oscillator 102, shown as the middle graph,

are low. At start-up, the power down signal shown in the bottom graph of Fig. 4 transitions to low (e.g. about 0.9ms). The peak detector 104 detects a low voltage provided from the oscillator 102 and the error integrator 106 provides a maximum voltage, which the MUX 108 passes to the oscillator 102. The voltage supplied to the oscillator 102 thus quickly increases to a maximum, taking about 0. lms as shown in one example.

[0026] Eventually, the oscillator 102 begins to oscillate, as shown at around 1.5ms. Once the amplitude of the oscillating signal from the oscillator 102 reaches a predetermined amount, the signals are used as clock signals for the digital circuitry in the AGC loop 100. This starts the ripple counter in the counter and digital logic block 112. The ripple counter, in turn, triggers the up/down counter to update the DAC 114.

[0027] The DAC 114 provides an output that is compared to the output from the error integrator 106 by the second comparator 118. The result from the second comparator 118 is fed back to the digital logic in counter and logic block 112, whose result is supplied to the DAC 114. The DAC 114 input counts up or down and adjusts its output so that it eventually approaches or essentially equals that of the error integrator 106. The output of the DAC 114 thus settles and reaches that of the error integrator 106, so that when the AGC loop 100 switches from the analog AGC loop to the digital AGC loop, the oscillator 102 does not experience a large change in the driving signal.

[0028] After a specified number of cycles of oscillation, the oscillator 102 has reached steady state. The ripple counter determines when the predetermined number of cycles have occurred, and then disconnects the output of the error integrator 106 from the oscillator 104 and connects the low pass filtered DAC 114 output using the MUX 108. This occurs in Fig. 4 between 1.7 ms and 1.8 ms. The first comparator 110 then compares the output of the peak detector 104 to the high and low reference voltages. If the output of the peak detector 114 drifts outside the reference voltage window, the first comparator 110 enables the up/down counter in counter and logic block 112 to count in the appropriate direction. The output of the up/down counter is converted to an analog control voltage by the DAC 114, and the analog voltage is low pass filtered by the LPF

116 to minimize noise. The filtered control voltage is then fed back to the oscillator 102 to control its amplitude.

[0029] As described, the AGC loop 100 is switched from an analog loop to a digital loop (i.e. steady state operation is deemed to have occurred) after a predetermined amount of time. In one embodiment, the ripple counter in counter and logic block 112 is connected to the output from the oscillator 102 and is used as a timer. In this case, one output of the ripple counter is used to trigger the switch from analog to digital while another downstream output is used to trigger logic in counter and logic block 112 to check the amplitude of oscillation in steady state. Alternatively, a second oscillator that is already in steady state may be used to determine the time.

[0030] This time may be set empirically, after measuring the response using a large number of oscillators and taking the worst case scenario. In this case, the empirical result may be stored in the logic or elsewhere for comparison purposes. The time also depends on the frequency of the crystal. For example, it may take lms for a crystal that operates at 20MHz, as shown in Fig. 4, or 5ms for a crystal that operates at 4MHz. Correspondingly, for a crystal that operates at 20MHz, the ripple counter may cause the logic block 112 to check the oscillation amplitude every 10 ms in steady state.

[0031] Alternatively, rather than using a predetermined amount of time from when power is initially supplied to the oscillator 102, the oscillation amplitude of the oscillator 102 may be monitored and used to switch between the analog and digital loops. As the oscillator 102 is starting up and before it reaches steady state (e.g. before switching to the digital loop) some overshoot and ringing may occur. The overshoot and ringing depends on the loop stability. The loop thus may be switched when the amplitude of oscillator 102 has stabilized and falls within a specific window for a specified period of time.

[0032] Although the power supply is regulated, an unregulated power supply may be used or the regulated power supply may drift. The above embodiments also permit compensation for the amplitude of the power supply. [0033] Figure 5 is a graph of the phase noise vs. oscillator output for the AGC loop shown in Fig. 1 when in digital mode. The graph shows the performance of

digital loop, which is substantially better than the noise performance of the corresponding analog loop. As can be seen, at IkHz, 1OkHz, and 10OkHz offsets from the carrier frequency, the noise is -125dB, -15OdB, and -17IdB, respectively, below the carrier amplitude.

[0034] Thus, by combining the elements of both an analog AGC loop and a digital control loop, a low noise reference oscillator with a minimized start-up time is provided. The start-up time is minimized by first initializing the amplitude of the oscillator with an analog AGC loop. After the amplitude of the oscillator has stabilized for a predetermined amount of time, the AGC loop is switched from analog control during the start up mode to digital control in the steady state mode to provide a lower noise control. Accordingly, a frequency source that has both a fast start-up time and low noise at steady state operation is provided. This frequency source additionally is able to compensate for both crystal-to-crystal variation and temperature variation for a single crystal. The structure or embodiments may also be used to provide a slower start time or higher noise in steady state operation.

[0035] Although a hybrid AGC has been described in which the analog AGC loop is used at start-up and the digital AGC loop is used in steady state operation, if desired, the hybrid AGC loop 100 can switch between the analog and digital AGC loops as desired. Thus, for example, the analog AGC loop may be used in the steady state mode. Further, any criteria desired may be used to switch between the analog and digital AGC loops.

[0036] Note that the specification and figures are to be regarded in an illustrative rather than a restrictive sense, and all such modifications are intended to be included within the scope of present invention. As used herein, the terms "comprises," "comprising," or any other variation thereof, are intended to cover a non-exclusive inclusion, such that a process, method, article, or apparatus that comprises a list of elements does not include only those elements but may include other elements not expressly listed or inherent to such process, method, article, or apparatus.

[0037] It is therefore intended that the foregoing detailed description be regarded as illustrative rather than limiting, and that it be understood that it is the following claims, including all equivalents, that are intended to define the spirit

and scope of this invention. Nor is anything in the foregoing description intended to disavow scope of the invention as claimed or any equivalents thereof.

「特表2009-514357およびWO2007070166より引用」

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MEMS 08-330 (power gating, multi-threshold CMOS, low-power VLSI circuits, leakage power minimization)

*power gating
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Power Gating is effective for reducing leakage power. Power gating is the technique wherein circuit blocks that are not in use are temporarily turned off to reduce the overall leakage power of the chip. This temporary shutdown time can also call as "low power mode" or "inactive mode". When circuit blocks are required for operation once again they are activated to "active mode". These two modes are switched at the appropriate time and in the suitable manner to maximize power performance while minimizing impact to performance. Thus goal of power gating is to minimize leakage power by temporarily cutting power off to selective blocks that are not required in that mode.

Power gating affects design architecture more compared to the clock gating. It increases time delays as power gated modes have to be safely entered and exited. The possible amount of leakage power saving in such low power mode and the energy dissipation to enter and exit such mode introduces some architectural trade-offs. Shutting down the blocks can be accomplished either by software or hardware. Driver software can schedule the power down operations. Hardware timers can be utilized. A dedicated power management controller is the other option.

「http://asic-soc.blogspot.com/2008/04/power-gating.html
より引用」

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2009年5月 7日 (木)

[Claims] 放射線センサ

【特許請求の範囲】
1.所定の期間中にある物体の付近の少なくとも一つの位置に、それぞれ少なくとも一つの有機半導体素材を含む活性層を有する電界効果トランジスタを設ける段階と、前記の単数または複数のそれぞれの電界効果トランジスタの所定の電気的特性を測定する段階と、前記の電気的特性の測定値から該期間中に前記のそれぞれの位置で該物体を照射する電離放射線の総量を決定する段階とから構成されるとともに、前記の単数または複数のそれぞれの電界効果トランジスタの電気的特性が該有機半導体素材を照射する電離放射線の総量に依存していることを特徴とする、所定の期間にわたって前記物体を照射する電離放射線の総量を決定する方法。
2.前記測定段階が前記の単数または複数のそれぞれの電界効果トランジスタを該物体の付近から取り除いた後に行われる、請求項1に記載の方法。
3.前記活性層が前記の単数または複数のそれぞれの電界効果トランジスタのソース部とドレイン部との間に配置されている、請求項1または2のいずれか一項に記載の方法。
4.前記測定段階が、前記の単数または複数のそれぞれの電界効果トランジスタのゲート電圧を所定のレベルに維持しながら、その間に前記トランジスタのソース-ドレイン電流を測定する措置から構成される、前記請求項のいずれか一項に記載の方法。
5.前記測定段階が、所定の周波数を有するAC信号を前記の単数または複数のそれぞれの電界効果トランジスタのゲートに印加して、前記所定の周波数における前記トランジスタのソース-ドレイン電流の成分の振幅を測定する措置から構成される、請求項1から3までのいずれか一項に記載の方法。
6.前記の単数または複数のそれぞれの電界効果トランジスタソース-ドレイン電流の成分の振幅が、前記トランジスタのゲートに印加されるAC信号によって制御されるロックインアンプによって測定される、請求項5に記載の方法。
7.所定の期間中にある物体の付近の少なくとも一つの位置に、それぞれ少なくとも一つの複合ポリマーを含む放射線検出器を設ける段階と、前記の単数または複数のそれぞれの検出器の光ルミネセンス特性を測定する段階と、前記の光ルミネセンス特性の測定値から該期間中に前記のそれぞれの位置で該物体を照射する電離放射線の総量を決定する段階とから構成されるとともに、前記の単数または複数のそれぞれの検出器の光ルミネセンス特性が前記の単数または複数のそれぞれの複合ポリマーを照射する電離放射線の総量に依存していることを特徴とする、所定の期間にわたって前記物体を照射する電離放射線の総量を決定する方法。
8.前記測定段階が前記の単数または複数のそれぞれの検出器を該物体の付近から取り除いた後に行われる、請求項7に記載の方法。
9.さらに前記の単数または複数のそれぞれの検出器の一部を放射線から遮蔽する段階を含んで構成されるとともに、前記測定段階が前記の単数または複数のそれぞれの検出器の遮蔽された部分と遮蔽されていない部分のルミネセンス特性の測定値を比較する措置を含んでいる、請求項7または8のいずれか一項に記載の方法。
10.さらに前記複合ポリマーを光酸化させる段階を含んで構成される、請求項7から9までのいずれか一項に記載の方法。
11.所定の期間にわたってある物体を照射する電離放射線の総量を決定する際に使用する電界効果トランジスタであって、該トランジスタが、基板と、該基板上に配置されるドープゲート部と、該ゲート部上に配置される絶縁層と、該絶縁層上に配置される分離したソース部およびドレイン部と、該ソース部と該ドレイン部との間に少なくとも一つの有機半導体素材を含んでいる活性層と、該活性層上に配置される保護層とから構成されるとともに、該トランジスタの電気的特性が該有機半導体素材を照射する電離放射線の総量に依存していることを特徴とするトランジスタ。
12.前記保護層が検出しようとする放射線に対してほぼ透過性である、請求項11に記載のトランジスタ。
13.前記保護層が二酸化ケイ素の膜から構成される、請求項11または12のいずれか一項に記載のトランジスタ。
14.前記保護層が取りはずし可能である、請求項11から13までのいずれか一項に記載のトランジスタ。
15.さらに前記有機半導体素材中で二次電子を生成するための増感層を含んで構成される、請求項11から14までのいずれか一項に記載のトランジスタ。
16.前記ソース部と前記ドレイン部とが金またはクロムまたはその両方でできた電極を含んで構成される、請求項11から15までのいずれか一項に記載のトランジスタ。
17.前記ソース部と前記ドレイン部とがインターディジタル構造に配置されている、請求項11から16までのいずれか一項に記載のトランジスタ。
18.前記有機半導体素材が少なくとも一つの複合ポリマーを含んで構成される、請求項11から17までのいずれか一項に記載のトランジスタ。
19.所定の期間にわたってある物体を照射する電離放射線の総量を決定する際に使用する放射線検出器であって、該検出器が、基板と、少なくとも一つの複合ポリマーを含んで構成されるとともに該基板上に配置されている活性層と、該活性層上に配置された保護層とから構成されるとともに、該検出器の光ルミネセンス特性が前記の単数または複数のそれぞれの複合ポリマーを照射する電離放射線の総量に依存していることを特徴とする検出器。
20.前記保護層が金属膜から構成される、請求項19に記載の検出器。
21.前記保護層が二酸化ケイ素の膜から構成される、請求項19に記載の検出器。
22.前記保護層が取りはずし可能である、請求項19から21までのいずれか一項に記載の検出器。
23.さらに該複合ポリマー内で二次電子を生成するための増感層を含んで構成される、請求項19から22までのいずれか一項に記載の検出器。
24.前記基板が前記活性層によって放射される光ルミネセンスに対してほぼ透過性である、請求項19から23までのいずれか一項に記載の検出器。
25.さらに検出しようとする放射線から該検出器の一部を遮蔽する遮蔽手段を含んで構成される、請求項19から24までのいずれか一項に記載の検出器。
26.所定の期間にわたってある物体を照射する電離放射線の総量を決定する方法であって、上記で添付の図面を参照しながらほぼ説明された方法。
27.上記で添付の図面を参照しながらほぼ説明された電界効果トランジスタ。
28.上記で添付の図面を参照しながらほぼ説明された放射線検出器。

1. A method of determining the total amount of ionising radiation irradiating an object over a predetermined interval, the method comprising: providing, at at least one location in the vicinity of the object for the duration of said interval, a respective field-effect transistor having an active layer including at least one organic semiconductor material, wherein the electrical characteristics of the or each field effect transistor are dependent upon the total amount of ionising radiation irradiating the organic semiconductor material; measuring predetermined electrical characteristics of the or each field effect transistor; and determining from said measured electrical characteristics the total amount of ionising radiation irradiating the object at each said location during the interval .

2. A method according to claim 1, wherein said measuring step is performed subsequently to removal of the or each field effect transistor from the vicinity of the object.

3. A method according to claim 1 or 2 , wherein the active layer is arranged between source and drain regions of the or each field effect transistor.

4. A method according to any one of the preceding claims, wherein said measuring step comprising measuring the source-drain current of the or each transistor while the gate voltage thereof is maintained at a predetermined level.

5. A method according to any one of claims 1 to 3 , wherein said measuring step comprises applying an ac signal having a predetermined frequency to the gate of the or each transistor and measuring the amplitude of the component of the source-drain current of said transistor at said predetermined frequency.

6. A method according to claim 5, wherein the amplitude of the component of the source-drain current of the or each transistor is measured by means of a lock-in amplifier controlled by the ac signal applied to the gate of said transistor.

7. A method of determining the total amount of ionising radiation irradiating an object over a predetermined interval, the method comprising: providing, at at least one location in the vicinity of the object for the duration of said interval, a respective radiation detector including at least one conjugated polymer, wherein the photoluminescence characteristics of the or each detector are dependent upon the total amount of ionising radiation irradiating the or each conjugated polymer,- measuring photoluminescence characteristics of the or each detector;and determining from said measured photoluminescence characteristics the total amount of ionising radiation irradiating the object at each said location during the interval .

8. A method according to claim 7, wherein said measuring step is performed subsequently to removal of the or each detector from the vicinity of the object.

9. A method according to claim 7 or 8, further comprising the step of shielding a portion of the or each detector from the radiation and the measuring step includes comparing the measured luminescence characteristics of the shielded and unshielded portions of the or each detector.

10. A method according to any one of claim 7 to 9, further comprising the step of photo-oxidising the conjugated polymer.

11. A field effect transistor for use in determining the total amount of ionising radiation irradiating an object over a predetermined interval, the transistor comprising: a substrate; a doped gate region on the substrate; an insulating layer on the gate region; separated source and drain regions on the insulating layer; an active layer including at least one organic semiconductor material between the source and drain regions; and

a protective layer above the active layer; wherein the electrical characteristics of the transistor are dependent upon the total amount of radiation irradiating the organic semiconductor material .

12. A transistor according to claim 11, wherein the protective layer is substantially transparent to the radiation to be detected.

13. A transistor according to claim 11 or 12, wherein the protective layer comprises a silicon dioxide film.

14. A transistor according to any one of claims 11 to

13, wherein the protective layer is removable.

15. A transistor according to any one of claims 11 to

14, further comprising a sensitising layer for generating secondary electrons in the organic semiconductor material.

16. A transistor according to any one of claims 11 to

15, wherein the source and drain regions comprise gold and / or chromium electrodes.

17. A transistor according to any one of claims 11 to

16, wherein the source and drain regions are in an interdigitated arrangement .

18. A transistor according to any one of claims 11 to

17, wherein the organic semiconductor material comprises at least one conjugated polymer.

19. A radiation detector for use in determining the total amount of ionising radiation irradiating an object over a predetermined interval, the detector comprising:- a substrate; an active layer comprising at least one conjugated polymer and arranged on the substrate; and a protective layer over the active layer, wherein the photoluminescence characteristics of the detector are dependent upon the total amount of ionising radiation irradiating the or each conjugated polymer.

20. A detector according to claim 19, wherein the protective layer comprises a metal film.

21. A detector according to claim 19, wherein the protective layer comprises a silicon dioxide film.

22. A detector according to any one of claims 19 to 21, wherein the protective layer is removable.

23. A detector according to any one of claims 19 to 22, further comprising a sensitising layer for generating secondary electrons in the conjugated polymer.

24. A detector according to any one of claims 19 to 23, wherein the substrate is substantially transparent to photoluminescence emitted by the active layer.

25. A detector according to any one of claims 19 to 24, further comprising shielding means for shielding a portion of the detector from the radiation to be detected.

26. A method of determining the total amount of ionising radiation irradiating an object over a predetermined interval, the method substantially as hereinbefore described with reference to the accompanying drawings.

27. A field effect transistor substantially as hereinbefore described with reference to the accompanying drawings.

28. A radiation detector substantially as hereinbefore described with reference to the accompanying drawings.

「特表2000-516395およびWO9805072より引用」

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放射線センサ

【発明の詳細な説明】
放射線センサ 本発明は、放射線センサに関するものであり、特に高エネルギー電離放射線を検出するセンサに関するが、該センサに限定されるわけではない。
半導体放射線検出器は公知であり、半導体放射線検出器では半導体素子の空乏領域で電子空孔対の放射線による励振から電流が生じる。しかし、そういった検出器から得られる応答は、累積応答(特定の期間にわたる総放射量を表している)ではなく、過渡応答(すなわち瞬間放射線照射率を表している)であり、累積示度が得られるようにするためには、さらに別の電子機器が必要である。
特定の期間にわたる累積放射の検出装置としては、一般に写真フィルムが使われている。しかし、フィルムを現像してからでなければ示度が得られないため、一度に1本しかフィルムを使うことができず、示度を得るまでに時間がかかる。
また、フィルムを処理するバッチごとのバラツキも示度に影響する。
また、熱ルミネセンス素材を使って放射線を検出する方法も公知である。その方法では、放射線によって該素材中に生成された電子と電子空孔を閉じ込める。
その後で該素材を加熱すると、閉じ込められた電荷が放出され、次いでそれらの電荷が放射性再結合を行って光を発生し、その光が検出される。そういった装置は繰り返し使用可能であるが、示度を読み取る過程で該素材中にある放射線量に関する情報が削除されるため、結果的にこうした情報は一度だけしか該装置から読み出すことができない。さらに、蓄積された示度が室温で崩壊しないような素材から出るルミネッセンス信号は弱いため、高価な計測装置が必要である。
欧州特許出願番号0261286は、複合ポリマーフィルムと感放射線素材とを併せて使用し、放射線照射に付随する光の吸収率や伝導度の変化を測定する放射線検出に関するものである。しかし、こうした技法は感度が低いため、大多数の用途に適さない。
本発明の好ましい実施例は、上記のような先行技術が持つ欠点を克服しようとするものである。
本発明の構成によれば、所定の期間にわたってある物体を照射する電離放射線の総量を決定する方法が提供される。該方法は、前記期間中に該物体の付近の少なくとも一つの位置に、それぞれ少なくとも一つの有機半導体素材を含む活性層を有する電界効果トランジスタを設ける段階であって、その単数または複数の電界効果トランジスタの電気的特性が該有機半導体素材を照射する電離放射線の総量に依存していることを特徴とする段階と、その単数または複数の電界効果トランジスタの所定の電気的特性を測定する段階と、前記の電気的特性の測定値から該期間中に前記のそれぞれの位置で該物体を照射する電離放射線の総量を決定する段階とから構成される。
活性層を有する電界効果トランジスタを設けることによって、感度を大幅に高めることができる。
好ましい実施例では、前記の測定段階は、前記の単数または複数の電界効果トランジスタを該物体の付近から取り除いた後で行われる。
浩性層は、なるべくなら前記の単数または複数の電界効果トランジスタのソース部とドレイン部との間に配置するのが望ましい。
測定段階は、ゲート電圧を所定レベルに維持しておいて、その間に前記の単数または複数の電界効果トランジスタのソース-ドレイン電流を測定する措置から構成されていてもかまわない。
この方法には、最大限の感度を与えるように選定されたバイアス電圧をトランジスタのゲートに印加することができるようになるという長所がある。
好ましい実施例では、前記の測定段階は、前記の単数または複数の電界効果トランジスタのゲートに所定の周波数を有するAC信号を印加する措置と、前記所定の周波数における前記トランジスタのソース-ドレイン電流の成分の振幅を測定する措置とから構成されている。
前記の単数または複数の電界効果トランジスタのソース-ドレイン電流の成分の振幅は、前記トランジスタのゲートに印加されるAC信号によって制御されるロックインアンプを用いて測定してもかまわない。
本発明の別の構成によれば、所定の期間にわたってある物体を照射する電離放射線の総量を決定する方法が提供され、該方法は、前記期間中に該物体の付近の少なくとも一つの位置に、それぞれ少なくとも一つの複合ポリマーを含む放射線検出器を設ける段階であって、その単数または複数の検出器の光ルミネセンス特性が前記の単数または複数の複合ポリマーを照射する電離放射線の総量に依存していることを特徴とする段階と、その単数または複数の検出器の光ルミネセンス特性を測定する段階と、前記の光ルミネセンス特性の測定値から該期間中に前記のそれぞれの位置で該物体を照射する電離放射線の総量を決定する段階とから構成される。
前記の測定段階は、なるべくなら前記の単数または複数の検出器を該物体の付近から取り除いた後で行われることが望ましい。
好ましい実施桝では、該方法は、さらに前記の単数または複数の検出器の一部を放射線から遮蔽する段階を含んで構成されており、測定段階には前記の単数または複数の検出器の遮蔽された部分と遮蔽されない部分の光ルミネセンス特性を比較する措置が含まれている。
この方法は、測定感度が向上するという利点を提供する。
この方法は、さらに複合ポリマーを光酸化させる段階を含んで構成されていてもかまわない。
これによって、有機半導体素材への放射線照射の作用効果を向上させるという利点が提供される。有機半導体素材に放射線を照射すると、該物質の結合が切断されるが、そうした結合の多くがすぐに再生すると信じられている。そこで、結合が再生される前に該素材を光酸化させれば、放射線によって誘発された変化がより長続きするようになり、測定精度が高まるとされている。
本発明のもう一つの構成によれば、所定の期間にわたってある物体を照射する電離放射線の総量を決定する際に使用する電界効果トランジスタが提供され、該トランジスタは、基板と、該基板上に配置されるドープゲート部と、該ゲート部上に配置される絶縁層と、該絶縁層上に配置される分離したソース部およびドレイン部と、ソース部とドレイン部との間に少なくとも一つの有機半導体素材を含んでいる活性層と、該活性層の上方の保護層とから横成され、該トランジスタの電気的特性が該有機半導体素材を照射する電離放射線の総量に依存していることを特徴としている。
このトランジスタは、保護層を設けることによって、有機半導体素材を劣化させる原因になりがちな空気やその他の不純物の進入を防止する。
該保護層は、検出しようとする放射線に対してほぼ透過性があってもかまわない。
該保護層は、二酸化ケイ素の膜であってもかまわない。
該保護層は、取りはずしできるものであってもかまわない。
このトランジスタには、後から有機半導体素材を光酸化させることができるようになるという利点がある。
該トランジスタは、さらに該有機半導体素材中で二次電子を発生させるための増感層を含んで構成されていてもかまわない。
これによって、電離放射線に対するトランジスタの計測可能な応答が増大するという利益が提供される。
ソース部とドレイン部は、金またはクロムまたはその両方でできた電極で構成されていてもかまわない。
好ましい実施例では、ソース部とドレイン部はインターディジタル構造に配列されている。
これによって、該トランジスタのチャネル幅が極大化されるという利益が提供される。
本発明のさらに別の構成によれば、所定の期間にわたってある物体を照射する電離放射線の総量を決定する際に使用する放射線検出器が提供され、該検出器は、基板と、少なくとも一つの複合ポリマーを含んで構成されるとともに、該基板上に配置されている活性層と、該活性層上にある保護層とから構成され、該検出器の光ルミネセンス特性が前記の単数または複数の複合ポリマーのそれぞれを照射する電離放射線の総量に依存していることを特徴としている。
複合ポリマーの顕著な長所は、光ルミネセンスを引き起こす励起子状態が動きやすいことである。これは、とりもなおさず、その励起子は通常崩壊する前にかなりの体積となることを意味する(放射性を持った形と、持たない形のいずれでも)。励起子が拡散体積内のいずれの場所でも消光欠陥(電離放射線によって生じた)に遭遇すると、その励起子による光ルミネセンスは消失するであろう。拡散体積と有効励起子体積との比率は、消光欠陥に対する光ルミネセンスの感度を大きく左右する因子である。
保護層は、金属膜であることが望ましい。あるいは保護層は、二酸化ケイ素膜でもよい。保護層は、なるべくなら取りはずしできるものであることが望ましい。
該検出器は、さらに複合ポリマー中で二次電子を生成するための増感層を含んで構成されていてもかまわない。
好ましい実施例では、基板は、活性層によって放射される光ルミネセンスに対してほぼ透過性であってもかまわない。
これによって、該検出器上に配置される保護層を取りはずさなくても該検出器の光ルミネセンス特性を測定できるようになるという利益が提供される。
また、該検出器は、さらに検出しようとする放射線から該検出器を遮蔽するための遮蔽手段を含んで構成されていてもかまわない。
本発明についての理解を深めるために、以下、制限的な意味ではなく例として、添付の図面を参照しながら本発明の好ましい実施例について詳細に説明する。
図1は、本発明の実施例である電界効果トランジスタの概略を示す横断面図である。
図2は、図1のトランジスタの平面図である。
図3は、図1のトランジスタを含んでいる測定回路の第一の実施例である。
図4aは、放射線照射前の様々なゲートバイアス電圧での図1のトランジスタの電流-電圧特性をグラフにしたものである。
図4bは、放射線照射後の図1のトランジスタの電流-電圧特性を図4aに対応させて示したグラフである。
図4cは、69kGyの放射線量、を照射した後の図1のトランジスタの電流-電圧特性を図4bに対応させて示したグラフである。
図5aは、図1のトランジスタを含んでいる測定回路の第二の実施例である。
図5bは、図5aの測定回路の変形例である。
図6は、本発明を実施している放射線検出器の光ルミネセンス特性を測定する装置の第一の実施例の概略図である。
図7は、図6の放射線検出器を8keVから40keVまでのエネルギー範囲のX線に曝露した場合の相対光ルミネセンス効率のグラフである。
図8aは、図6の放射線検出器を8keVから40keVまでのエネルギー範囲のX線に曝露した場合の相対光ルミネセンス効率のグラフである。
図8bは、図6の放射線検出器の相対光ルミネセンス効率と放射線量との関係を図8aに対応させて示したグラフである。
図9は、本発明を実施している放射線検出器の光ルミネセンス特性を測定する計測装置の第二の実施例である。
図10は、本発明を実施している放射線検出器の光ルミネセンス特性を検出する計測装置の第三の実施例である。
図1を詳細に参照すると、電界効果トランジスタ(1)は、トランジスタ(1)のゲート層を形成しているとともに、深さ500nm以上にわたって1019cm-3以上のドーパント密度を有している大量にNドープを施された層(3)を設けるようにNタイプのシリコンウェーハ(2)にドープするという方法によってつくられている。次いで、該ゲート層(3)の表面を熱により酸化させ、厚さ150nmのSiO2絶縁層(4)を設ける。接触リソグラフィーにより、ソース電極(5)とドレイン電極(6)をインターディジタル構造につくる(図2に詳細に示されているように)。その際には、先ずクロムを30nmの厚さになるまで堆積させてから、金を50nmの厚さになるまで堆積させる。インターディジタル構造に配置された電極(5,6)には、3mm×3mmの活性領域があり、電極の離隔間距離は10ミクロン、電極の幅は10ミクロン、チャネル幅は約45cmである。各電極(5,6)には接点パッドを取り付ける。
複合ポリマーの層は、以下のようにしてつくられる。「複合ポリマー」とは、少なくともポリマー骨格部に沿って非局在化されたπ電子系を持っているポリマーを意味する。すなわち、非局在化されたπ電子系は、該ポリマーに半導性を与え、ポリマー鎖沿いに高い運動性を備えた正電荷または負電荷のキャリヤを支持する能力を付与する。
ポリ塩化(p-キシレン-α-テトラヒドロチオフェン)というポリマーをメタノールに溶かした溶液数滴を絶縁層(4)上に載せて、基板を高速でスピンさせ、中実の薄膜をつくるという方法により、絶縁層(4)および分離したソース電極(5)とドレイン電極(6)の上に該ポリマーの膜を形成する。次いで、250℃の真空中で10時間加熱し、厚さ110nmの膜(7)をつくるという方法により、その膜を化学的にポリ(p-フェニレンビニレン)(PPV)に転換させる。次いで、該ポリマー膜(7)に厚さ50nmの不導膜(8)を形成し、空気の進入を防止するため該素子をカプセル化する。因みに、空気が入ると、複合ポリマー素材が劣化することが多い。当該技術分野に熟練を有する者なら気づくであろうが、カプセル化層(8)の厚さは、該ポリマー膜(7)の劣化を防止するに足る厚みを備えている一方で、検出しようとする放射線に対してほぼ透過性になるだけの薄さを備えていなければならない。しかし、適当な素材を選べば、カプセル化層(8)は、該カプセル化層(8)から出る二次放射線によってポリマー膜(7)内のエネルギー沈積を増大させることによって、かえってトランジスタ(1)の応答を増大させる可能性があると考えられている。同様にソース電極とドレイン電極も、二次放射線源として作用することによって、トランジスタの応答を増大させると考えられている。
以下、図1および図2に示される素子の作動を、図3を参照しながら説明する。所定の期間内にトランジスタ(1)を照射する放射線の総量を決定するために、当該技術分野に熟練を有する者にとって公知の適当な測定装置(10)によってソース-ドレイン電流を測定できるように、測定回路(9)にトランジスタ(1)を接続する。トランジスタ(1)は、職員が着用する折り襟用バッジ形式の検出器に内蔵してもかまわない。また、放射線照射の後に続く都合のよい測定ステーションで測定回路(9)に接続してもかまわない。トランジスタ(1)のソース-ドレイン電圧を一定に保ち、ゲート電圧を最大測定感度を与える値に保持する。次いで、ソース-ドレイン電流を測定すると、その測定値が当該素子によって吸収された放射線の総量にあたる。読み出し中に該トランジスタのゲート(3)にバイアス電圧を印加すれば、ポリマー層(7)内のドーパントの最小密度を、電極(5,6)からの効率的な電荷注入に適した値に設定することができるようになり、該ゲートバイアス電圧によって、該素材の体積中の電荷キャリヤの数密度が非常に低くても、したがって伝導率が非常に低くても、電荷キャリヤの運動性が測定できるようになると考えられている。
図4aを見ると、同図には放射線照射前の様々なゲートバイアス電圧における図1の素子の電流電圧特性が示されているが、はっきりした電界効果はないことがわかる。8.4keVのエネルギーのX線に6時間にわたって曝露した後では、図4bに示されるように、明らかな電界効果が認められ、該素子の電気的特性は、図4cに示されるように、トランジスタによって吸収された放射線の総量を示している。
図5aには測定回路の変形例が示されているが、同図ではトランジスタ(1)
のソース-ドレイン電圧を一定に保ち、周波数fおよび一定振幅におけるAC信号電圧と一定のDCバイアス電圧をトランジスタ(1)のゲートに印加する。周波数fにおけるソース-ドレイン電圧の成分を検出し、この成分の振幅をトランジスタ(1)によって吸収された累積放射線量の測度とする。
図5aの測定回路の変形例が図5bに示されている。トランジスタ(1)のソース-ドレイン電圧をやはり一定に保ち、周波数fおよび一定振幅におけるAC信号電圧と一定のDCバイアス電圧をトランジスタ(1)のゲートに印加する。
該トランジスタのゲートに印加されたAC信号電圧は、ソース-ドレイン回路に接続されたロックインアンプに基準信号を供給する目的にも使用される。これによって、周波数fにおけるソース-ドレイン電圧の成分を検出し、その振幅を測定できるようになる。
図6を見ると、図1のトランジスタ(1)の活性層を形成する場合と同様の方法で、ポリ塩化(p-キシレン-α-テトラヒドロチオフェン)というポリマーをメタノールに溶かした溶液にスピン被覆することによってスペクトロシル-Bガラスでできたディスクで構成される透明基板(13)上に該ポリマーの膜を形成した上で、250℃の真空で10時間にわたって加熱することによって、その膜を化学的にポリ(p-フェニレンビニレン)(PPV)に転換させるという方法によって、光ルミネセンス放射線検出器(11)が形成される。次いで、光ルミネセンス層(12)の最上部の上にアルミニウム膜から成るカプセル化層(14)を形成する。図1の実施例の場合と同様に、カプセル化層(14)は、二次放射線生成の結果光ルミネセンス層におけるエネルギー沈積を増大させることによって該素子の性能を高める。
検出器(11)の光ルミネセンス特性を測定するために、例えば青色発光ダイオード(LED)などのような、センサ(11)に使われている活性複合素材の光学的吸収限界を超えるエネルギーを持った光子を生成する光源(15)を用いて、透明基板(13)を介して光ルミネセンス層(12)を照明する。470nm以下の波長の光だけを透過する着色ガラスフィルタである光フィルタ(16)
を、光源(15)と検出器(11)との間に配置する。これによって、該素子の光ルミネセンスの波長範囲に入る光は通過できなくなり、後に光ルミネセンスを測定する際に背景光が低減される。検出器(11)とCCD検出器(18)との間に、例えばスペクトロメータのような光フィルタ(17)を配置し、光源(15)から来て検出器(11)から検出器(18)の方向に散乱される光をさえぎる。これによっても、光ルミネセンス測定の際の背景光が低減され、検出器(18)のCCDアレイの画素のうち、485nmから700nmまでの範囲の波長に対応する画素からの出力を合計することによって、光ルミネセンス信号が得られる。
図6の検出器の作動が図7に示されている。図7には、検出器を8.4keVのエネルギーのX線に曝露したときの相対的光ルミネセンス量子効率と放射線量との関係が描かれている。
同様に、図8a及び図8bは、検出器11が8keVから40keVのエネルギーのX線に曝露したときの相対的光ルミネセンス効率と放射線量の関係を示している。
図9を見ると、図6の実施例と共通の部品には同じ参照数字で100だけ嵩上げしたものが付されており、放射線検出器(111)は、検出器(111)の一部の上に、検出しようとする放射線に対して全体的に不透過な素材を用いて遮蔽層(120)が設けられており、追加の層や混合物を用いた増感層(121)が検出器のその下に入る部分の感度を高める点が図6の検出器(11)と異なっている。該装置は、検出器(111)上の一箇所で光ルミネセンス効率を測定するようにつくられており、遮蔽された部分と増感された部分を交互にその箇所の下にいれるように周波数Fでスピンされる。次いで、周波数Fで測定される光ルミネセンス信号の成分を、該検出器によって吸収された放射線の総量の測度とする。
図10を見ると、図6の実施例と共通の部品には同じ参照数字で200だけ嵩上げしたものが付されており、検出器(211)には、遮蔽層(220)と増感層(211)が特定の幅で交互にストライプ模様を形成するように設けられている。検出器(218)は、放射された光ルミネセンス光を用いて検出器(211)の画像を捕獲し、空間フィルタリングといったような当該技術分野に熟練を有する者にとって公知の数値法によって、増感層のパターンに対応する光ルミネセンス信号の成分が抽出される。あるいはまた、該光学装置を検出器(211)上の一箇所で光ルミネセンス効率を測定できるように配置して、該素子を横切ってその箇所を走査してもかまわない。その箇所または検出器(211)またはその両方を動かすことによって、該素子を横切ってその箇所を走査し、時間変動信号
を走査速度と走査方向と併せて用いて、増感された層に対応する光ルミネセンス信号の成分の大きさを計算する。
以上、図1から図10までを参照しながら説明した実施例は全てが、カプセル化層(8,14,114,または214)を取りはずし可能にして検出しようとする放射線を照射した後で複合ポリマー層が酸化できるようにするという形で修正することができる。このようにすることで、照射によってポリマー層にできた欠陥の作用効果を増幅させたり、より長続きさせる作用効果があり、したがって後で行われる測定の感度が向上する。例えば、図6から図10までを参照しながら説明した実施例の作用は、照射の後にカプセル化層を除去してから、該素子を酸素または水またはその両方といった反応性流体に曝露するとともに、同時に該活性複合素材の光学的吸収限界より短い波長の光に曝露することによって増強される。当該技術分野に熟練を有する者ならわかるであろうが、同様の処理を施せば、図1から図5までの実施例から得られる電気的測定値も向上させることができる。また、そのような修正または照射またはその両方を行えば、伝導性ポリマー層を擁するガスセンサの性能も向上させることができると考えられている。
上記の実施例の全部について最適な膜の厚さは、具体的な素子の用途ごとに、モンテカルロ法といった適当なモデル化法によって決定してもかまわない。そのような技法の一例が、「Breiermeister JF,Ed,1993 MCNP‐A general Monte Carlo N-Particle Transport Code,Version 4A Los Alamos Report:LA-12625」
に記されている。さらに、図1から図5までの実施例は、鉛またはその他の適当な素材でできた単数または複数の増感層を基板内に設けて、活性層におけるエネルギーの沈積を増大させるさらなる二次放射線が生成されるようにすることによって、その性能を向上させることができる。またさらに、図6、図9、および図10の実施例は、鉛またはその他の適当な素材でできた単数または複数の増感層をカプセル化層に設けて、或いは透明の増感層を基板(13,113,213)
内に設けることによってその性能を向上させることができる。
当該技術分野に熟練を有する者なら、上記の実施例は例として説明されたにすぎず、制限的な意味で説明されたのではなく、添付の特許請求の範囲に規定される本発明の範囲から逸脱することなく様々な変形や修正を加えることができることがわかるであろう。
RADIATION SENSORS

The present invention relates to radiation sensors, and relates particularly, but not exclusively, to sensors for detecting high energy ionising radiation.

Semi-conductor radiation detectors are known in which excitation by radiation of electron-hole pairs n the depletion region of a semi-conductor device results in an electric current flow. However, such detectors give a transient response (i.e. representative of the instantaneous rate of irradiation) rather than a cumulative response (i.e. representative of the total amount of radiation over a particular interval) and further electronic apparatus is required to enable a cumulative reading to be obtained.

Photographic film is commonly used as a detector of cumulative radiation over an interval However, because it is necessary to develop the film before taking a reading, each piece of film can only be used once and there is a delay before any reading is obtained. Readings are also affected by batch- to-batch variations in film processing

It is also known to detect radiation by using thermo luminescent materials which trap electrons and holes generated in the material by radiation. Subsequent heating of the material releases the trapped charges, whicn can then re- combine radiatively, to emit light which can oe detected. Although such devices can be repeatedly used, the reading process erases the radiation dose information existing m the material, with the result that this information can only be read out of the device once. In addition, materials in which the accumulated reading does not decay at room temperature give weak luminescent signals, which necessitates an expensive measuring system.

European patent application no. 0261286 relates to radiation detection by means of conjugated polymer films together with radiation sensitive materials in which optical absorption or conductivity changes associated with irradiation are measured. These techniques, however, are insensitive and are therefore unsuitable for many applications.

Preferred embodiments of the present invention seek to

overcome the above disadvantages of the prior art .

According to an aspect of the present invention, there is provided a method of determining the total amount of ionising radiation irradiating an object over a predetermined interval, the method comprising: providing, at at least one location in the vicinity of the object for the duration of said interval, a respective field-effect transistor having an active layer including at least one organic semiconductor material, wherein the electrical characteristics of the or each field effect transistor are dependent upon the total amount of ionising radiation irradiating the organic semiconductor material; measuring predetermined electrical characteristics of the or each field effect transistor; and determining from said measured electrical characteristics the total amount of ionising radiation irradiating the object at each said location during the interval.

By providing a field effect transistor having an active layer, a much enhanced sensitivity can be obtained.

In a preferred embodiment, said measuring step is performed subsequently to removal of the or each field effect transistor from the vicinity of the object.

The active layer is preferably arranged between source and drain regions of the or each field effect transistor.

The measuring step may comprise measuring the source- drain current of the or each transistor while the gate voltage thereof is maintained at a predetermined level.

This has the advantage of enabling a bias voltage chosen to give maximum sensitivity to be applied to the gate of the transistor.

In a preferred embodiment, said measuring step comprises applying an ac signal having a predetermined frequency to the gate of the or each transistor and measuring the amplitude of the component of the source-drain current of said transistor at said predetermined frequency.

The amplitude of the component of the source-drain current of the or each transistor may be measured by means of

a lock-in amplifier controlled by the ac signal applied to the gate of said transistor.

According to another aspect of the invention, there is provided a method of determining the total amount of ionising radiation irradiating an object over a predetermined interval, the method comprising: providing, at at least one location in the vicinity of the object for the duration of said interval, a respective radiation detector including at least one conjugated polymer, wherein the photoluminescence characteristics of the or each detector are dependent upon the total amount of ionising radiation irradiating the or each conjugated polymer; measuring photoluminescence characteristics of the or each detector;and determining from said measured photoluminescence characteristics the total amount of ionising radiation irradiating the object at each said location during the interval .

The measuring step is preferably performed subsequently to removal of the or each detector from the vicinity of the object .

In a preferred embodiment, the method further comprises the step of shielding a portion of the or each detector from the radiation and the measuring step includes comparing the measured luminescence characteristics of the shielded and unshielded portions of the or each detector.

This provides the advantage of enhancing the sensitivity of the measurement .

The method may further comprise the step of photo- oxidising the conjugated polymer.

This has the advantage of enhancing the effect on the organic semiconductor material of irradiation. It is believed that irradiation of the organic semiconductor material results in scission of bonds in the material, many of which soon re¬ form. Photo-oxidation of the material before the bonds can re¬ form is believed to make the radiation induced changes more permanent and thereby enhance the sensitivity of the

measurement .

According to a further aspect of the invention, there is provided a field effect transistor for use in determining the total amount of ionising radiation irradiating an object over a predetermined interval, the transistor comprising: a substrate; a doped gate region on the substrate; an insulating layer on the gate region; separated source and drain regions on the insulating layer; an active layer including at least one organic semiconductor material between the source and drain regions; and a protective layer above the active layer; wherein the electrical characteristics of the transistor are dependent upon the total amount of radiation irradiating the organic semiconductor material .

By providing a protective layer, this prevents ingress of air and other impurities which may tend to degrade the organic semiconductor material .

The protective layer may be substantially transparent to the radiation to be detected.

The protective layer may be a silicon dioxide film.

The protective layer may be removable.

This has the advantage of enabling subsequent photo- oxidation of the organic semiconductor material to be carried out.

The transistor may further comprise a sensitising layer for generating secondary electrons in the organic semiconductor material .

This provides the advantage of increasing the measurable response of the transistor to ionising radiation.

The source and drain regions may comprise gold and / or chromium electrodes .

In a preferred embodiment, the source and drain regions are in an interdigitated arrangement .

This has the advantage of maximising the channel width of

the transistor.

According to a further aspect of the invention, there is provided a radiation detector for use in determining the total amount of ionising radiation irradiating an object over a predetermined interval, the detector comprising:- a substrate; an active layer comprising at least one conjugated polymer and arranged on the substrate; and a protective layer over the active layer, wherein the photoluminescence characteristics of the detector are dependent upon the total amount of ionising radiation irradiating the or each conjugated polymer.

The distinctive advantage of conjugated polymers is that the excitonic state responsible for photoluminescence is mobile. This means that it normally samples a considerable volume before decaying (either radiatively or non-radiatively) . If it encounters a quenching defect (created by the ionising radiation) anywhere within the diffusion volume the photoluminescence from that exciton will be quenched. The ratio between the diffusion volume and the effective volume of the exciton represents a large amplification factor for the sensitivity of the photoluminescence to quenching defects.

The protective layer is preferably a metal film.

Alternatively, the protective layer may be a silicon dioxide film.

The protective layer is preferably removable.

The detector may further comprise a sensitising layer for generating secondary electrons in the conjugated polymer.

In a preferred embodiment, the substrate is substantially transparent to photoluminescence emitted by the active layer.

This has the advantage of enabling measurement of the photoluminescence characteristics of the detector to be carried out without necessitating removal of any protective layer on the detector.

The detector may further comprise shielding means for shielding a portion of the detector from the radiation to be detected.

In order that the invention may be better understood, preferred embodiments thereof will now be described n detail, by way of example only and not m any limitative sense, with reference to the accompanying drawings, in which:

Figure 1 is a schematic cross-sectional elevation view of a field effect transistor embodying the present invention;

Figure 2 is a plan view of the transistor of Figure 1;

Figure 3 is a first embodiment of a measuring circuit including the transistor of Figure 1,

Figure 4a is a graph of the current-voltage characteristics of the transistor of Figure 1 at various gate bias voltages before irradiation;

Figure 4b is a graph of the current voltage characteristics of the transistor of Figure 1, corresponding to Figure 4a, after irradiation;

Figure 4c is a graph, corresponding to Figure 4b, of the current voltage characteristics of the transistor of Figure 1, after a radiation dose of 69 kGy;

Figure 5a is a second embodiment of a measuring circuit including the transistor of Figure 1,

Figure 5b is a modification of the measuring circuit of Figure 5a;

Figure 6 is a schematic view of a first embodiment of an apparatus for measuring the photoluminescence characteristics of a radiation detector embodying the present invention;

Figure 7 is a graph of the relative photoluminescence efficiency of the radiation detector of Figure 6 exposed to X-rays of energy ranging from 8 keV to 40 keV.

Figure 8a is a graph of the relative photoluminescence efficiency of the radiation detector of Figure 6 exposed to X- rays ranging m energy from 8 keV to 40 keV;

Figure 8b is a graph, corresponding to Figure 8a, of the relative photoluminescence efficiency of the radiation detector of Figure 6 as a function of radiation dosage;

Figure 9 is a second embodiment of a measuring apparatus for measuring the photoluminescence characteristics of a radiation detector embodying the present invention; and

Figure 10 is a third embodiment of a measuring apparatus for detecting the photoluminescence characteristics of radiation detector embodying the present invention.

Referring in detail to Figure 1, a field effect transistor 1 is constructed by doping an N-type silicon wafer 2 to provide a heavily N-doped layer 3 forming the gate layer of the transistor 1 and having a dopant density greater than 1019 cm"3 for a depth greater than 500 nm. The surface of the gate layer 3 is then thermally oxidised to provide an insulating Sι02 layer 4 of thickness 150 nm. Source 5 and drain 6 electrodes are created in an mterdigitated arrangement (as shown m greater detail in Figure 2) by means of contact lithography, chromium being first deposited to a thickness of 30 nm, and then gold being deposited to a thickness of 50 nm. The mterdigitated electrodes 5, 6 have an active area of 3mm x 3mm and an electrode separation of 10 microns, an electrode width of 10 microns and a channel width of about 45cm. A contact pad is attached to each electrode 5, 6.

A layer of conjugated polymer is constructed as described below. By "conjugated polymer" is meant a polymer which possesses a delocalised -jr - electron system along at least part of the polymer back-bone; - the delocalised 1- - electron system confers semi-conducting properties to the polymer and gives it the ability to support positive and / or negative charge carriers with high mobilities along the polymer chain.

A film of the polymer poly (p-xylene-o;- tetrahydrothiophene) chloride is formed over the insulating layer 4 and the separated source 5 and drain 6 electrodes by placing a few drops of a solution of the polymer in methanol onto the insulating layer 4 and spinning the substrate at high speed to create a thin solid film. The film is then chemically converted to poly (p-Phenylene vinylene) (PPV) by heating in a vacuum at 250°C for 10 hours to produce a film 7 of thickness 110 nm. A non-conducting film 8 of thickness 50 nm is then formed over the polymer film 7 to encapsulate the device to prevent ingress of air, which may tend to degrade the conjugated polymer material. As will be appreciated by persons

skilled in the art, the thickness of the encapsulation layer 8 needs to be sufficient to prevent degradation of the polymer film 7, but thin enough to be substantially transparent to the radiation to be detected. However, it is believed that by suitable choice of materials, the encapsulation layer 8 may alternatively enhance the response of the transistor 1 by increasing the energy deposition in the polymer film 7 due to secondary radiation from the encapsulation layer 8. It is believed that the source and drain electrodes similarly enhance the response of the transistor by acting as sources of secondary radiation.

The operation of the device shown in Figures 1 and 2 will now be described with reference to Figure 3. In order to determine the total radiation dose irradiating the transistor 1 within a predetermined interval, the transistor 1 is connected in a measuring circuit 9 such that the source-drain current may be measured by any suitable measuring device 10 as will be known to persons skilled in the ar . The transistor 1 may be incorporated in a lapel badge type detector worn by personnel, and may be connected into the measuring circuit 9 at a convenient measuring station subsequent to irradiation. The source-drain voltage of the transistor 1 is held constant, and the gate voltage is held constant at a value providing the greatest sensitivity of measurement. The source-drain current is then measured and represents the total radiation absorbed by the device. It is believed that applying a bias voltage to the gate 3 of the transistor during read-out allows the appropriate setting of the minimum dopant density in the polymer layers 7 for efficient charge injection from the electrodes 5, 6, and that the gate bias voltage creates an accumulation layer allowing the mobility of the charge carriers to be measured even if the number density of carriers in the bulk of the material, and hence the conductivity, is very low.

Referring to Figure 4a, which shows the current voltage characteristics of the device of Figure 1 at various gate bias voltages before irradiation, it can be seen that no appreciable field effect exists. After exposure to X-rays of energy 8.4

keV for 6 hours, as shown in Figure 4b, there is an appreciable field effect and the electrical characteristics of the device are indicative of the total radiation absorbed by the transistor, as shown also in Figure 4c.

An alternative measuring circuit is shown in Figure 5a, in which the source-drain voltage of the transistor 1 is held constant and an AC signal voltage at a frequency f and constant amplitude, and a constant DC bias voltage, are applied to the gate of the transistor 1. The component of the source-drain current at frequency f is detected and the amplitude of this component is a measure of the cumulative radiation dose absorbed by the transistor 1.

An alternative implementation of the measuring circuit of Figure 5a is shown in Figure 5b. The source-drain voltage of the transistor 1 is again held constant, and an AC signal voltage at a frequency f and constant amplitude, and a constant DC bias voltage, are applied to the gate of the transistor 1. The AC signal voltage applied to the gate of the transistor is also used to provide a reference signal to a lock-in amplifier connected to the source-drain circuit. This enables the component of the source-drain current at frequency f to be detected and its amplitude measured.

Referring to Figure 6, a photolu inescent radiation detector 11 is formed by forming a film of the polymer poly (p- xylene-α-tetrahydrothiophene) chloride on a transparent substrate 13 comprising a spectrosil-B glass disk by spin coating from a solution of the polymer in methanol, and then chemically converting the film 12 to poly (p-phenylene vinylene) (PPV) by heating in a vacuum at 250°C for ten hours, in a similar manner to the formation of the active layer of the transistor 1 of Figure 1. An encapsulation layer 14 comprising an aluminium film is then formed on top of the photoluminescent layer 12. In a manner similar to the embodiment of Figure 1, the encapsulation layer 14 enhances the performance of the device by increasing the energy deposition in the photoluminescent layer as a result of secondary radiation.

In order to measure the photoluminescence characteristics

of the detector 11, the photoluminescent layer 12 is illuminated through the transparent substrate 13 by means of a light source 15 producing photons having energy above the optical absorption edge of the activated conjugated material used in the sensor 11, for example a blue light emitting diode (LED) . An optical filter 16 which is a coloured glass filter passing only light of wave-length 470 nm or less, is placed between the light source 15 and the detector 11. This prevents passage of light in the wavelength range of the photoluminescence of the device, so that the level of background light is reduced when the photoluminescence is subsequently measured. An optical filter 17, for example a spectrometer, is placed between the detector 11 and a CCD detector 18 and blocks light from the light source 15 which has been scattered from the detector 11 towards the detector 18. This also reduces the background when the photoluminescence is measured, and the photoluminescence signal is acquired by summing the output from those pixels of the CCD array of the detector 18 that correspond with the wavelength range 485 nm to 700 nm.

The operation of the detector of Figure 6 is illustrated in Figure 7, which shows a plot of the relative photoluminescent quantum efficiency against radiation dosage when the detector is exposed to X-rays of energy 8.4 keV. Similarly, Figures 8a and 8b show the relative photoluminescence efficiency against radiation dosage when the detector 11 is exposed to X-rays ranging in energy from 8 keV to 40 keV.

Referring to Figure 9, in which parts common to the embodiment of Figure 6 have like reference numerals but increased by 100, the radiation detector 111 differs from the detector 11 of Figure 6 in that a shield layer 120 is provided over one region of the detector 111 using material generally opaque to the radiation to be detected, and a sensitising layer 121 using additional layers or blends sensitises the region of the detector 111 thereunder to radiation. The apparatus is set up so as to measure the photoluminescence efficiency at a spot

-li¬ on the detector ill, and the detector is spun at a frequency F so as to bring the shielded and sensitised regions alternately under that spot. The component of the photoluminescence signal measured at frequency F is then a measure of the total amount of radiation absorbed by the detector.

Referring to Figure 10, in which parts common to the embodiment of Figure 6 have like reference numerals but increased by 200, the detector 211 is provided with a shielding layer 220 and a sensitising layer 221 in the form of alternating stripes of a particular width. The detector 218 captures an image of the detector 211 using the photoluminescent light emitted, and numerical techniques which will be known to person skilled in the art, such as spatial filtering, extract the component of the photoluminescent signal corresponding to the pattern of the sensitising layers. Alternatively, the optical apparatus can be arranged so as to measure the photoluminescence efficiency at a spot on the detector 211, and the spot is scanned across the device. By moving the spot and / or the detector 211 the spot is scanned across the device and the time varying signal, together with the scan speed and direction can be used to calculate the size of the component of the photoluminescence signal corresponding to the sensitised layers.

All of the embodiments described with reference to Figures 1 to 10 can be modified by making the encapsulating layer 8, 14, 114 or 214 removable to allow oxidation of the conjugated polymer layer after irradiation by the radiation to be detected. This has the effect of amplifying or making more permanent the effect of defects created in the polymer layer by irradiation, and thus improves the sensitivity of the subsequent measurements. For example, the operation of the embodiment described with reference to Figures 6 to 10 is enhanced by removing the encapsulation layer subsequently to irradiation, and then exposing the device to a reactive fluid, such as oxygen and / or water and simultaneously to light of wave length shorter than the optical absorption edge for the active conjugated material. As will be appreciated by persons

skilled in the art, similar treatment can enhance the electrical measurements obtained from the embodiment of Figures 1 to 5. It is also believed that such modification and / or irradiation may improve the performance of gas sensors having conductive polymer layers.

The optimum film thicknesses for all of the embodiments described above may be determined for the particular use of the device by means of a suitable modelling technique such as the Monte-Carlo technique. An example of such a technique is described in "Breiermeister J F, Ed, 1993 MCNP - A General Monte Carlo N-Particle Transport Code, Version 4A Los Alamos Report: LA-12625". In addition, the performance of the embodiments of Figures 1 to 5 may be enhanced by the use of one or more sensitising layers of lead or other suitable material, provided in the substrate for generating further secondary radiation which increases the energy deposition in the active layer. In addition, the performance of the embodiments of Figures 6, 9 and 10 may be enhanced by the use of a sensitising layer of lead in the encapsulation layer, or a transparent sensitising layer provided in the substrate 13, 113, 213.

It will be appreciated by persons skilled in the art that the above embodiments have been described by way of example only, and not in any limitative sense, and that various alterations and modifications may be made without departure from the scope of the invention as defined by the appended claims.

「特表2000-516395およびWO9805072より引用」

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[Claims] 共振構造のインピーダンスを測定する装置

【特許請求の範囲】
1.電気共振構造と、RF電気エネルギー・ソースと、前記ソースを前記共振構造に接続する両方向RF伝送線路と、前記伝送線路に付随する方向性結合器とを含み、前記ソースが前記構造に励起信号を与え、前記方向性結合器が前記共振構造から戻された反射信号の電圧または位相を検出する、電気共振構造のインピーダンスに影響を及ぼす物理量の値を測定する装置であって、共振構造がほぼ非エネルギー放射性であり、前記ソースの特定の周波数で、前記物理量の値の関数として連続的に変化するインピーダンスを有することを特徴とする装置。
2.電気共振構造が少なくとも部分的には圧電材料から構成されることを特徴とする請求項1に記載の装置。
3.圧電材料が、石英または方向付けられた酸化亜鉛を含むことを特徴とする請求項2に記載の装置。
4.ほぼ非エネルギー放射性の共振構造が非RF放射性構造であることを特徴とする前記請求項のいずれかに記載の装置。
5.電気共振構造が、少なくとも1つのインターディジタル・アレイ(IDA)
を用いて電気的に励起されることを特徴とする前記請求項のいずれかに記載の装置。
6.IDAを組み込んだ共振構造が、表面弾性波(SAW)共振器やシャロウ・バルク弾性波(SBAW)共振器などであることを特徴とする請求項5に記載の装置。
7.共振構造のインピーダンスの変化が、IDAのピッチの変化または共振構造の質量荷重から生じることを特徴とする請求項6に記載の装置。
8.IDAのピッチの変化が共振構造のひずみから生じることを特徴とする請求項6または7に記載の装置。
9.共振構造がひずみを受ける表面上に取り付けられ、ひずみが前記共振構造に与えられることを特徴とする前記請求項のいずれかに記載の装置。
10.前記表面のひずみが、加えられた荷重、加えられた曲げモーメント、加えられた圧力、温度によって引き起こされる熱膨張などの物理量によって引き起こされることを特徴とする請求項9に記載の装置。
11.共振構造の質量荷重が、特定の流体があるときの共振構造の表面への流体の吸収、または湿度などの物理量によって引き起こされることを特徴とする請求項7、8、9、または10のいずれか一項に記載の装置。
12.方向性結合器が、変成器結合器、マックスウエル・ブリッジ(ワイヤ・ライン)結合器、またはランゲ結合器であることを特徴とする前記請求項のいずれかに記載の装置。
13.RF伝送線路が、同調または非同調の変成器結合器、レーザ結合器、光学結合器、容量性結合器、あるいはRF結合器になる可能性がある非接触インライン結合器を組み込むことを特徴とする前記請求項のいずれかに記載の装置。
14.RF伝送線路が、ソースと共振構造の間の連続的な電気導体であることを特徴とする請求項1ないし12のいずれか一項に記載の装置。
15.インライン結合器が非接触方式で前記励起信号を回転部材に伝送し、前記反射信号を前記回転部材から伝送されるように、電気共振構造がひずみを受ける回転部材の表面上に取り付けられることを特徴とする前記請求項のいずれかに記載の装置。
16.ソースの出力インピーダンスが、前記の両方向RF伝送線路、共振構造、方向性結合器、およびインライン結合器のいずれか1つとほぼ共役に整合することを特徴とする前記請求項のいずれかに記載の装置。

1 Apparatus for measuring the value of a physical quantity which affects the impedance of an electrically resonant structure, said apparatus comprising an electrically resonant structure, an RF electrical energy source, a bidirectional RF transmission line connecting said source to said resonant structure, a directional coupler associated with said transmission line, said source providing an excitation signal to said structure, said directional coupler detecting the voltage or phase of a reflected signal returned from said resonant structure characterised in that the resonant structure is substantially non energy radiating and, at a given frequency of said source, has an impedance which varies continuously as a function of the value of said physical quantity.

2 Apparatus as claimed in Claim 1 characterised in that the electrically resonant structure is at least partially composed of piezoelectric material.

3 Apparatus as claimed in 2 characterised in that the piezoelectric materials comprsies quartz or directionally orientated zinc oxide.

4 Apparatus as claimed in any preceding claim charactersied in that the substantially non energy radiating resonant structure is a non RF radiating structure.

5 Apparatus as claimed in any preceding claim characterised in that the electrically resonant structure is electrically excited by means of at least one interdigital array (IDA).

6 Apparatus as claimed in Claim 5 characterised in that the resonant structures which incorporate IDAs are surface acoustic wave (SAW) resonators, shallow bulk acoustic wave (SBAW) resonators or the like.

7 Apparatus as claimed in Claim 6 characterised in that the variable impedance of the resonant structure results from the variation in the pitch of the IDA or mass loading of the resonant structure.

8 Apparatus as claimed in Claim 6 or Claim 7 charactersided in that the variation in the pitch of the IDA results from strain in the resonant structure.

9 Apparatus as claimed in any preceding claim characterised in that the resonant structure is substantially rigidly mounted to a surface subject to strain, and this strain is imparted to said resonant structure.

10 Apparatus as claimed in Claim 9 characterised in that strain of said surface is caused by physical quantities such as applied load, applied bending moment, applied pressure, or thermal expansion caused by temperature.

11 Apparatus as claimed in claims 7, 8, 9 or 10 characterised in that the mass loading of the resonant structure is caused by absorption of fluids into the surface of the resonant structure in the presence of specific fluids or by physical quantities such as humidity.

12 Apparatus as claimed in any preceding claim characterised in that the directional coupler is a transformer, Maxwell Bridge (wire line) or Lange coupler.

13 Apparatus as claimed in any preceding claim characterised in that the RF transmission line incorporates a non-contacting in line coupler, which may be an untuned or tuned transformer, laser, optical, capacitive or RF coupler.

14 Apparatus as claimed in any of preceding claims 1 to 12 characterised in that the RF transmission line is a continuous electrical conductor between the source and the resonant structure.

15 Apparatus as claimed in any preceding claim characterised in that the electrically resonant structure is mounted on the surface of a rotating member subject to strain, with the in line coupler allowing the transmission of said excitation signal and said reflected signal to and from said rotating member respectively, in a non- contacting manner.

16 Apparatus as claimed in any preceding claim characterised in that the output impedance of the source is substantially conjugately matched to any one of said bidirectional RF transmission line, resonant structure, directional coupler, and in line coupler.

「特表2001-504223およびWO9821598より引用」

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共振構造のインピーダンスを測定する装置

【発明の詳細な説明】
共振構造のインピーダンスを測定する装置技術分野本発明は、電気共振構造のインピーダンスに影響を及ぼす物理量の値を測定する装置および方法に関する。このような構造の1例は、発振器回路中で使用される表面弾性波(SAW)共振器である。さらに詳細には、本発明は、このような共振器が駆動し、かつ感知する電子回路から離れて取り付けられる利用に向けられている。
背景技術 本発明の技術に最も密接に関係する従来技術は、無線伝送アンテナのインピーダンスを送信機のインピーダンスと整合させる技術である(Frederick Termanによる「Eletcronic and Radio Engineering」、Library of Congress card number 55-6174、およびWilliam Orrによる「Radio Handbook」、Library of Congress card number 40-33904に記載)。こうした従来技術の文献では、回路の各エレメント(送信機、伝送線路、およびアンテナ)のインピーダンスを整合させ、必要な動作周波数の回路の無線周波数(RF)エネルギー放射を最大限にする必要に言及している。このインピーダンス整合は、送信機の固定された搬送周波数で動作するように、最初のシステムのセットアップ中に実行される。回路が動作中にそのインピーダンスを大幅に変えることはないので、インピーダンスが最初に整合した後は、それ以上の調整は行わない。システムのインピーダンスの測定は、通常は、不整合回路から戻された反射電流を測定する方向性結合器によって実行される。この回路から、線路に沿った最大電圧と最小電圧の比(「電圧定在波比」または「VSWR:voltage standing wave ratio」と呼ばれる)を算出することができる。VSWRが1であると完全に整合したシステムであることを示す。
システムのインピーダンスの調節は、通常は、アンテナまたは伝送線路の長さを変える、あるいはインダクタやコンデンサなどの個々の構成部品を回路に追加することによって実行される。記載の技術は、遠隔のRF受信機に情報を伝達するためのRF電力の無線伝送技術の当業者にはよく理解されている。本発明は、エネルギー放射用に設計されていない遠隔に取り付けられた電気共振構造のインピーダンスを測定する問題に対処する。このような構造は、通常は、発信の周波数を制御するために発振器回路で使用される。この構造と電子装置との間の接続ワイヤのインピーダンスが回路を機能停止させることになるので、これらは常に制御回路の近くに取り付けられる。これらの構造のインピーダンスは温度や湿度、ひずみなどの要因とともに変化する可能性があり、したがってこれらはセンサとして使用することができる。以前の出願では、制御電子装置を常に共振構造の近くに取り付け、制御電子装置への電力伝達および信号の測定のために別々の接続(接触または非接触)を設けている。この技法は、高温領域内や爆発性領域内(センサへの電力を制限しなければならない)で、または回転シャフト上に取り付けられるなど、困難な状況でセンサが取り付けられるときに問題を生じる。
本発明の目的は、この構造付近に制御用電子装置を取り付ける必要をなくし、非常に低い信号パワーでこの構造のインピーダンスを測定することができるようにすることである。
発明の概要1態様によれば、本発明は、電気共振構造と、RF電気エネルギー・ソースと、前記ソースを前記共振構造に接続する両方向RF伝送線路と、前記伝送線路に付随する方向性結合器とを含み、前記ソースが前記構造に励起信号を与え、前記方向性結合器が前記共振構造から戻された反射信号の電圧または位相を検出する、電気共振構造のインピーダンスに影響を及ぼす物理量の値を測定する装置であって、共振構造がほぼ非エネルギー放射性であり、前記ソースの特定の周波数で、前記物理量の値の関数として連続的に変化するインピーダンスを有することを特徴とする装置である。
電気共振構造は、少なくとも部分的には圧電材料から構成されることが好ましい。適当な圧電材料としては、石英および方向付けられた酸化亜鉛がある。
ほぼ非エネルギー放射性の共振構造は、ほぼ非RF放射性構造であることが好ましい。電気共振構造は、少なくとも1つのインターディジタル・アレイ(IDA)を用いて電気的に励起されることが好ましい。IDAを組み込んだ適切な共振構造は、表面弾性波(SAW)共振器や、シャロウ・バルク弾性波(SBAW)共振器などである。共振構造のインピーダンス変化は、IDAのピッチの変化または共振構造の質量荷重から生じることが好ましい。IDAのピッチの変化は、共振構造のひずみから生じることが好ましい。
好ましくは、共振構造はひずみを受ける表面上にしっかりと取り付けられ、したがってそのひずみは前記共振構造に与えられる。前記表面のひずみは、加えられた荷重、加えられた曲げモーメント、加えられた圧力、温度によって引き起こされる熱膨張などの物理量によって引き起こされる可能性がある。共振構造の質量荷重は、特定の流体があるときの共振構造の表面への流体の吸収、または湿度などの物理量によって引き起こされる可能性がある。
方向性結合器は、変成器結合器、マックスウエル・ブリッジ(ワイヤ・ライン)結合器、またはランゲ結合器であることが好ましい。
RF伝送線路は、同調または非同調の変成器結合器、レーザ結合器、光学結合器、容量性結合器、あるいはRF結合器になる可能性がある非接触インライン結合器を組み込むことが好ましい。
別法として、RF伝送線路は、ソースと共振構造の間の連続的な電気導体となる。
好ましくは、電気共振構造は、インライン結合器が非接触方式で前記励起信号
を回転部材に伝送し、前記反射信号を前記回転部材から伝送されるように、ひずみを受ける回転部材の表面上に取り付けられる。
好ましくは、ソースの出力インピーダンスは、前記の両方向RF伝送線路、共振構造、方向性結合器、およびインライン結合器のいずれか1つとほぼ共役に整合するものとする。
図面の簡単な説明 次に、例示を目的として添付の図面に関連して本発明について説明する。
第1図は、本発明の第1の実施形態を示す概略図である。
第2図は、方向性結合器の出力の振幅と変化するインピーダンスとの関係を示す図である。
第3図は、励起信号に関する方向性結合器の出力の位相と変化するインピーダンスとの関係を示す図である。
第4図は、曲げモーメントを受けるビームおよびこのビーム表面に取り付けられた共振構造を示す図である。
第5図は、本発明の第2の実施形態を示す概略図である。
発明を実行する方法第1図は、本発明の装置の第1の実施形態を示す基本的な回路図である。RF電気エネルギー・ソース1は、方向性結合器3を組み込む両方向RF伝送線路5を介して、可変インピーダンスを有する非エネルギー放射性の電気共振構造2に電気的に接続される。方向性結合器3の出力は端子点4で測定される。
構造2は、石英や方向付けられた酸化亜鉛などの圧電材料から一部構成される、表面弾性波(SAW)共振器、シャロウ・バルク弾性波(SBAW)共振器、またはそれに類するものであることが好ましい。このような共振器は、共振器を電気的に励起することができるインターディジタル・アレイ(IDA)を含む。
ソース1は、ほぼ回路の共振周波数の励起周波数信号を供給する。構造2のインピーダンスが、回路の共振周波数がソース1から供給される周波数と正確に整合するようになっている場合には、構造2に供給されるエネルギーは全て構造2で散逸することになり、ソース1には反射されない。構造2のインピーダンスがその動作中に変化するにつれて、ソースから供給される周波数は回路の共振周波数と一致しなくなり、エネルギーは構造2からソース1に反射されることになる。方向性結合器3は、この反射されたエネルギーの帰還を測定する。好ましくは、方向性結合器3は、変成器結合器、マックスウエル・ブリッジ(Maxwell Bridge、ワイヤ・ラインと呼ばれることもある)結合器、またはラング(Lange)結合器を含めた多くの既知のタイプのうちの1つにすることができる。方向性結合器3の出力は、励起周波数と周波数が同期しているが、構造2とソース1の間のインピーダンスの不整合の関数として変調された振幅および位相を有する。
第2図は、構造1のインピーダンスに対する、端子点4で測定された信号の振幅を示す図である。信号の振幅は、回路がインピーダンス整合であるときに最小となり、構造2のインピーダンスがこの整合状態から離れるにつれて増大する。
構造2のインピーダンスがソース1のインピーダンスと大幅に異なるときには、構造2のインピーダンスの変化は方向性結合器3の出力に影響を及ぼさない。構造2のインピーダンスの変化とともに方向性結合器3からの出力が変化する範囲は、回路のQと直接関係している。振幅信号は、構造2のインピーダンスがソース1より高いか、または低いかは示さず、不整合の絶対量のみを示す。
第3図は、励起信号に関する端子点4で測定された信号の位相を構造2のインピーダンスに対して示す図である。この位相情報は不整合の方向を示すが、曲線中の屈曲点のためその値を判断することは困難である。適用分野によって、振幅または位相あるいはその両方を使用して、構造2のひずみまたは質量荷重によって生じる、構造2のインピーダンスに関する情報を得ることができる。
第4図は、外部曲げモーメント10を受けるビームのひずんだ表面7にしっかりと取り付けられたSAW共振器2の形態の共振構造を示す図である。表面7のひずみを引き起こすことができるその他の物理量としては、外部から加えられる引張り力、またはビーム8に加えられる圧縮荷重、ビーム8の熱膨張を引き起こす温度、あるいはビーム8が密封されたダイアフラム表面の一部分である場合のビーム8の片面に加わる圧力が含まれる。したがって、ビーム8の表面7のひずみは、SAW共振器2に加えられ、SAW共振器2の表面上に蒸着させたIDA9のピッチを変化させ、それによりSAW共振器2のインピーダンスを変化させる。別法として(図示せず)、特定の流体が存在するときのSAW共振器2の表面への流体の吸収、または湿度などその他の物理量によって、SAW共振器2の質量荷重が引き起こされる可能性もある。
第5図は本発明の第2の実施形態を示す図であり、インライン結合器6が伝送線路5中に含まれ、構造2の可変インピーダンスを非接触測定することができるようになっている。インライン結合器6は、例えば、完全に整合した容量性結合器となることも、あるいは同調した変成器結合器、非同調の変成器結合器、レーザ結合器、光学結合器、またはRF結合器を含むこともある。
上述の第1および第2の実施形態を利用することができる多くの適当な適用分野がある。例えば、第1の実施形態は、第4図に示す曲げモーメントの測定に利用することができる。
第2の実施形態は、インライン結合器6が回転部材との間で励起信号および反射信号を非接触方式で伝送することができるようにして、トルクが誘導するひずみを受ける回転部材(図示せず)の2s表面に構造2が取り付けられる場合に利用することができる。本発明の装置および方法は、ソース1から非常に低い信号
励起パワーが与えられることを必要とし、駆動および感知用の電子装置から離して取り付けられた共振構造を利用することができる。したがって、本発明は、ひずみや荷重、圧力、温度、湿度、気体の存在などの物理量が測定される高温かつ/または爆発性の環境など、非常に低い励起信号パワーが望ましいその他の適用分野および環境にも適している。
本発明の趣旨および範囲を逸脱することなく、本発明に様々な変更および修正を加えることができることは当業者には分かるであろう。

APPARATUS FOR MEASURING IMPEDANCE OF A RESONANT STRUCTURE TECHNICAL FIELD This invention relates to an apparatus and method for measuring the value of physical quantities which affect the impedance of an electrically resonant structure. One example of such a structure is a Surface Acoustic Wave ('SAW') resonator as used in oscillator circuits. More particularly the invention is directed towards applications where such a resonator is mounted remotely from the driving and sensing electronics.

BACKGROUND ART The prior art most closely related to that of the present invention is the technique for matching the impedance of radio transmission aerials to the impedance of the transmitter (as described in "Electronic and Radio Engineering" by Frederick Terman, Library of Congress card number 55 -6174 and "Radio Handbook" by William Orr, Library of Congress card number 40-33904). These prior art references refer to the need to match the impedance of each element of the circuit (transmitter, transmission line and aerial) to maximise the radio frequency (RF) energy radiation of the circuit at the required operating frequency. This impedance matching is carried out during initial set up of the system to operate at the fixed carrier frequency of the transmitter. Once the impedances are initially matched, no more tuning is carried out as the circuit does not substantially change its impedance during operation. The measurement of the system impedance is usually carried out by a directional coupler, which measures the reflected current returned from an ill-matched circuit. From this current the ratio of maximum to minimum voltage along the line (termed the 'voltage standing wave ratio' or 'VSWR') can be calculated. A VSWR of unity indicates a perfectly matched system. The adjustment of the impedance of the system is usually carried out by varying the length of the aerial or the transmission line, or by adding lumped components such as inductors or capacitors to the circuit. The technique described is well understood by those skilled in the art of radio transmission of RF power for the transfer of information to a remote RF receiver. The present invention addresses the problem of measuring the impedance of a remotely mounted electrically resonant structure which is not designed for energy radiation. Such structures are usually used in oscillator circuits to control the frequency of oscillation. They are always mounted close to the controlling circuit because the impedance of connection wires between the structure and the electronics would cause the circuit to cease functioning. The impedance of these structures can vary with factors such as temperature, humidity and strain, and therefore they can be used as sensors. Previous applications have always mounted the controlling electronics close to the resonant structure, and provided separate connections (contact or non-contact) for power transfer to the control electronics and measurement of the signal. This technique leads to problems when the sensor is mounted in difficult situations, such as in a high temperature region, in an explosive environment (power to the sensor must be limited) or on a rotating shaft.

An object of this invention is to remove the need for the controlling electronics to be mounted near the structure, and to allow the impedance of the structure to be measured with very low signal power.

SUMMARY OF INVENTION According to one aspect the present invention is an apparatus for measuring the value of a physical quantity which affects the impedance of an electrically resonant structure, said apparatus comprising an electrically resonant structure, an RF electrical energy source, a bidirectional RF transmission line connecting said source to said resonant structure, a directional coupler associated with said transmission line, said source providing an excitation signal to said structure, said directional coupler detecting the voltage or phase of a reflected signal returned from said resonant structure characterised in that the resonant 5 structure is substantially non energy radiating and, at a given frequency of said source, has an impedance which varies continuously as a function of the value of said physical quantity.

Preferably the electrically resonant structure is at least partially composed of piezoelectric material. Suitable piezoelectric materials include quartz and directionally orientated zinc oxide.

Preferably the substantially non energy radiating resonant structure is a substantially non RF radiating structure. Preferably the electrically resonant structure is electrically excited by means of at least one interdigital array (IDA). Suitable resonant structures which incorporate IDAs are surface acoustic wave (SAW) resonators, shallow bulk acoustic wave (SBAW) resonators or the like. Preferably the variable impedance of the resonant structure results from the variation in the pitch of the IDA or mass loading of the resonant structure. Preferably the variation in the pitch of the IDA results from strain of the resonant structure.

Preferably the resonant structure is substantially rigidly mounted to a surface subject to strain, and this strain is therefore imparted to said resonant structure. Strain of said surface may be caused by physical quantities such as applied load, applied bending moment, applied pressure, or thermal expansion caused by temperature. Mass loading of the resonant structure may be caused by absorption of fluids into the surface of the resonant structure in the presence of specific fluids or by physical quantities such as humidity.

Preferably the directional coupler may be a transformer, Maxwell Bridge (wire line) or Lange coupler.

Preferably the RF transmission line incorporates a non-contacting in line coupler, which may be an untuned or tuned transformer, laser, optical, capacitive or RF coupler.

Alternatively the RF transmission line is a continuous electrical conductor between the source