特許の英語（特許翻訳分野）

[知財]（特許法）「審判書記官」

Q: 「審判書記官」を記述している条項は。

A: 特許法第百四十四条の二

[知財]（特許法）「訂正審判における特則」

Q: 「訂正審判における特則」を記述している条項は。

A: 特許法第百六十五条および第百六十六条

[Claims] 高密度配線構造を有する電子パッケージ及び関連の方法

【特許請求の範囲】
【請求項１】
第１の高密度のランドを有する集積回路（ＩＣ）を実装する基板であって、
その表面上に、第２の高密度のランドが、個々のランドのサイズ及びランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されているＩＣ実装基板。
【請求項２】
第２の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは基板のトレース幅、Ｔｓは基板のトレース間隔である請求項１の基板。
【請求項３】
第２の高密度のランドはジグザグの複数列として形成されている請求項１の基板。
【請求項４】
ジグザグの複数の列は実質的に平行である請求項３の基板。
【請求項５】
第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１の基板。
【請求項６】
第２の高密度のランドは、面心長方形パターンと、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンとの組み合わせより成るパターンに形成されている請求項１の基板。
【請求項７】
第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
第１の複数のランドを第２の複数のランドに結合する要素とより成る電子パッケージ。
【請求項８】
第２の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは基板のトレース幅、Ｔｓは基板のトレース間隔である請求項７の電子パッケージ。
【請求項９】
第２の高密度のランドはジグザグの複数列として基板表面の周辺部に形成されている請求項７の電子パッケージ。
【請求項１０】
第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項７の電子パッケージ。
【請求項１１】
ＩＣは未実装のダイである請求項７の電子パッケージ。
【請求項１２】
ＩＣは実装済のダイである請求項７の電子パッケージ
【請求項１３】
第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
第１の複数のランドを第２の複数のランドに結合する要素とより成る少なくと１つの電子パッケージを有する電子システム。
【請求項１４】
第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１３の電子システム。
【請求項１５】
ＩＣは未実装のダイである請求項１３の電子システム。
【請求項１６】
データ処理システムであって、
データ処理システムのコンポーネントを結合するバスと、
バスに結合されたディスプレイと、
バスに結合されたメモリと、
バスに結合され、少なくとも１つの電子パッケージを含むプロセッサとより成り、
少なくとも１つの電子パッケージは、
第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
第１の複数のランドを第２の複数のランドに結合する要素とより成るデータ処理システム。
【請求項１７】
第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１６のデータ処理システム。
【請求項１８】
ＩＣは未実装のダイである請求項１６のデータ処理システム。
【請求項１９】
基板の表面上に、少なくとも所定の幅と所定の間隔を有する複数のトレースを形成し、
基板の表面上に、各々が複数のトレースのうちの対応する１つのトレースに結合され、少なくとも所定のサイズを有する複数のランドを、ランドのサイズ及びトレース幅及び間隔により制約を受けながらランドの密度を最大にする幾何学的パターンで形成するステップより成る方法。
【請求項２０】
複数のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗはトレース幅、Ｔｓはトレース間隔である請求項１９の方法。
【請求項２１】
複数のランドはジグザグの複数列として形成されている請求項１９の方法。
【請求項２２】
ジグザグの複数の列は実質的に平行である請求項２１の方法。
【請求項２３】
複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成される請求項１９の方法。
【請求項２４】
複数のランドは、面心長方形パターンと、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンとの組み合わせより成るパターンに形成される請求項１９の方法。
【請求項２５】
複数の層より成る基板を形成する方法であって、
第１の層につき、少なくとも所定の幅と所定の間隔を有する第１の複数のトレースを形成し、
第２の層につき、少なくとも所定の幅と所定の間隔を有する第２の複数のトレースを形成し、
第１及び第２の層につき、第１の複数のトレースを第２の複数のトレースに結合する複数のビアを形成し、
第２の層につき、各々が第２の層の複数のトレースのうち対応のトレースに結合され、少なくとも所定のサイズを有する第１の複数のランドを、ランドのサイズ及び第２の層のトレース幅及び間隔による制約を受けながら第１の複数のランドの密度を最大にする幾何学的パターンに形成するステップより成る基板の形成方法。
【請求項２６】
各ビアは少なくとも所定のサイズを有し、さらに
第２の層につき、各々が第１の層の複数のトレースのうち対応のトレースに結合される第２の複数のランドを、第１の層のトレース幅及び間隔による制約を受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成するステップを含む請求項２５の方法。
【請求項２７】
第２の複数のランドを、ビアのサイズによる制約をさらに受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成する請求項２６の方法。
【請求項２８】
第１の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは第２の層のトレース幅、Ｔｓは第２の層のトレース間隔である請求項２５の方法。
【請求項２９】
第１の高密度のランドはジグザグの複数列として形成されている請求項２５の方法。
【請求項３０】
ジグザグの複数の列は実質的に平行である請求項２９の方法。
【請求項３１】
第１の複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成される請求項２５の方法。
【請求項３２】
基板の表面上のランドのサイズ及びランドに結合されるトレースの幅及び間隔による制約を受けながらランドの密度を最大にする幾何学的パターンにかかるランドを形成し、
集積回路（ＩＣ）上のランドを基板の表面上の対応ランドに結合するステップより成る方法。
【請求項３３】
複数のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗはトレース幅、Ｔｓはトレース間隔である請求項３２の方法。
【請求項３４】
ＩＣは未実装のダイである請求項３２の方法。
【請求項３５】
ＩＣは実装済のダイである請求項３２の方法。

What is claimed is: 1. A substrate on which to mount an integrated circuit (IC) having a first dense formation of lands, the substrate comprising: a second dense formation of lands on a surface thereof formed in a geometrical pattern to maximize the density of the second dense formation of lands, while constrained by the size of individual lands and by the width and spacing of substrate traces coupled to the lands.

2. The substrate recited in claim 1, wherein the density of the second dense formation of lands equals the reciprocal of (Tw + Ts), wherein Tw equals the width of the substrate traces and Ts equals the spacing between the substrate traces.

3. The substrate recited in claim 1, wherein the second dense formation of lands is formed as a plurality of zigzag rows.

4. The substrate recited in claim 3, wherein the plurality of zigzag rows are substantially parallel.

5. The substrate recited in claim 1, wherein the second dense formation of lands is formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

6. The substrate recited in claim 1, wherein the second dense formation of lands is formed in a pattern comprising a combination of a face center rectangular pattern and a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of a zigzag pattern, a wave pattern, an undulating pattern, and a vertical stack pattern.

7. An electronic package comprising: an integrated circuit (IC) comprising a first plurality of lands on a surface thereof, including a first dense formation of lands; a substrate comprising a second plurality of lands on a surface thereof, including a second dense formation of lands formed in a geometrical pattern to maximize the density of the second dense formation of lands, while constrained by the size of the second dense formation of lands and by the width and spacing of substrate traces coupled to the second dense formation of lands; and elements coupling the first plurality of lands to the second plurality of lands.

8. The electronic package recited in claim 7, wherein the density of the second dense formation of lands equals the reciprocal of (Tw + Ts), wherein Tw equals the width of the substrate traces and Ts equals the spacing between the substrate traces.

9. The electronic package recited in claim 7, wherein the second dense formation of lands is formed as a plurality of zigzag rows at the periphery of the surface of the substrate.

10. The electronic package recited in claim 7, wherein the second dense formation of lands is formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

11. The electronic package recited in claim 7, wherein the IC is an unpackaged die.

12. The electronic package recited in claim 7, wherein the IC is a packaged die.

13. An electronic system comprising least one electronic package comprising : an integrated circuit (IC) comprising a first plurality of lands on a surface thereof, including a first dense formation of lands; a substrate comprising a second plurality of lands on a surface thereof, including a second dense formation of lands formed in a geometrical pattern to maximize the density of the second dense formation of lands, while constrained by the size of the second dense formation of lands and by the width and spacing of substrate traces coupled to the lands; and elements coupling the first plurality of lands to the second plurality of lands.

14. The electronic system recited in claim 13, wherein the second dense formation of lands is formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

15. The electronic system recited in claim 13, wherein the IC is an unpackaged die.

16. A data processing system comprising: a bus coupling components in the data processing system; a display coupled to the bus; external memory coupled to the bus; and a processor coupled to the bus and including at least one electronic package comprising: an integrated circuit (IC) comprising a first plurality of lands on a surface thereof, including a first dense formation of lands; a substrate comprising a second plurality of lands on a surface thereof, including a second dense formation of lands formed in a geometrical pattern to maximize the density of the second dense formation of lands, while constrained by the size of the second dense formation of lands and by the width and spacing of substrate traces coupled to the lands ; and elements coupling the first plurality of lands to the second plurality of lands.

17. The data processing system recited in claim 16, wherein the second dense formation of lands is formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

18. The data processing system recited in claim 16, wherein the IC is an unpackaged die.

19. A method comprising: forming on a substrate surface a plurality of traces, the traces having at least a predetermined width and a predetermined spacing from one another; and forming on the substrate surface a plurality of lands, each coupled to a corresponding one of the plurality of traces, and each having at least a predetermined size, the plurality of lands being formed in a geometrical pattern that maximizes the density of such lands while constrained by the land size and by the width and spacing of the traces.

20. The method recited in claim 19, wherein the density of the plurality of lands equals the reciprocal of (Tw + Ts), wherein Tw equals the width of the traces and Ts equals the spacing between the traces.

21. The method recited in claim 19, wherein the plurality of lands are formed as a plurality of zigzag rows.

22. The method recited in claim 21, wherein the plurality of zigzag rows are substantially parallel.

23. The method recited in claim 19, wherein the plurality of lands are formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

24. The method recited in claim 19, wherein the plurality of lands are formed in a pattern comprising a combination of a face center rectangular pattern and a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of a zigzag pattern, a wave pattern, an undulating pattern, and a vertical stack pattern.

25. A method of forming a substrate comprising a plurality of layers, the method comprising: for a first layer, forming a first plurality of traces having at least a predetermined width and a predetermined spacing from one another; for a second layer, forming a second plurality of traces having at least a predetermined width and a predetermined spacing from one another; for the first and second layers, forming a plurality of vias to couple ones of the first plurality of traces to ones of the second plurality of traces; and for the second layer, forming a first plurality of lands each coupled to a corresponding one of the plurality of traces of the second layer, and each having at least a predetermined size, the first plurality of lands being formed in a geometrical pattern that maximizes the density of the first plurality of lands while constrained by the land size and by the width and spacing of the traces of the second layer.

26. The method recited in claim 25, wherein each via has at least a predetermined size, the method further comprising: for the second layer, forming a second plurality of lands, each coupled through a corresponding via to a corresponding one of the plurality of traces of the first layer, the second plurality of lands being formed in a geometrical pattern that maximizes the density of the second plurality of lands while constrained by the width and spacing of the traces of the first layer.

27. The method recited in claim 26, wherein the second plurality of lands is formed in a geometrical pattern that maximizes the density of the second plurality of lands while additionally constrained by the via size.

28. The method recited in claim 25, wherein the density of the first plurality of lands equals the reciprocal of (Tw + Ts), wherein Tw equals the width of the traces of the second layer and Ts equals the spacing between the traces of the second layer.

29. The method recited in claim 25, wherein the first plurality of lands are formed as a plurality of zigzag rows.

30. The method recited in claim 29, wherein the plurality of zigzag rows are substantially parallel.

31. The method recited in claim 25, wherein the first plurality of lands are formed in a pattern from the group consisting of a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

32. A method comprising: forming lands on a substrate surface in a geometrical pattern to maximize the density of such lands while constrained by the land size and by the width and spacing of traces coupled to the lands and formed on the substrate surface; and coupling lands on an integrated circuit (IC) to corresponding lands on the substrate surface.

33. The method recited in claim 32, wherein the density of the plurality of lands equals the reciprocal of (Tw + Ts), wherein Tw equals the width of the traces and Ts equals the spacing between the traces.

34. The method recited in claim 32, wherein the IC is an unpackaged die.

35. The method recited in claim 32, wherein the IC is a packaged die.

「特表2005-515612およびWO2002093647より引用」

高密度配線構造を有する電子パッケージ及び関連の方法

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、電子装置の実装に関し、さらに詳細には、集積回路ダイまたは集積回路パッケージを高密度配線構造により基板に結合した電子パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は通常、有機材料またはセラミック材料の基板に物理的及び電気的に結合して組み立てることにより電子パッケージにする。より高いレベルの電子パッケージまたは「電子アセンブリ」を形成するために、１またはそれ以上のＩＣパッケージをプリント基板（ＰＣＢ）またはマザーボードのような基板に物理的及び電気的に結合する。「電子アセンブリ」は「電子システム」の一部を構成することができる。本願において、「電子システム」を「電子アセンブリ」より成る任意の製品と広義に定義する。電子システムの例には、コンピュータ（例えば、デスクトップ、ハンドヘルド、サーバーなど）、無線通信装置（例えば、セルラー電話、コードレス電話、ページャなど）、コンピュータ周辺機器（例えば、プリンタ、スキャナ、モニターなど）、娯楽装置（例えば、テレビジョン、ラジオ、ステレオ、テープ及びコンパクトディスクプレイヤ、ビデオカセットレコーダ、ＭＰ３プレイヤなど）が含まれる。
【０００３】
電子システムの分野の製造者は、製造コストを引き下げながら装置の性能を向上させようとする競争圧力に絶えずさらされている。これは、実装技術の世代が更新される度に、一般的にさらなる小型化及びコンパクト化を達成しながら性能を向上させければならないＩＣの実装については特にそうである。市場の圧力が装置の製造者に高性能で小型化された電子システムの製造を促すため、ＩＣ実装技術はこれらの条件をサポートする必要がある。
【０００４】
さらに、プロセッサのようなハイエンドＩＣの製造者は、ＩＣ上に極めて多数の端子（「バンプ」、「パッド」または「ランド」とも呼ばれる）を収容できるＩＣパッケージに対する需要に直面している。ハイエンドＩＣの内部回路の大規模化が進展するにつれて、ＩＣパッケージの基板上の対応端子に結合しなければならない端子の数がますます増加する。一部のＩＣは、多数の電源及びアース端子だけでなく比較的多数の入出力（Ｉ／Ｏ）端子を備えている。
【０００５】
ＩＣパッケージ基板は、一般的に、金属の配線ライン（「トレース」と呼ぶ）を提供するように選択的にパターン形成された多数の金属層と、基板の１またはそれ以上の表面上に実装された少なくとも１つの電子コンポーネントとより成る。電子コンポーネントは、電子システムの他の要素に、基板のトレースを含む階層構造の導電通路を介して機能的に接続されている。基板のトレースは通常、システムのＩＣのような電子コンポーネント間を伝送される信号を運ぶ。
【０００６】
「フリップチップ」技術は、それがボールグリッドアレイ（ＢＧＡ）またはピングリッドアレイ（ＰＧＡ）であれ、ＩＣを基板に結合するための広く知られた方式である。例えば、ＦＣＢＧＡパッケージを製造するには、ＩＣコンポーネントの裏返した上側表面上の導電端子またはランドを、リフロー可能な半田バンプまたはボールにより、基板の表面上のダイボンディング領域の対応ランドに直接、半田付けする。
【０００７】
それが単一のＩＣ実装レベルかまたはチップオンボード（ＣＯＢ）マルチチップモジュールのような高い実装レベルであるかにかかわらず、個々のＩＣダイを基板に結合するＦＣＢＧＡ方式とは別に、ＦＣＢＧＡによりＩＣパッケージをプリント基板（ＰＣＢ）またはマザーボードのような基板に結合することがよく知られている。例えば、半田バンプをＩＣパッケージ上のランドとＰＣＢ上の対応ランドとの結合に使用することができる。
【０００８】
プロセッサのようなＩＣの内部回路の複雑さ及びサイズが増加すると、かかるＩＣのボンディング端子またはランドの密度が増加する。通常、これは、入力信号及び／または出力信号を導通させるランドの密度の増加として顕在化する。高密度のランドを備えたＩＣを基板に実装するには、基板の信号トレースの「脱出密度」を比較的高くしなければならない。即ち、ダイボンディング領域の端縁部に沿う単位長さ当たりの、またはダイボンディング領域の単位面積当たりの、ＩＣまたはＩＣパッケージのランドに接続しなければならない基板の信号トレースの密度をますます増加する必要がある。
【０００９】
従って、ＩＣ基板は、ＩＣ上に高密度のランドを収容できるように高い信号トレース脱出密度を有する装着端子を備える必要がある。しかしながら、ＩＣ基板の現在の寸法設計ルールは、ＩＣ基板上のトレースの幅及び間隔の減少を制限するように働く。それらはまた、ＩＣ基板上の端子サイズの減少も制限している。
【００１０】
叙上の理由により、また当業者が本明細書を読んで理解すれば明らかになる他の理由により、当該技術分野では、端子サイズ及び基板トレースの幅及び間隔に関する現在の寸法設計ルールに則りながら高密度の基板端子パターンを提供する、基板上へのＩＣまたはＩＣパッケージの実装装置及び方法が求められている。
【実施例】
【００１１】
本発明の実施例の以下の詳細な説明において、本願の一部であり、本発明の特定の好ましい実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく機械的、化学的、電気的な変更及び手順の変更を行えることを理解されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。
【００１２】
本発明は、基板上のトレースの最小幅及び最小間隔だけでなくＩＣ基板上の端子の最小サイズを規定する寸法設計ルールとしてのパッケージ密度の制約に対する解決法を提供する。種々の実施例を図示説明する。
【００１３】
１つの実施例において、高密度の端子またはランドを有するＩＣダイが、ＩＣパッケージの基板のダイ装着領域上に装着される。ダイ装着領域は、個々の端子のサイズ及び端子に結合される基板上のトレースの幅及び間隔による制約を受けるが、形成されるかかる端子の密度を最大にする幾何学的パターンに配列されたそれに対応する高密度の端子またはランドより成る。
【００１４】
１つの実施例では、基板上の端子の配列はジグザグパターンである。他の実施例において、これらの端子の配列は、波形パターン、うねりパターン、垂直スタックパターン及びこれらのパターンの組み合わせである。
【００１５】
別の実施例において、実装済みＩＣが上述したように高密度の端子を有するプリント基板（ＰＣＢ）のような基板上に実装される。パッケージの基板を作製しＩＣを基板上に実装する種々の方法についても述べる。
【００１６】
基板の端子を上述した態様の配列にすると、高密度ＩＣの性能及びコストを、端子サイズ、トレース幅及び間隔のような基板のある特定の接続部分に適用される現在の設計ルールによる制約にかかわらず維持することができる。その結果、かかる高密度ＩＣパッケージを使用するデータ処理システムを含む電子パッケージ及び電子システムの性能、コスト、品質及び市場における販売上の優位性を向上することができる。
【００１７】
図１は、本発明の一実施例に従って高密度の配線構造を有する少なくとも１つの電子アセンブリ４を組み込んだ電子システム１のブロック図である。本発明の高密度配線構造は、例えば、チップの実装レベルまたはＰＣＢのレベルのような、１またはそれ以上の異なる階層レベルで実現することが可能である。
【００１８】
電子システム１は、本発明を利用できる電子システムの一例であるに過ぎない。この例の電子システム１は、種々のコンポーネントを結合するシステムバス２を有するデータ処理システムより成る。かかるバス２は、電子システム１の種々のコンポーネント間の通信リンクを提供するが、単一のバスまたはバスの組み合わせにより、若しくは他の任意適当な態様で実現することができる。
【００１９】
電子アセンブリ４はシステムバス２に結合されている。電子アセンブリ４は任意の回路または回路の組み合わせを含むことができる。一実施例において、電子アセンブリ４は任意タイプのプロセッサ６を備えている。本明細書中の用語「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、複雑命令セット計算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット計算（ＲＩＳＣ）マイクロプロセッサ、非常に長い命令ワード（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）または他の任意タイプのプロセッサまたは処理回路のような（これらに限定されない）任意タイプの計算回路を意味する。
【００２０】
電子アセンブリ４へ組み込める他のタイプの回路には、特注回路、アプリケーション特定集積回路（ＡＳＩＣ）またはセルラー電話、ページャ、ポータブルコンピュータ、双方向無線装置及び同様な電子システムのような無線装置に用いる１またはそれ以上の回路（通信回路７）のようなものがある。ＩＣは他の任意タイプの機能を有することができる。
【００２１】
電子システム１には外部回路１０があり、この外部回路はランダムアクセスメモリ（ＲＡＭ）のようなメインメモリ１２、１またはそれ以上のハードディスクドライブ１４及び／またはフロッピーディスク、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）などのような着脱自在のメディアを扱う１またはそれ以上の駆動装置のような特定用途に適した１またはそれ以上のメモリ装置を含むことができる。
【００２２】
電子システム１はまた、ディスプレイ装置８、スピーカ９、キーボード及び／またはコントローラ２０（マウス、トラックボール、ゲームコントローラ、音声認識装置を含む）またはユーザーが電子システム１に情報を入力しそのシステムから情報を受けることができる他の任意の装置を含むことができる。
【００２３】
図２は、ダイ５０がＩＣパッケージ基板６０上に装着され、この基板６０がプリント基板（ＰＣＢ）７０上に装着された従来技術の電子パッケージの断面図である。当業者であればわかるように、ダイ５０は、その底面の周辺部近くの数列の端子またはランドで終端する複数の信号導体（図示せず）を有する。これらのランドは、半田バンプまたは半田ボール５６のような適当な接続手段により基板６０上の対応ランドまたは信号ノード（図示せず）に結合することが可能である。
【００２４】
ダイ５０は、その中央領域のランドで終端する複数の電源導体及びアース導体（図示せず）を有する。これらのランドは、半田ボール５４のような適当な接続手段により基板６０上の対応ランド（図示せず）と結合可能である。
【００２５】
ＩＣパッケージ基板６０は、その上側表面上の複数の信号及び電源ランド（図示せず）と、その下側表面上の複数の信号及び電源ランド６４とを有する。ＩＣパッケージ基板６０のランド６４は、半田ボールまたはバンプ６７を介してＰＣＢ７０の対応ランド７２に結合されている。ＰＣＢ７０は、別の基板または他の実装構造に固着するためのランド７４をオプションとしてその下側表面上に備えるようにしてもよい。
【００２６】
図３は、ＩＣパッケージ基板の一部８０の従来技術のダイボンディング領域８２を示す上面図である。ダイボンディング領域８２は、破線８１で示す内部領域との境界を有する。
【００２７】
ダイボンディング領域８２は、ＩＣダイの対応バンプ（図示せず）が半田付けされた端子またはバンプ８４、８６、８８を有する。バンプ８４、８６は通常、信号ノードであり、バンプ８８は通常、電源ノードである。バンプ８４、８６、８８を円形または卵形で示したが、正方形または矩形でもよい。
【００２８】
ダイボンディング領域８２の周辺部から一列目及び２列目のバンプ８４は、基板構造内の他のトレースと接続するためにダイボンディング領域８２から延びるまたは「脱出する」トレース９０に物理的及び電気的に接続されている。
【００２９】
図３に示すバンプ８４、８６、８８のパターンを、１つの方向に延びておれば「面心正方形」パターンまたは「面心長方形（細長ければ）」パターンと呼ぶ。
【００３０】
現在のＩＣ基板設計ルールは、バンプ８４、８６、８８のサイズ、トレース９０の幅、隣接するトレース９０の間隔及びトレース９０とバンプ（トレース９０が接続されるバンプ以外）の間隔の最小寸法を特定している。
【００３１】
ダイボンディング領域８２の周辺部から３列目のバンプであるバンプ８６は、図３に示すＩＣ基板の一部の層の直下の１またはそれ以上の層のトレース（図示せず）に接続されている。バンプ８６は、ビア、例えば、１つの層のトレースを他の層のトレースと相互接続する他の導電要素を介してかかるトレースに接続することができる。
【００３２】
図３から、入力信号バンプの従来技術の面心正方形パターンは脱出密度を制限することがわかる。バンプ８４、８６、８８はダイボンディング領域８２の端縁８１に平行なまっすぐな列に並んでいるため、脱出密度（即ち、端縁８１における隣接トレース９０の間隔）は、トレースがその間を通過しなければならないバンプ（例えば、端縁８１に最も近い列のバンプ８４）の最小幅による制約を受ける。
【００３３】
図４は、本発明の一実施例によるＩＣパッケージ基板のダイボンディング領域１０５の上層の一部１００を示す上面図である。図４において、破線１０１の上方領域はダイボンディング領域１０５の内側にあり、破線１０１の下方領域はダイボンディング１０５の外側にある。図４に示す基板は多層基板であるが、本発明の実施例は単層基板上で実現することも可能である。
【００３４】
実質的に同一であるトレースパターンの２つの群１０２、１０４は互いに隣接している。しかしながら、ダイボンディング領域１０５の任意の辺は、特に数百または数千のバンプを有するダイをボンディングするために３以上の群より成ることがわかるであろう。
【００３５】
各群１０２または１０４は、対応トレース１１３が結合されたジグザグパターンの端子またはバンプ１１２より成る。図４に示すように、各群１０２または１０４はトレース１１５に結合された別のジグザグパターンのバンプ１１４を含むことができる。そのパターンのバンプ１１４はバンプ１１２と実質的に平行である。
【００３６】
図４からわかるように、ジグザグパターンの入力信号バンプは、図３に示す面心長方形パターンのバンプより脱出密度を格段に高くできることがわかる。図４に示す実施例のバンプ１１２及び１１４はダイボンディング領域１０５の端縁１０１に平行にまっすぐ配列されていないため、脱出密度（即ち、端縁８１おける隣接トレース９０の間隔）は、その間をトレースが通過しなければならないバンプ、例えば、端縁１０１に最も近いバンプ１１２の列の最小幅による制約をもはや受けない。
【００３７】
バンプ１１２の幾何学的パターンは端縁１０１に平行な線上に配置されていないため、トレース１１５はバンプ１１２間を、バンプ１１２から最小距離のところ、またはその距離より離れたところで通過することができる。さらに重要なことは、トレース１１５は、端縁１０１に沿う信号バンプの幅により制約される間隔ではなくて、２つの連続するトレースの対応端縁部間の最小ピッチまたは距離（即ち、トレース幅にトレース間隔を加算した値）ほど小さくできる間隔で端縁１０１を脱出することができる。従って、図４の実施例の脱出密度は、図３に示す従来技術の構成のような従来技術のパッケージよりも有意に大きくすることが可能である。同じ理由により、図５－８に示すさらに別の実施例は、従来技術のパッケージに脱出密度の点で有意な改良を加えたものである。
【００３８】
個々のトレース１１３及び１１５は、バンプ１１２または１１４から延びてダイボンディング領域１０５の端縁１０１を脱出するために任意適当な形状を有する。本発明の実施例は、図４のような個々のトレース１１３及び１１５の特定の形状に限定されない。
【００３９】
各群１０２または１０４は、さらに別のジグザグパターンのバンプ１３２及び１３４を備えるようにしてもよい。バンプ１３２及び１３４のこれらのパターンは、バンプ１１２及び１１４のパターンと実質的に平行にしてもよい。バンプ１３２及び１３４は基板の後に続く層のためのものである。各バンプ１３２、１３４はそれぞれ関連のビア１３３または１３５に電気的に結合されている。ビア１３３及び１３５はマイクロビアでよく、それらはレーザー穿孔のような任意適当な方法で形成可能である。ビア１３３及び１３５は、基板の最上層の直下の１またはそれ以上の層のトレースと結合するために最上層を貫通する。これを図５に示し、以下に説明する。
【００４０】
図５は、図４に示す実施例によるＩＣパッケージ基板のダイボンディング領域１０５（図４）の層１１０の一部１５０を示す上面図である。図５において、破線１０１の上方領域はダイボンディング領域１０５（図４）の内側で直下にあり、破線１０１の下方領域はダイボンディング１０５（図４）の外側で直下にある。
【００４１】
実質的に同じトレースパターンの２つの群１５２及び１５４は互いに隣り合っている。しかしながら、数百または数千のバンプを有するダイをボンディングするには３以上の群を並置すればよいことがわかるであろう。
【００４２】
各群１５２または１５４は、対応トレース１６３が結合されたジグザグパターンのビア１３３を有する。各群１５２または１５４は、トレース１６５に結合された別のジグザグパターンのビア１３５を備えることができる。ビア１３３のパターンは、ビア１３５のパターンと実質的に平行である。ビア１３３及び１３５は、図４に示す同一参照番号のビアと同一である。ビア１３３及び１３５は、図５に示す層で終端させるかまたは他の層のトレースまたは他の回路ノードに結合することができる。
【００４３】
図６は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域２０５の一部２００を示す上面図である。図６において、破線２０１の上方領域はダイボンディング２０５の内側にあり、破線２０１の下方領域はダイボンディング領域２０５の外側にある。
【００４４】
実質的に同じトレースパターンの２つの群２０２及び２０４は互いに隣接している（群２０４は一部のみを示す）。しかしながら、特に数百または数千のバンプを有するダイをボンディングするには３つ以上の群を並置すればよいことがわかるであろう。
【００４５】
各群２０２または２０４は、対応トレース２１３が結合されたうねりパターンのバンプ２１２を有する。各群２０２または２０４は、トレース２１５に結合された別のうねりパターンのバンプ２１４を含むようにしてもよい。バンプ２１４のパターンはバンプ２１２のパターンと実質的に平行である。
【００４６】
ダイボンディング領域２０５は、図４及び５の実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の列のうねりバンプ（図示せず）を含むようにしてもよい。
【００４７】
図７は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域３０５の一部３００を示す上面図である。この実施例において、群３０６で表わされる面心長方形パターンは群３０２及び３０４で表わされる１またはそれ以上の波形パターンに組み合わされている。
【００４８】
面心長方形パターン３０６は、端縁３０３の内側においてトレース３３３が結合された一列のバンプ３３２を有する。面心長方形パターン３０６はさらに、トレース３３５が結合された一列のバンプ３３４を有する。
【００４９】
各波形パターン３０２または３０４は、端縁３０１の内側においてトレース３１３が結合された波形パターンのバンプ３１２を有する。各群３０２または３０４はさらに、トレース３１５が結合された別の波形パターンのバンプ３１４を備えるようにしてもよい。バンプ３１４のパターンをバンプ３１２のパターンに実質的に平行にすることができる。
【００５０】
波形パターン３０２及び３０４を一対の反復する非対称的な「鋸歯状」パターンとして示すが、任意の数または任意の組み合わせの１またはそれ以上のパターン３０２または３０４として形成できる。波形パターン３０２、３０４をバンプが右上方へ傾斜するものとして示すが、それらと鏡像関係に左上方へ傾斜するパターン、即ち逆パターンにしてもよい。さらに、逆にした波形パターンと逆にしない波形パターンの両方を備えた種々の組み合わせのバンプパターンを用いることも可能である。
【００５１】
図７の２つの異なるバンプパターンの組み合わせは面心長方形パターンと波形パターンとを組み合わせたものであるが、本願に示すバンプパターンの任意の組み合わせを含む他の多数のバンプパターンの組み合わせを使用可能である。さらに、図７の実施例はダイボンディング領域の２つの異なる辺に異なるバンプパターンを提供するが、他の実施例では、３以上の異なるバンプパターンを使用することができる。さらに、ダイボンディング領域の同一端縁に沿って２またはそれ以上のバンプパターンを用いることも可能である。
【００５２】
ダイボンディング領域３０５は、図４及び５に示す実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の面心長方形パターン及び／または波形パターン（図示せず）を備えるようにしてもよい。
【００５３】
図８は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域３５５の一部３５０を示す上面図である。図８において破線３５１の上方領域はダイボンディング領域３５５の内側にあり、破線３５１の下方領域はダイボンディング領域３５５の外側にある。
【００５４】
実質的に同一トレースパターンの２つの群３５２及び３５４は互いに隣接している。しかしながら、特に数百または数千のバンプを有するダイに結合するには３以上の群を並置すればよいことがわかるであろう。
【００５５】
各群３５２及び３５４は、対応トレース３６２が結合された垂直スタックパターンのバンプ３６０を有する。群３５２及び３５４はトレース３６２がバンプ３６０の右側に結合されるバンプ３６０の垂直スタックパターンを示すが、図示のものを鏡像関係にまたは逆パターンになるように、トレース３６２をバンプ３６０の左側に結合してもよい。さらに、逆にしたまたは逆にしない垂直スタックパターンの両方を有する垂直スタックパターンの組み合わせを用いてもよい。逆にした垂直スタックパターンと逆にしない垂直スタックパターンの組み合わせをダイボンディング領域３５５の一方の端縁に沿って使用するか、またはダイボンディング領域３５５の２以上の端縁に設けることが可能である。
【００５６】
ダイボンディング領域３５５は、図４及び５に示す実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の領域の垂直スタックパターン（図示せず）を備えるようにしてもよい。
【００５７】
図４－８に示す実施例をＩＣ基板に結合されたＩＣダイに関連して説明したが、本発明はＩＣダイのＩＣ基板への結合に限定されない。本発明は、トレースの脱出密度を増加することが望ましい任意の電子パッケージに実施可能である。例えば、本発明の教示は、ＰＣＢまたはマザーボードのような基板もしくは他の任意タイプの実装部材へのＩＣ基板の結合に利用することができる。本発明はまた、ＩＣダイをランドグリッドアレイ（ＬＧＡ）、ピングリッドアレイ（ＰＧＡ）またはチップスケールパッケージ（ＣＳＰ）基板などへの結合に利用することができる。
【００５８】
図９は、理想化されたバンプパターンの最大トレース脱出密度を定義するために本願で使用されるＩＣパッケージ基板のダイボンディング領域の一部３７０を示す上面図である。図９のバンプパターンは、トレース幅及びトレース間隔だけによる制約を受けるため、脱出密度が主としてバンプパッドの寸法により制約される構成について最大のトレース脱出密度を与える。現在の寸法設計ルールの下では、トレース幅とトレース間隔はバンプパッドの寸法よりも小さい。
【００５９】
第１の垂直スタックパターンは、垂直に整列したバンプ３７１より成る。各バンプ３７１はそれぞれトレース３８１－３８６に結合されている。トレース３８１－３８６は、この図では、ダイボンディング領域の下方端縁（破線３８０で表す）から下方に脱出する。図９は、バンプ３７３及びトレース３９１より成る第２の垂直スタックパターンを一部だけ示す。
【００６０】
下式（１）は、特定のバンプ幅Ｂｗ、最小トレース幅Ｔｗ及び最小トレース間隔Ｔｓが与えられた場合の単一のトレース延伸層のダイ端縁に沿う特定トレースパターンのＮ個のトレースのトレース脱出密度ＴＥＤ（即ち、単位距離当たりの脱出トレース数）を定義する。
【００６１】
式（１） ＴＥＤ＝Ｎ／［Ｂｗ＊Ｎ＋Ｔｗ＊Ｎ＋Ｔｓ＊（Ｎ＋１）］＝Ｎ／Ｄ
バンプ幅Ｂｗは、矢印３７５の先端間距離により表されるダイの端縁へのバンプ３７１の投影である。Ｔｗは、矢印３７７の先端間距離により表されるトレース幅である。Ｔｓは、矢印３７９の先端間距離により表されるトレース間隔である。Ｄは、トレースパターンのバンプ３７１の左側端縁部から隣接するトレースパターン３７３の左側端縁部までの距離３９０により表されるダイ端縁へのトレースパターンの所与の投影である。
【００６２】
上述したようにトレース「ピッチ」は２つの連続するトレースの対応する端縁間の距離（即ち、トレース幅とトレース間隔の加算値）であり、Ｔｗ＋Ｔｓに等しい。トレース脱出密度の数学的または幾何学的限界は、トレース脱出密度（例えば、ミリメートル当たりの測定値）がピッチの逆数（例えば、ミクロンで与えられる）に等しい時に生じる。例えば、ピッチが４０ミクロンであれば、最大トレース脱出密度は１／４０である（または１ミリメートル当たり２５本のトレース）。
【００６３】
本発明の有意な利点は、バンプパッドの寸法の影響が最小限に抑えられる、またはゼロになる任意の実施例により最大トレース脱出密度を実現できることである。これは、図４－９に示すような実施例で達成可能である。
【００６４】
基板の形成及び／または集積回路の実装を行うための幾つかの方法について説明する。
【００６５】
図１０は、本発明の別の実施例に従って、基板を形成し、所望であればＩＣダイまたはＩＣパッケージを基板に実装する方法を示す流れ図である。
【００６６】
４０２において、複数のトレースを基板の表面上に形成する。これらのトレースは少なくとも所定の幅と所定の間隔とを有する。
【００６７】
４０４において、複数のランド（「端子」、「パッド」、「バンプ」または「バンプパッド」とも呼ぶ）を基板の表面上に形成する。各ランドは複数のトレースのうち対応する１つのトレースに結合されている。各ランドは、少なくとも所定のサイズ（一般的に、ダイボンディング領域の端縁に平行なランドの寸法を言う）を有する。複数のランドは、ランドのサイズの制約及びトレース幅及び間隔による制約を受けながらランド密度を最大にする幾何学的パターンに形成される。複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びかかるパターンの任意の組み合わせのような多数のパターンに形成可能である。さらに、上述したように、上記バンプパターンのうち任意の１つまたはそれ以上のパターンを、所与のダイボンディング領域につき１またはそれ以上の他のバンプパターンと組み合わせることができる。
【００６８】
４０６（オプションとしての実施例）において、ＩＣのランドを半田のような任意適当な導電材料により基板の表面上の対応ランドに結合する。ＩＣは実装されていないダイでも実装済みのＩＣの何れでもよい。この方法は４０８で終了する。
【００６９】
図１１Ａ及び１１Ｂは、両方で、本発明の別の実施例に従って多層基板を形成し、所望であればＩＣダイまたはＩＣパッケージをその基板に実装する方法を説明するための流れ図を構成する。その方法は５００でスタートする。
【００７０】
５０２において、多層基板の第１の層（例えば、下方の層）につき、第１の複数のトレースを形成する。これらのトレースは少なくとも所定の幅を有し、また所定の間隔も有する。
【００７１】
５０４において、多層基板の第２の層（例えば、上方の層）につき、第２の複数のトレースを形成する。これらのトレースは少なくとも所定の幅を有し、また所定の間隔も有する。
【００７２】
５０６において、第１及び第２の層につき複数のビアを形成する。ビアは第１の複数のトレースのうちのトレースを第２の複数のトレースのうちのトレースに結合する。各ビアは、少なくとも所定のサイズ（一般的に、ダイボンディング領域の端縁に平行なビアの寸法を言う）を有する。
【００７３】
５０８において、第２の層につき第１の複数のランドを形成する。これらのランドはそれぞれ第２の層の複数のトレースのうち対応トレースに結合される。これらのランドはそれぞれ所定のサイズを有する。第１の複数のランドは、ランドのサイズ及び第２の層のトレース幅及び間隔による制約を受けながら第１の複数のランドの密度を最大にする幾何学的パターンに形成される。第１の複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びかかるパターンの任意の組み合わせのような多数の異なるパターンで形成可能である。さらに、上述したように、上記バンプパターンのうち任意の１つまたはそれ以上を、任意所与のダイボンディング領域について１またはそれ以上のバンプパターンと組み合わせることができる。
【００７４】
５１０において、第２の層につき、第２の複数のランドを形成する。これらのランドはそれぞれ、第１の層の複数のトレースのうち対応トレースへ対応ビアを介して結合される。第２の複数のランドを、ビアサイズだけでなく第１の層のトレース幅及び間隔により制約を受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成する。
【００７５】
５１２（オプションとしての実施例）では、ＩＣのランドを基板の第２の層上の対応ランドに結合する。ＩＣは実装済みまたは未実装のダイの何れかでよい。この方法は５１４で終了する。
【００７６】
図１０、１１Ａ及び１１Ｂに示す方法に関連して上述したステップは、本願に説明したものとは異なる順序で実行可能である。また、これらの方法の終了ブロックを示したが、連続して実行することもできる。
【結論】
【００７７】
本発明は、トレース脱出密度を最大にする、幾つかの異なる実施例による高密度配線構造を有する電子パッケージ及びその製造方法を提供する。トレース密度がピッチの逆数の幾何学的限界に到達できる実施例について説明した。本発明の高密度配線構造を組み込んだＩＣパッケージ及び／またはＰＣＢは、物理的寸法が小さく、高い電子的性能を備えているため、市場での魅力が高い。さらに、本発明は、ただ基板上のトレース脱出密度を適当な値にするためにＩＣダイのサイズの増加を最小限に抑えるものである。また、本発明では、高密度配線端子を有するＩＣを収容するためにさらに別の層を有する基板を提供する必要性が減少するため、設計及び製造コストが軽減される。
【００７８】
上述したように、本発明は、電子パッケージ基板、電子パッケージ、電子システム、データ処理システム、パッケージ基板の形成方法及び基板上へのＩＣの実装方法を含む多数の異なる実施例を有する。他の実施例も当業者に容易に明らかになるであろう。特定の実装条件に適合させるために、素子、材料、幾何学的形状、寸法及びステップの順序を変更することが可能である。
【００７９】
例えば、信号トレースが周辺部の周りに設けられ、電源トレースがダイの中心部に設けられたＩＣの実施例を示したが、本発明は、信号トレース及び電源トレースがダイの任意の場所に設けられる実施例にも等しく利用できる。さらに、本発明は、任意タイプの機能を有するトレースの脱出密度の改善に利用可能であり、入出力信号を運ぶトレースの脱出密度の改善に限定されない。
【００８０】
さらに、本発明は、ボールグリッドアレイ（ＢＧＡ）パッケージへの使用に限定されると解釈すべきではなく、本発明の上述した特徴による利点が得られる、例えば、ピングリッドアレイ（ＰＧＡ）、ランドグリッドアレイ（ＬＧＡ）、チップスケールパッケージ（ＣＳＰ）などの他の任意タイプのＩＣ実装方法に用いることができる。
【００８１】
本明細書中の用語「ダイボンディング領域」は、未実装のＩＣダイを結合可能なＩＣ基板の領域を定義するだけでなく、実装済みＩＣのような電子パッケージを結合できるＰＣＢのような高レベルパッケージを包含する意味を有する。
【００８２】
本発明は、任意特定のタイプの基板またはＩＣまたはＩＣパッケージを基板に結合する任意特定の方法に限定されるものと解釈すべきでない。
【００８３】
個々のバンプ及びビアの形状または横断面は、正方形、矩形、円形、八角形、六角形などのような幾何学的形状を有することが可能であり、それらは任意タイプの不規則な幾何学的形状でも良い。本発明は、トレース幅がトレース間隔よりも小さいか、それに等しいか、もしくはそれより大きいトレースパターンに用いることが可能である。
【００８４】
用語「上方」及び「下方」は、相対的な言葉として理解すべきであり、本発明の範囲は図示説明したものを反転した構造の対応要素を含むものと理解されたい。
【００８５】
材料、幾何学的形状及び組み立て作業の上述した選択は、電子パッケージの性能を最適化するために当業者により全てを変更することができる。本発明の特定の実施例は、その構成要素の配向、サイズ、数及び組成について高い融通性を有する。本発明の種々の実施例は、種々の幾何学的構成の基板の端子またはランドのうち任意の１つまたはそれ以上により実現することにより、本発明の利点を得ることができる。
【００８６】
図１乃至８は、説明の目的のための単なる表示に過ぎず、実尺ではない。ある特定の部分を誇張し他を縮小した場合がある。図１及び４は、当業者により理解し適当に実施可能な本発明の種々の実施例を示すように意図されている。
【００８７】
本発明の特定の実施例を図示説明したが、当業者であれば、同一目的を得るための構成を図示の特定の実施例に置き換え可能であることがわかるであろう。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は特許請求の範囲及びその均等物によってのみ限定されるべきであることが明らかである。

Electronic Package With High Density Interconnect and Associated Methods

Technical Field of the Invention

The present invention relates generally to electronics packaging. More particularly, the present invention relates to an electronic package that includes an integrated circuit die or an integrated circuit package coupled to a substrate with a high density interconnect, and to manufacturing methods related thereto.

Background of the Invention

Integrated circuits (ICs) are typically assembled into electronic packages by physically and electrically coupling them to a substrate made of organic or ceramic material. One or more IC packages can be physically and electrically coupled to a substrate such as a printed circuit board (PCB) or motherboard to form a higher level electronic package or "electronic assembly" . The "electronic assembly "can be part of an "electronic system". An "electronic system" is broadly defined herein as any product comprising an "electronic assembly". Examples of electronic systems include computers (e. g., desktop, laptop, handheld, server, etc.), wireless communications devices (e. g., cellular phones, cordless phones, pagers, etc.), computerrelated peripherals (e. g., printers, scanners, monitors, etc.), entertainment devices (e. g., televisions, radios, stereos, tape and compact disc players, video cassette recorders, MP3 (Motion Picture Experts Group, Audio Layer 3) players, etc.), and the like.

In the field of electronic systems there is an incessant competitive pressure among manufacturers to drive the performance of their equipment up while driving down production costs. This is particularly true regarding the packaging of ICs, where each new generation of packaging must provide increased performance while generally being smaller or more compact in size. As market forces drive equipment manufacturers to produce electronic systems with increased performance and decreased size, IC packaging accordingly also needs to support these requirements.

In addition, manufacturers of high-end IC's, such as processors, are experiencing increasing demand for IC packages that can accommodate a high number of terminals (also referred herein as"bumps", "pads", or"lands") on the IC. As high-end IC's contain an increasing amount of internal circuitry, they likewise have an increasing number of terminals that need to be coupled to corresponding terminals on the IC package substrate. Some ICs have a relatively large number of inputloutput (I/O) terminals, as well as a large number of power and ground terminals.

An IC package substrate generally comprises a number of metal layers selectively patterned to provide metal interconnect lines (referred to herein as"traces"), and at least one electronic component mounted on one or more surfaces of the substrate. The electronic component or components are functionally connected to other elements of an electronic system through a hierarchy of electrically conductive paths that include the substrate traces. The substrate traces typically carry signals that are transmitted between the electronic components, such as ICs, of the system.

"Flip-chip technology, whether ball grid array (BGA) or pin grid array (PGA), is a widely known technique for coupling ICs to a substrate. In fabricating a FCBGA package, for example, the electrically conductive terminals or lands on the inverted"upper"surface of an IC component are soldered directly to corresponding lands of a die bond area on the surface of the substrate using reflowable solder bumps or balls.

In addition to using FCBGA technology to couple an individual IC die to a substrate, whether at the single IC package level or at a higher level such as a chip-on-board (COB) multi-chip module, it is also well known to use FCBGA to couple an IC package to a substrate such as a printed circuit board (PCB) or motherboard. Solder bumps, for example, can be employed between lands on the IC package and corresponding lands on the PCB.

As the internal circuitry of ICs, such as processors, increases in complexity and size, such IC's have increasingly higher density formations of bonding terminals or lands. Typically this is manifested in a high density formation of lands conducting input and/or output signals. In order for an IC having a dense formation of lands to be packaged on a substrate, the substrate needs to have a relatively high signal trace "escape density". That is, the substrate mush have an increasingly higher density of signals traces per unit length along the edge of the die bond area, or per unit area of the die bond area, that need to be connected to the lands of the IC or the IC package.

Thus, IC substrates need to provide mounting terminals that provide a higher signal trace escape density to accommodate the high density formations of lands on IC's. However, current dimension design rules for IC substrates serve to limit reductions in the width and spacing of traces on IC substrates. They also limit reductions in the size of terminals on IC substrates.

For the reasons stated above, and for other reasons stated below which will become apparent to those skilled in the art upon reading and understanding the present specification, there is a significant need in the art for apparatus and methods for packaging an IC or an IC package on a substrate that provide increased density of substrate terminal patterns, while still conforming to current dimension design rules for terminal size and for the width and spacing of substrate traces.

Brief Description of the Drawings FIG. 1 is a block diagram of an electronic system incorporating at least one electronic package with a high density interconnect, in accordance with one embodiment of the invention ; FIG. 2 illustrates a cross-sectional representation of a prior art electronic package comprising a die mounted on an IC package substrate, which in turn is mounted on a printed circuit board (PCB); FIG. 3 illustrates a top view of a prior art die bonding area of a portion of an IC package substrate ; FIG. 4 illustrates a top view of a portion of a top layer of a die bonding area of an IC package substrate, in accordance with one embodiment of the invention; FIG. 5 illustrates a top view of a portion of a layer beneath a die bonding area of an IC package substrate, in accordance with the embodiment of the invention shown in FIG. 4; FIG. 6 illustrates a top view of a portion of a die bonding area of an IC package substrate, in accordance with an alternative embodiment of the invention; FIG. 7 illustrates a top view of a portion of a die bonding area of an IC package substrate, in accordance with an alternative embodiment of the invention; FIG. 8 illustrates a top view of a portion of a die bonding area of an IC package substrate, in accordance with an alternative embodiment of the invention; FIG. 9 illustrates a top view of a portion of a die bonding area of an IC package substrate, as used herein to define the maximum trace escape density of an idealized bump pattern ; FIG. 10 is a flow diagram illustrating a method of forming a substrate and/or of packaging an IC die or an IC package on the substrate, in accordance with alternative embodiments of the invention; and FIGS. 11A and 11B together constitute a flow diagram illustrating a method of forming a multi- layer substrate and/or of packaging an IC die or an IC package on the substrate, in accordance with alternative embodiments of the invention.

Detailed Description of Embodiments of the Invention In the following detailed description of embodiments of the invention, reference is made to the accompanying drawings which form a part hereof, and in which is shown by way of illustration specific preferred embodiments in which the inventions may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention, and it is to be understood that other embodiments may be utilized and that mechanical, chemical, electrical, and procedural changes may be made without departing from the spirit and scope of the present invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is defined only by the appended claims.

The present invention provides a solution to package density constraints in the form of dimension design rules that specify minimum sizes of terminals on IC substrates, as well as minimum width and spacing of traces on the substrate. Various embodiments are illustrated and described herein.

In one embodiment, an IC die having a dense formation of terminals or lands is mounted on a die mounting region of an IC package substrate. The die mounting region comprises a corresponding dense formation of terminals or lands that are arranged in a geometrical pattern that maximizes the density of the formation of such terminals, while being simultaneously constrained by the size of individual terminals and by the width and spacing of traces on the substrate that are coupled to the terminals.

In one embodiment, the terminals on the substrate are arranged in a zigzag pattern. In other embodiments, the terminals are arranged in a wave pattern, an undulating pattern, a vertical stack pattern, and in combinations of the aforementioned patterns.

In another embodiment, a packaged IC is mounted on a substrate, such as a printed circuit board (PCB) that has a dense formation of terminals as described above. Various methods of fabricating a package substrate and of packaging an IC on a substrate are also described.

By arranging the substrate terminals in the manner described herein, the performance and cost characteristics of high-density IC's can be maintained despite current design rule constraints that are applicable to certain connection features of substrates, such as the terminal size, trace width, and trace spacing. As a result, electronic packages and electronic systems, including data processing systems, utilizing such high-density IC packages can achieve superior performance, cost, quality, and marketing advantages in the commercial marketplace.

FIG. 1 is a block diagram of an electronic system I incorporating at least one electronic assembly 4 with a high density interconnect, in accordance with one embodiment of the invention. The high density interconnect of the present invention can be implemented at one or more different hierarchical levels, e. g. at the chip packaging level or at the PCB level.

Electronic system 1 is merely one example of an electronic system in which the present invention can be used. In this example, electronic system 1 comprises a data processing system that includes a system bus 2 to couple the various components of the system. System bus 2 provides communications links among the various components of the electronic system 1 and can be implemented as a single bus, as a combination of busses, or in any other suitable manner.

Electronic assembly 4 is coupled to system bus 2. Electronic assembly 4 can include any circuit or combination of circuits. In one embodiment, electronic assembly 4 includes a processor 6 which can be of any type. As used herein,"processor"means any type of computational circuit such as, but not limited to, a microprocessor, a microcontroller, a complex instruction set computing (CISC) microprocessor, a reduced instruction set computing (RISC) microprocessor, a very long instruction word (VLIW) microprocessor, a graphics processor, a digital signal processor (DSP), or any other type of processor or processing circuit.

Other types of circuits that can be included in electronic assembly 4 are a custom circuit, an application-specific integrated circuit (ASIC), or the like, such as, for example, one or more circuits (such as a communications circuit 7) for use in wireless devices like cellular telephones, pagers, portable computers, two-way radios, and similar electronic systems. The IC can perform any other type of function.

Electronic system 1 can also include an external memory 10, which in turn can include one or more memory elements suitable to the particular application, such as a main memory 12 in the form of random access memory (RAM), one or more hard drives 14, and/or one or more drives that handle removable media 16 such as floppy diskettes, compact disks (CDs), digital video disk (DVD), and the like.

Electronic system 1 can also include a display device 8, a speaker 9, and a keyboard and/or controller 20, which can include a mouse, trackball, game controller, voice-recognition device, or any other device that permits a system user to input information into and receive information from the electronic system 1.

FIG. 2 illustrates a cross-sectional representation of a prior art electronic package comprising a die 50 mounted on an IC package substrate 60, which in turn is mounted on a printed circuit board (PCB) 70.

Die 50 comprises a plurality of signal conductors (not shown) that terminate in terminals or lands arranged in several rows near the periphery of the bottom surface of die 50, as will be well understood by those of ordinary skill in the art. These lands can be coupled to corresponding lands or signal nodes (not shown) on substrate 60 by appropriate connections such as solder bumps or solder balls 56.

Die 50 also comprises a plurality of power and ground conductors (not shown) that terminate in lands within the central region of die 50. These lands can be coupled to corresponding lands (not shown) on substrate 60 by appropriate connections such as solder balls 54.

IC package substrate 60 has a plurality of signal and power supply lands (not shown) on its upper surface and a plurality of signal and power supply lands 64 on its lower surface. Lands 64 of IC package substrate 60 are coupled to corresponding lands 72 of PCB 70 through solder balls or bumps 67. PCB 70 can optionally have lands 74 on its lower surface for attachment to an additional substrate or other packaging structure.

FIG. 3 illustrates a top view of a prior art die bonding area 82 of a portion 80 of an IC package substrate. Die bonding area 82 is bounded by the region inside dashed line 81.

Die bonding area 82 includes terminals or bumps 84,86, and 88 to which corresponding bumps (not shown) of an IC die are to be soldered. Bumps 84 and 86 typically represent signal nodes, and bumps 88 typically represent power supply nodes. Bumps 84,86, and 88 are illustrated as being circular or oval, but they can also be square or rectangular.

Bumps 84, located in the first and second rows of bumps from the periphery of die bonding area 82, are physically and electrically connected to traces 90 that run or"escape"off die bonding area 82 to connect with other traces within the substrate structure.

The pattern of bumps 84,86, and 88 shown in FIG. 3 is referred to as"face center square"or"face center rectangular" (if elongated in one direction).

Current dimension design rules for IC substrates specify minimum dimensions for the size of bumps 84, 86, and 88; for the width of traces 90; for the spacing between adjacent traces 90; and for the spacing between a trace 90 and a bump (other than a bump to which a trace 90 is connected).

Bumps 86, located in the third row of bumps from the periphery of die bonding area 82, are connected to traces (not shown) in one or more subsequent layers beneath the layer of the portion of an IC substrate shown in FIG. 3. Bumps 86 can be connected to such traces by way of vias, for example, or other conductive elements that interconnect traces on one layer to traces on other layers.

It will be seen from FIG. 3 that the prior art face center square pattern of input signal bumps limits the escape density. Because bumps 84,86, and 88 are formed in straight rows parallel to the edge 81 of die bonding area 82, the escape density (i. e. the spacing between adjacent traces 90 at edge 81) is constrained by the minimum width of the bumps between which the traces must pass, e. g. the row of bumps 84 that is closest to the edge 81.

FIG. 4 illustrates a top view of a portion 100 of a top layer of a die bonding area 105 of an IC package substrate, in accordance with one embodiment of the invention. In FIG. 4, the region above dashed line 101 lies inside the die bonding area 105, and the region below dashed line 101 lies outside the die bonding area 105. The substrate illustrated in FIG. 4 is a multi-layered substrate; however, embodiments of the invention can also be implemented on a single-layered substrate.

Two groups 102 and 104 of substantially identical trace patterns appear adjacent to one another.

However, it will be understood that any side of die bonding area 105 could comprise more than two groups, particularly to bond a die having hundreds or thousands of bumps.

Each group 102 or 104 comprises a zigzag pattern of terminals or bumps 112, to which corresponding traces 113 are coupled. As shown in FIG. 4, each group 102 or 104 can also comprise an additional zigzag pattern of bumps 114 coupled to traces 115. The pattern of bumps 114 is substantially parallel to that of bumps 112.

It will be seen from FIG. 4 that the zigzag pattern of input signal bumps allows a much higher escape density than a face center rectangular pattern of bumps, as shown in FIG. 3. Because the bumps 112 and 114 of the embodiment illustrated in FIG. 4 are not formed in straight rows parallel to the edge 101 of die bonding area 105, the escape density (i. e. the spacing between adjacent traces 90 at edge 81) is no longer constrained by the minimum width of the bumps between which the traces must pass, e. g. the row of bumps 112 that is closest to the edge 101.

Because bumps 112 are formed in such a geometrical pattern that successive bumps 112 do not lie side-by-side in a line parallel to edge 101, traces 115 are able to pass between bumps 112 at or above the minimum distance from bumps 112 and, more significantly, traces 115 can escape edge 101 at a spacing that can be as small as the minimum pitch or distance between the corresponding edges of two consecutive traces (i. e. the trace width plus trace spacing), rather than at a spacing that is constrained by the width of signal bumps along edge 101. Thus the escape density can be significantly greater in the embodiment of FIG. 4 than in prior art packages, such as the prior art arrangement shown in FIG. 3. For similar reasons, the additional embodiments illustrated in FIGS. 5-8 also achieve a significant improvement in escape density over prior art packages.

Individual traces 113 and 115 are shaped in any suitable manner to pass from their respective bumps 112 or 114, respectively, to escape off the edge 101 of die bonding area 105. The implementation of embodiments of the invention is not limited to the particular shapes of individual traces 113 and 115 illustrated in the figures, such as FIG. 4 Each group 102 or 104 can additionally comprise additional zigzag patterns of bumps 132 and 134.

The patterns of bumps 132 and 134 can be substantially parallel to those of bumps 112 and 114. Bumps 132 and 134 are for a subsequent layer of the substrate. Each of bumps 132 and 134 is electrically coupled to an associated via 133 or 135, respectively. Vias 133 and 135 can be micro vias, and they can be formed by any suitable technology such as laser drilling. Vias 133 and 135 go through the top layer of the substrate to couple with traces of one or more layers beneath the top layer. This is seen in FIG. 5, which will now be described.

FIG. 5 illustrates a top view of a portion 150 of a layer 110 beneath die bonding area 105 (FIG. 4) of an IC package substrate, in accordance with the embodiment shown in FIG. 4. In FIG. 5, the region above dashed line 101 lies inside and beneath die bonding area 105 (FIG. 4), and the region below dashed line 101 lies outside and beneath die bonding area 105 (FIG. 4).

Two groups 152 and 154 of substantially identical trace patterns appear adjacent to one another.

However, it will be understood that more than two groups can be placed side-by-side, particularly to bond a die having hundreds or thousands of bumps.

Each group 152 or 154 comprises a zigzag pattern of vias 133, to which corresponding traces 163 are coupled. Each group 152 or 154 can also comprise an additional zigzag pattern of vias 135 coupled to traces 165. The pattern of vias 133 is substantially parallel to that of vias 135. Vias 133 and 135 are identical to the vias having the same reference numbers in FIG. 4. Vias 133 and 135 can either terminate in the layer illustrated in FIG. 5, or they can be coupled to traces or other circuit nodes in other layers.

FIG. 6 illustrates a top view of a portion 200 of a die bonding area 205 of an IC package substrate, in accordance with an alternative embodiment of the invention. In FIG. 6, the region above dashed line 201 lies inside die bonding area 205, and the region below dashed line 201 lies outside die bonding area 205.

Two groups 202 and 204 of substantially identical trace patterns appear adjacent to one another (only a portion of group 204 is shown). However, it will be understood that more than two groups can be placed side-by-side, particularly to bond a die having hundreds or thousands of bumps.

Each group 202 or 204 comprises an undulating pattern of bumps 212, to which corresponding traces 213 are coupled. Each group 202 or 204 can also comprise an additional undulating pattern of bumps 214 coupled to traces 215. The pattern of bumps 214 is substantially parallel to that of bumps 212.

Die bonding area 205 can comprise additional rows of undulating bumps (not shown) that can be coupled to one or more additional layers of IC substrate, similar to the embodiment shown in FIGS. 4 and 5.

FIG. 7 illustrates a top view of a portion 300 of a die bonding area 305 of an IC package substrate, in accordance with an alternative embodiment of the invention. In this embodiment, a combination of a face center rectangular pattern, represented by group 306, is combined with one or more wave patterns, represented by groups 302 and 304.

Face center rectangular pattern 306 comprises a row of bumps 332 inside edge 303, to which traces 333 are coupled. Face center rectangular pattern 306 further comprises a row of bumps 334, to which traces 335 are coupled.

Each wave pattern 302 or 304 comprises a wave pattern of bumps 312 inside edge 301, to which traces 313 are coupled. Each group 302 or 304 can further comprise an additional wave pattern of bumps 314 coupled to traces 3 15. The pattern of bumps 314 can be substantially parallel to that of bumps 312.

While wave patterns 302 and 304 are illustrated as a pair of repeating, asymmetric"sawtooth"like patterns, they could alternatively be formed as any number of and any combination of one or more patterns 302 or 304. Although wave patterns 302 and 304 are shown as having bump patterns that slope upward to the right, they could alternatively slope upward to the left in a mirror image or reversed pattern. Further, various combinations of bump patterns can be used that comprise both reversed and non-reversed wave patterns.

While the combination of two different bump patterns in FIG. 7 illustrates a combination of face center rectangular and wave patterns, many other combinations of bump patterns are possible, including any combination of the bump patterns illustrated herein. Further, although the embodiment of FIG. 7 provides a different bump pattern on two different sides of die bonding area 305, in other embodiments more than two different bump patterns could be used. Moreover, two or more bump patterns could also be used along the same edge of die bonding area.

Die bonding area 305 can comprise additional rows of face center rectangular and/or wave patterns (not shown) that can be coupled to one or more additional layers of IC substrate, similar to the embodiment shown in FIGS. 4 and 5.

FIG. 8 illustrates a top view of a portion 350 of a die bonding area 355 of an IC package substrate, in accordance with an alternative embodiment of the invention. In FIG. 8, the region above dashed line 351 lies inside die bonding area 355, and the region below dashed line 351 lies outside die bonding area 355.

Two groups 352 and 354 of substantially identical trace patterns appear adjacent to one another.

However, it will be understood that more than two groups can be placed side-by-side, particularly to couple to a die having hundreds or thousands of bumps.

Each group 352 or 354 comprises a vertical stack pattern of bumps 360, to which corresponding traces 362 are coupled. While groups 352 and 354 illustrate vertical stack patterns of bumps 360 in which traces 362 are coupled to the right-hand side of bumps 360, traces 362 could alternatively be coupled to the left-hand side of bumps 360, in a mirror image or reversed pattern from that illustrated. Further, combinations of vertical stack patterns could be used having both reversed and non-reversed vertical stack patterns. Such combinations of reversed and non-reversed vertical stack patterns could be employed along one edge of die bonding area 355, or they could be provided on more than one edge of die bonding area 355.

Die bonding area 355 can comprise additional areas of vertical stack patterns (not shown) that can be coupled to one or more additional layers of IC substrate, similar to the embodiment shown in FIGS. 4 and 5.

While the embodiments illustrated in FIGS. 4-8 have been described in terms of IC dice coupled to IC substrates, the invention is not limited to coupling an IC die to an IC substrate. It can be implemented in any electronics package in which it is desired to increase the escape density of traces. For example, the precepts of the invention can be applied to coupling an IC package to a substrate such as a PCB or motherboard, or to any other type of packaging element. The invention can also be applied to coupling IC dice to land grid array (LGA), pin grid array (PGA), or chip scale package (CSP) substrates, or the like.

FIG. 9 illustrates a top view of a portion 370 of a die bonding area of an IC package substrate, as used herein to define the maximum trace escape density of an idealized bump pattern. The bump pattern of FIG. 9 provides the highest density of trace escapes for arrangements wherein the escape density is primarily constrained by the bump pad dimension, because this bump pattern is constrained only by the trace width and trace spacing. Under current dimension design rules, the trace width and trace spacing are smaller than the bump pad dimension.

A first vertical stack pattern comprises bumps 371, which are vertically aligned. Each bump 371 is coupled to a respective trace 381-386. Traces 381-386 escape downward in this illustration off the lower edge (represented by dashed line 380) of the die bonding area. Only a portion of a second vertical stack pattern, comprising bump 373 and trace 391, is shown in FIG. 9 Equation (1) below defines the trace escape density TED (i. e. the number of trace escapes per unit distance) for a number N of traces in a particular trace pattern along a die edge for a single trace routing layer, given a particular bump width Bw, a minimum trace width Tw, and a minimum trace spacing Ts.

Equation (1) TED = N/ [Bw*N + Tw*N + Ts* (N + 1)] = N/D The bump width Bw is the projection of a bump 371 upon the die edge, represented by the distance between the points of arrows 375. Tw is the trace width, represented by the distance between the points of arrows 377. Ts is the trace spacing, represented by the distance between the points of arrows 379. D is a given projection of a trace pattern upon a die edge, represented by the distance 390, which runs from the left- hand edge of a bump 371 in the trace pattern to the left-hand edge of a bump 373 in the adjacent trace pattern.

As mentioned earlier, the trace"pitch"is the distance between the corresponding edges of two consecutive traces (i. e. the trace width plus trace spacing), which equals Tw + Ts. The mathematical or geometrical limit of trace escape density occurs when the trace escape density (e. g. as measured per millimeter) equals the reciprocal of the pitch (e. g., given in microns). For example, if the pitch is 40 microns, the maximum trace escape density is 1/40 (or 25 traces per millimeter.

A significant advantage of the present invention is that any embodiment in which the effect of the bump pad dimension is minimized or is even eliminated enables the maximum trace escape density to be achieved. This can be accomplished with embodiments such as those illustrated in FIGS. 4-9.

Several methods for forming a substrate and/or packaging an integrated circuit will now be described.

FIG. 10 is a flow diagram illustrating a method of forming a substrate and, additionally if desired, of packaging an IC die or an IC package on the substrate, in accordance with alternative embodiments of the invention. The method begins at 400.

In 402, a plurality of traces are formed on a substrate surface. The traces have at least a predetermined width, and they have a predetermined spacing from one another.

In 404, a plurality of lands (also referred to herein as"terminals","pads","bumps", or"bump pads") are formed on the substrate surface. Each land is coupled to a corresponding one of the plurality of traces. Each land has at least a predetermined size (referring generally to the dimension of the land that is parallel to the edge of the die bonding area). The plurality of lands are formed in a geometrical pattern that maximizes the density of such lands while being subject to the constraints of the land size and to the width and spacing of the traces. The plurality of lands can be formed in a number of different patterns, such as a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns. Moreover, as mentioned earlier, any one or more of the above bump patterns can be combined with one or more other bump patterns with respect to any given die bonding area.

In 406 (optional embodiment), the lands of an IC are coupled to corresponding lands on the substrate surface using any suitable conductive material such as solder. The IC can be either an unpackaged die or a packaged IC. The method ends at 408.

FIGS. 11A and 11B together constitute a flow diagram illustrating a method of forming a multi- layer substrate and, additionally if desired, of packaging an IC die or an IC package on the substrate, in accordance with alternative embodiments of the invention. The method begins at 500.

In 502, for a first layer of a multi-layer substrate (e. g. a lower layer), a first plurality of traces are formed. These traces have at least a predetermined width, and they also have a predetermined spacing from one another.

In 504, for a second layer of a multi-layer substrate (e. g. an upper layer), a second plurality of traces are formed. These traces have at least a predetermined width, and they also have a predetermined spacing from one another.

In 506, for the first and second layers, a plurality of vias are formed. The vias couple ones of the first plurality of traces to ones of the second plurality of traces. Each via has at least a predetermined size (referring generally to the dimension of the via that is parallel to the edge of the die bonding area).

In 508, for the second layer, a first plurality of lands is formed. Each of these lands is coupled to a corresponding one of the plurality of traces of the second layer. Each of these lands has a predetermined size. The first plurality of lands are formed in a geometrical pattern that maximizes the density of the first plurality of lands while being constrained by the land size, and by the width and spacing of the traces of the second layer. The first plurality of lands can be formed in a number of different patterns, such as a zigzag pattern, a wave pattern, an undulating pattern, a vertical stack pattern, and any combination of such patterns.

Moreover, as mentioned earlier, any one or more of the above bump patterns can be combined with one or more other bump patterns with respect to any given die bonding area.

In 510, for the second layer, a second plurality of lands are formed. Each of these lands is coupled through a corresponding via to a corresponding one of the plurality of traces of the first layer. The second plurality of lands are formed in a geometrical pattern that maximizes the density of the second plurality of lands, while being constrained by the width and spacing of the traces of the first layer, as well as by the via size.

In 512 (optional embodiment), the lands of an IC are coupled to corresponding lands on the second layer of the substrate. The IC can be either a packaged or an unpackaged die. The method ends at 514.

The operations described above with respect to the methods illustrated in FIGS. 10,11A, and 11B can be performed in a different order from those described herein. Also, it should be understood that although"End"blocks are shown for these methods, they may be continuously performed.

Conclusion The present invention provides for an electronic package with high density interconnect, in several different embodiments, and for methods of manufacture thereof, that maximize trace escape density.

Embodiments have been disclosed in which the trace density can reach the geometrical limit of the reciprocal of the pitch. An IC package and/or PCB that incorporates the high density interconnect features of the present invention has reduced physical dimensions and is capable of performing with enhanced electronic performance, and such systems are therefore more commercially attractive. Further, the present invention minimizes the growth of IC die size solely to provide adequate trace escape density on substrates.

The present invention also reduces the need to provide substrates having additional layers to accommodate IC's having high densities of interconnect terminals, thus reducing design and manufacturing costs.

As shown herein, the present invention can be implemented in a number of different embodiments, including an electronic package substrate, an electronic package, an electronic system, a data processing system, methods for forming a package substrate, and methods for packaging an IC on a substrate. Other embodiments will be readily apparent to those of ordinary skill in the art. The elements, materials, geometries, dimensions, and sequence of operations can all be varied to suit particular packaging requirements.

For example, while an embodiment of an IC is shown in which signal traces are provided around the periphery and in which power supply traces are provided at the die core, the invention is equally applicable to embodiments where signal traces and power supply traces are provided anywhere on the die.

Moreover, the invention is applicable to improving escape density for traces performing any type of function, and it is not limited to improving escape density for traces conducting input/output signals.

Further, the present invention is not to be construed as limited to use in ball grid array (BGA) packages, and it can be used with any other type of IC packaging technology where the herein-described features of the present invention provide an advantage, e. g. pin grid array (PGA), land grid array (LGA), chip scale package (CSP), or the like.

The expression"die bonding area"as used herein is meant to include an area of a higher level package, such as a PCB, to which an electronics package, such as a packaged IC, can be coupled, in addition to defining an area of an IC substrate to which an unpackaged IC die can be coupled.

The present invention is not to be construed as limited to any particular type of substrate or to any particular method of coupling an IC or IC package to a substrate.

The shape or cross-section of individual bumps and vias can assume any geometrical form, such as squares, rectangles, circles, pentagons, hexagons, and so forth, and they could also assume any type of irregular geometric shape. The present invention can be used with trace patterns wherein the trace width is less than, equal to, or greater than the trace spacing.

The terms"upper"and"lower"are to be understood as relative terms, and it should be understood that the scope of the invention includes corresponding elements in structures that may be inverted relative to those shown in the figures and described herein.

The above-described choice of materials, geometry, and assembly operations can all be varied by one of ordinary skill in the art to optimize the performance of the electronic package. The particular implementation of the invention is very flexible in terms of the orientation, size, number, and composition of its constituent elements. Various embodiments of the invention can be implemented using any one or more of various geometrical arrangements of substrate terminals or lands to achieve the advantages of the present invention.

FIGS. 1 through 8 are merely representational and are not drawn to scale. Certain proportions thereof may be exaggerated, while others may be minimized. FIGS. 1 and 4-11 are intended to illustrate various implementations of the invention that can be understood and appropriately carried out by those of ordinary skill in the art.

Although specific embodiments have been illustrated and described herein, it will be appreciated by those of ordinary skill in the art that any arrangement that is calculated to achieve the same purpose may be substituted for the specific embodiment shown. This application is intended to cover any adaptations or variations of the present invention. Therefore, it is manifestly intended that this invention be limited only by the claims and the equivalents thereof.

「特表2005-515612およびWO2002093647より引用」

[Claims] マシンビジョンシステム内で照射された際に高度なパターン認識を示す半導体装置

【特許請求の範囲】
【請求項１】
マシンビジョンシステム内で照射される際に高度なパターン認識を示すバンプ形成半導体チップであって、
アクティブ面上にて複数のバンプを有するフリップチップ集積回路ダイと、
前記アクティブ面上に配置され、かつアンダーフィル材を含む被膜と、
画像改良剤を含有し、前記複数のはんだバンプのうちの少なくとも２個のバンプ上に対して選択的に堆積されて、該はんだバンプの光学的特性を変更するフラックス組成物とを備え、
前記堆積された画像改良剤は、選択された波長光でアクティブ面が照射される際に、前記はんだバンプをアンダーフィル材と対照して明るく出現させる半導体チップ。
【請求項２】
前記画像改良剤は、着色料である請求項１に記載のバンプ形成半導体チップ。
【請求項３】
前記着色料は、染料、及び顔料のいずれか一方である請求項２に記載のバンプ形成半導体チップ。
【請求項４】
前記着色料は、赤色、琥珀色、黄色、緑色、青色、紫色の、及び紫外光にて蛍光を発する物質から選択される請求項２に記載のバンプ形成半導体チップ。
【請求項５】
前記選択波長光は、画像改良剤の色に対応する電磁スペクトル部分からなる請求項１に記載のバンプ形成半導体チップ。
【請求項６】
前記着色料は、ベンゾピラン、ベンゼナミン、ペリレン、ローダミン、アードロックス、ジアゾール、フスチン、サフラニンＯ、塩化亜鉛、及び硝酸亜鉛から選択される一つ以上の物質を含む請求項２に記載のバンプ形成半導体チップ。
【請求項７】
前記画像改良剤は、蛍光化合物である請求項１に記載のバンプ形成半導体チップ。
【請求項８】
前記画像改良剤は、赤色の蛍光化合物である請求項７に記載のバンプ形成半導体チップ。
【請求項９】
前記選択波長光は、スペクトルの紫外部分内に存在する請求項７に記載のバンプ形成半導体チップ。
【請求項１０】
前記フラックス組成物は、はんだバンプ上のみに堆積され、アンダーフィル材の任意の他の部分上に堆積されない請求項１に記載のバンプ形成半導体チップ。
【請求項１１】
バンプ形成半導体チップをプリント回路基板に実装する自動高速アセンブリであって、マシンビジョンシステム内で照射される際に高度なパターン認識を示し、
アクティブ面上にて複数のはんだバンプを有するフリップチップ集積回路と、
前記各はんだバンプの少なくとも一部が被覆されずに残留するように、アクティブ面上に被覆されるアンダーフィル材と、
赤色染料を含有し、かつ各はんだバンプ上のみに堆積されて、マシンビジョンシステム内にて赤色光源で照射される際に前記はんだバンプの光学的特性を変更するフラックスとを備えるバンプ形成半導体チップ。
【請求項１２】
マシンビジョンシステム内で照射される際に高度なパターン認識を示すバンプ形成半導体パッケージであって、
第一面と第二面とを有する回路搭載基板と、
前記回路搭載基板の第一面上に対して電気的かつ機械的に実装された半導体デバイスと、
前記回路塔載基板の第二面は、ほぼ同一面を有するはんだバンプのアレイを備えていることと、
前記回路塔載基板の第二面上に配置されたアンダーフィル材の被膜と、
画像改良剤を含有し、かつアレイ状に配列されたはんだバンプのうちの少なくとも２個のバンプ上に対して選択的に堆積されて、該はんだバンプの光学的特性を変更するフラックス組成物とを備え、
前記堆積された画像改良剤は、選択された波長光で回路塔載基板の第二面が照射される際に、前記はんだバンプをアンダーフィル材と対照して明るく出現させる半導体パッケージ。

1. A bumped semiconductor chip exhibiting enhanced pattern recognition when illuminated in a machine vision system, comprising: a flip chip integrated circuit die having a plurality of solder bumps on an active face thereof ; a coating of an underfill material on the active face; a fluxing composition containing an image enhancing agent, selectively deposited over at least two of the plurality of solder bumps to modify the optical characteristics of the solder bumps; and wherein the deposited image enhancing agent causes the solder bumps to appear bright against the underfill material when the active face is illuminated by selected wavelengths of light.

2. The bumped semiconductor chip as described in claim 1, wherein the image enhancing agent is a colorant.

3. The bumped semiconductor chip as described in claim 2, wherein the colorant is a dye or a pigment.

4. The bumped semiconductor chip as described in claim 2, wherein the colorant is selected from the group consisting of red, amber, yellow, green, blue, violet, or a material that fluoresces in ultraviolet light.

5. The bumped semiconductor chip as described in claim 1, wherein the selected wavelengths of light are that portion of the electromagnetic spectrum that corresponds to the color of the image enhancing agent.

6. The bumped semiconductor chip as described in claim 2, wherein the colorant is one or more materials selected from the group consisting of benzopyran, benzenamine, perylene, rhodamine, ardrox, diazole, fuschin, safranin O, zinc chloride, and zinc nitrate.

7. The bumped semiconductor chip as described in claim 1, wherein the image enhancing agent is a fluorescing compound.

8. The bumped semiconductor chip as described in claim 7, wherein the image enhancing agent is a red fluorescing compound.

9. The bumped semiconductor chip as described in claim 7, wherein the selected wavelengths of light are in the ultraviolet portion of the spectrum.

10. The bumped semiconductor chip as described in claim 1, wherein the fluxing composition is deposited only over the solder bumps and not on any other portions of the underfill material.

11. A bumped semiconductor chip exhibiting enhanced pattern recognition when illuminated in a machine vision system, comprising: a flip chip integrated circuit having a plurality of solder bumps on an active face thereof; an underfill material coated on the active face; and a flux containing a colorant, deposited only on each of the solder bumps to modify the optical characteristics of the solder bumps when illuminated by a light source in the machine vision system.

12. The bumped semiconductor chip as described in claim 10, wherein at least a portion of each of the solder bumps is not coated with underfill material.

13. The bumped semiconductor chip as described in claim 11, wherein the underfill at least partially covers the solder balls, and the flux is deposited directly on the underfill.

14. The bumped semiconductor chip as described in claim 11, wherein the flux is deposited only over the solder bumps and not on any other portions of the underfill material.

15. The bumped semiconductor chip as described in claim 11, wherein the colorant is a dye.

16. The bumped semiconductor chip as described in claim 11, wherein the colorant is a pigment.

17. The bumped semiconductor chip as described in claim 11, wherein the colorant is selected from the group consisting of red, amber, yellow, green, blue, violet, or a material that fluoresces in ultraviolet light.

18. The bumped semiconductor chip as described in claim 11, wherein the colorant is one or more materials selected from the group consisting of benzopyran, benzenamine, perylene, rhodamine, ardrox, diazole, fuschin, safranin O, zinc chloride, and zinc nitrate.

19. The bumped semiconductor chip as described in claim 11, wherein the light source is selected from the group consisting of red, amber, yellow, green, blue, violet, or ultraviolet light.

20. The bumped semiconductor chip as described in claim 11, wherein the light source is of a color that corresponds to the color of the colorant.

21. The bumped semiconductor chip as described in claim 11, wherein the flux containing a colorant is deposited on at least two of the plurality of solder bumps.

22. In the automatic high speed assembly of bumped semiconductor chips to printed circuit boards, a bumped semiconductor chip exhibiting enhanced pattern recognition when illuminated in a machine vision system, comprising: a flip chip integrated circuit having a plurality of solder bumps on an active face thereof; an underfill material coated on the active face such that at least a portion of each of the solder bumps remains uncoated; and a flux containing a red dye, deposited only on each of the solder bumps, to modify the optical characteristics of the solder bumps when illuminated by a red light source in the machine vision system.

23. A bumped semiconductor package exhibiting enhanced pattern recognition when illuminated in a machine vision system, comprising: a circuit carrying substrate having first and second sides; a semiconductor device electrically and mechanically mounted on the first side of the circuit carrying substrate; the circuit carrying substrate second side having a substantially coplanar array of solder bumps; a coating of an underfill material on the circuit carrying substrate second side; a fluxing composition containing an image enhancing agent, selectively deposited over at least two of the solder bumps in the array to modify the optical characteristics of the solder bumps; and wherein the deposited image enhancing agent causes the solder bumps to appear bright against the underfill material when the circuit carrying substrate second side is illuminated by selected wavelengths of light.

「特表2005-538565およびWO2004025737より引用」

マシンビジョンシステム内で照射された際に高度なパターン認識を示す半導体装置

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳細には、オートメーション化アセンブリのマシンビジョンシステム能力が向上されるよう改良された半導体装置に関する。
【背景技術】
【０００２】
集積回路の心臓部は、半導体のダイである。ハンドリングを容易にするために、ダイは時折、支持キャリアに固定される。安定性を付加するため、キャリアには他の回路構成要素、例えばプリント回路基板（ＰＣＢ）上に対してより容易にはんだ付けされ得るための比較的大きい末端が存在する。他のパッケージング法としては、通常「フリップチップ」と称されるパッケージング方式があり、集積回路ダイ上に直接はんだバンプ（又は他の適切なコンタクト）を形成し、プリント回路基板に直接フリップチップをはんだ付けし得る。フリップチップ、即ち半導体パッケージが基板に実装されると、フリップチップと基板との間に空隙が形成される。この空隙は、一般に樹脂と微粒子状のシリカ球との混合物からなり、通常アンダーフィルと称される材料にて充填される。アンダーフィル材は、チップ又はパッケージのＰＣＢへの接着を補助する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
マシンビジョンシステムは、オートメーション化アセンブリシステムにて重要な役割を果たしている。カメラを使用して物品の画像を獲得し、その後画像処理を行って物品のフィーチャを特定する。さらなる画像処理を行って、物品の位置の特定、物品の寸法の測定を行い、かつ／または物品の欠陥を検査する。その後、画像処理の結果は、例えば産業コントローラ、ロボティックアーム、または位置決めテーブルを含む工場設備等のオートメーション化システムの補助に使用され得る。現在の方法による高速電子アセンブリでは、アンダーフィルは、ＰＣＢへの実装前にフリップチップ、即ち半導体パッケージに適用される必要がある。アンダーフィル被膜の厚さは、アセンブリの歩留まりと信頼性とに影響を与える最も重要な要素の一つである。アンダーフィル被覆の厚さは、ＰＣＢへのリフロー後にアンダーフィルが十分充填されるように、はんだバンプの高さに匹敵する必要がある。しかしながら、被膜をはんだバンプの高さに形成すると、プレースメントマシン上のビジョンシステムが限界に達する。マシンビジョンシステムの性能は、はんだバンプの露出領域に非常に依存している。より正確には、バンプとアンダーフィルとのコントラストに対して非常に依存する。アンダーフィル被覆チップでは、バンプ露出領域が縮小されている。そのため、バンプを光学的に測定することが困難であり、配置前の被覆部分の検査が困難なものになっている。被膜がバンプを覆っている場合、又はバンプの露出領域がカメラ解像度の範囲を越える場合、ビジョンシステムは、はんだバンプを確認し得ない場合がある。それ故、電気機能部分の拒絶（rejection）が発生すると想定される。リードピ
ッチ、及びフィーチャサイズが益々縮小されるにつれて、この問題は益々悪化している。
【課題を解決するための手段】
【０００４】
新規であると思われる本発明の特徴は、特に添付の特許請求の範囲にて記述される。しかしながら、本発明それ自体は、本発明の作用の構成、及び方法の双方として本発明の目的及び利点と共に、本発明の詳細な説明を参照することにより最良に理解され得る。
【０００５】
本発明は多数の異なる実施形態にて許容し得るが、特定の実施形態について、図面に示し、かつ本願にて詳細に説明する。本開示は、本発明の原理の例示であり、説明した特定の実施形態に本発明を限定することを意図するものではない。以下の説明にて、数個の図
面中、同様の符号は同一、同様又は対応する要素に使用され、図面中、特定の構成要素の寸法は、読者を補助する目的により誇張されている。本願では、マシンビジョンシステム内で照射される際に高度なパターン認識を示す、バンプが形成された半導体デバイスを開示する。半導体デバイスは、ほぼ同一面を有するアレイ状のはんだバンプを備える。アレイ内の少なくとも２個のはんだバンプ上に、画像改良剤を含有するフラックス組成物が選択的に堆積されて該はんだバンプの光学的特性を変更し、それにより半導体デバイスが選択された波長光で照射される際、アンダーフィル材の背景に対してはんだバンプを明るく出現させる。その後、はんだバンプ間の空隙を充填するアンダーフィル剤の被膜を、フラックス剤が存在するはんだバンプ上にて薄膜に開口が形成されるように適用する。これに代わって、バンプ形成前、又は形成後に、アンダーフィル材を半導体デバイス上に堆積し、その後バンプ上にフラックス組成物を適用してもよい。
【発明を実施するための最良の形態】
【０００６】
図１の断面図を参照すると、バンプを有するフリップチップ半導体デバイス１０は、複数のコンタクト・パッド、即ち末端１４を有する集積回路ダイ１２を備えている。これらのパッドは規則的なアレイ状に配列されているが、半導体技術の当業者に公知であるように、ダイのアクティブ面１５上にて任意の配列を有し得る。一般に、はんだバンプ１６は各パッド１４に固着されるが、集積回路の設計に応じて、特定のパッドのみにバンプが固着されて、他のパッドにはバンプが固着されない場合もある。本発明においては、全パッドにバンプが固着される必要はない。はんだバンプが固着される様々なパッドの数と位置とは、設計者の意向に依存する。アンダーフィル材１７の被膜は、集積回路ダイ１２のアクティブ面１５上に配置されている。フリップチップにアンダーフィル材を使用することは、米国特許第６，１９４，７８８号に開示されている。アンダーフィルの方法及び材料に関する更なる詳細については、該明細書を参照されたい。アンダーフィルは、被膜及び半導体プロセスの当業者に一般的な多数の方法を使用して塗布され得る。例えば、アンダーフィル材の液体溶液は、浸漬、噴霧、フラッドコート、スピンコート、又はカーテンコートによってウエハ上に適用されてもよいし、ステンシル、又は印刷により選択的に適用されてもよい。アンダーフィル液体溶液の塗布後、アンダーフィル液体溶液の残留溶媒を加熱等によって除去するか、又はアンダーフィル液体溶液の硬度が高い場合は、該アンダーフィル液体溶液を部分的に硬化させて液体から固体へ変換させることによって、アンダーフィル液体溶液を処理して少なくとも半固体状に変換する必要がある。任意にて、アンダーフィル材１７は固体薄膜として、ウエハのアクティブ面上に積層されることにより適用されてもよい。従来から使用されているアンダーフィル材には、エポキシド、ポリアミド及びシリコン－ポリイミド共重合体がある。通常、アンダーフィル材１７は、少なくともはんだバンプ１６部分の表面が被覆されないよう塗布されて、最終的にフリップチップがプリント回路基板上に実装される際のフリップチップのはんだ付けをより容易にしている。しかしながら、本発明者等は、はんだバンプがアンダーフィル材により完全に覆われて、フリップチップ組立工程において、バンプがアンダーフィルを介してはんだ付けされるように本発明が使用され得ることも想定している。
【０００７】
フラックス剤１８は、はんだバンプの露出部分上に選択的に塗布されて、プリント回路基板への実装の際のはんだ付けプロセスを補助し、マシンビジョンシステムによるはんだバンプの位置の確認を補助する。高速プレースメントシステムにおいて、従来から、プリント回路基板上への配置に先立って、マシンビジョンを使用して部品上の基点、又は他の識別フィーチャの位置を特定登録している。プレースメントマシン内に存在するソフトウエア・プログラムは登録データを用いて個々の構成要素と基板との任意の不一致を補償して、小型の部品を非常に精密かつ正確に配置することを可能にする。高速プレースメントシステムは、フリップチップデバイス上のはんだバンプから構成要素の位置を画像化し、該位置を決定し得る視覚能力を備えている。ＣＣＤ（電荷結合素子）カメラにより獲得された反射光は、はんだバンプ等の主たる関心フィーチャを背景から識別するのに十分なコ
ントラストを提供しなければならない。一般に、未充填のアンダーフィル材は、透明、無色、又は僅かに琥珀色を有し、かつはんだフラックス剤も、同様に透明、又は僅かに琥珀色を有するため、はんだバンプをアンダーフィルの背景から識別することは非常に困難である。先行技術においてアンダーフィル被覆ダイから得られた画像は、ノイズや、コントラスト欠如を要因として品質が劣っていた。この問題は、アンダーフィル材が充填されると白色のアンダーフィルを生成する場合、はんだバンプ上に堆積されたフラックス材とのコントラストが低下するため顕著であった。本発明者らは、カメラ又は光源を変更するよりは、半導体デバイスの光学的特性を変更して、関心フィーチャ（はんだバンプ１６）の光学的特性を向上させ、その一方、他のフィーチャ（背景のアンダーフィル材１７）の光学的特性を弱めることによって、画像コントラストを向上させることが可能であることを発見した。主として部品の光学パフォーマンスがマシンビジョンシステムの性能に影響を与える。フラックス剤は、適切な光の照射によりフラックス剤が赤色に出現するように、染料、又は顔料等の画像改良剤（image enhancing agent）を用いて変更される。フラッ
クス剤が選択的にはんだバンプ１６上に塗布されると、得られたＣＣＤカメラ上の画像は非常に向上されている。図２を参照すると、バンプはアンダーフィル材の背景２７に対して明るい点２６として出現している。従って、個々のはんだバンプの位置は、マシンビジョンシステムによって正確に決定され得る。例えば、高速プレースメントマシンのマシンビジョンカメラの殆どは、４００～１０００ナノメータ（ｎｍ）のスペクトル感度を有し、赤色光に対応する６６０ｎｍにおいて強力に反応する標準的なＣＣＤセンサ技術を用いている。例えば、プレースメントマシンの照射源に通常使用されている赤色発光ダイオード（ＬＥＤ）は、約１２００～１８００ミリカンデラの光度を有し、約６２１～６４４ｎｍのピーク波長を有する。
【０００８】
本発明は、ＣＣＤカメラのための光を一致させることによって、他のフラックス色にも適用され得る。例えば、青色光（青色ＬＥＤ）に対して青色着色料、緑色光（緑色ＬＥＤ）に対して緑色着色料、黄色光（黄色ＬＥＤ）に対して黄色着色料、琥珀色、紫色、紫外光等に対して対応する着色料を使用し得る。被覆はんだバンプの照射に使用される光の波長は、画像改良剤、即ち顔料の色に対応する必要がある。フラックス剤を変更して高コントラスト画像を提供するのに有利な、本発明者等が知見した顔料には、ベンゾピラン、ベンゼナミン、ピリレン、ローダミン、アードロックス（ardrox）、ジアゾール、フスチン、サフラニンＯ、塩化亜鉛、及び硝酸亜鉛がある。染料と顔料との双方を使用すると許容可能な結果が得られるが、本発明者等は、着色剤としては顔料よりも染料が好ましいことを発見した。用語「光」は、従来より視覚の感覚を生じ得る電磁スペクトル部分に当てはまるが、本発明の目的において、用語「光」は、赤外線から可視光を経て紫外線に亘る範囲の波長を有する電磁放射として定義される。現代の化学では、従来の可視スペクトル外の放射を反射するか、又は可視スペクトル外の蛍光を発する化学物質を提供することが可能である。ＣＣＤカメラ等の現代の電子探知機は、ヒトの目にて不可視な赤外領域と紫外領域の双方の放射を探知することが可能である。本発明者等が知見した有利なフラックス剤には、有機酸（アスコルビン酸、アビエチン酸、アジピン酸、アクリル酸、クエン酸、２－フロ酸、リンゴ酸、ポリアクリル酸、又はこれらの組み合わせ）、及びエポキシ化合物がある。
【０００９】
画像コントラストを更に向上させるために、背景のアンダーフィル材も光学的に異なるよう変更され得る。透明なアンダーフィルは、はんだバンプの周囲にシャドー効果を引き起こす。黒色のアンダーフィルは、背景ノイズが低減された画像を生成する。
【００１０】
本発明の代替的な実施形態において、フラックス中の赤色染料を蛍光染料に代替した後に、紫外ＬＥＤ等の紫外線源で照射を行ってもよい。蛍光フラックスの蛍光スペクトルピークがマシンビジョンカメラのスペクトル周波応答ピークと同一にある場合、赤色蛍光染料、又は他の色の蛍光染料を使用することによって、コントラストを最大にし得る。例え
ば、蛍光フラックスは、５８０～７００ｎｍの橙色から赤色に亘る可視スペクトル領域の蛍光を放射するＵＶ－Ｂ（例、２５４ｎｍ）又はＵＶ－Ａ（例、３６５ｎｍ）の紫外線光源で励起されて、スペクトルの赤色部分にて画像センサ（ＣＣＤ又はＣＭＯＳ）の感度を向上させる。
【００１１】
デバイスが画像化されると、ＣＣＤカメラ及びソフトウエア・プログラムは、アレイ内の全バンプ、又は数個のバンプのみを登録し得る。本発明者等は、二個の対向する角部上のバンプ一個のみを画像化することによりプロセス速度が相当向上され、許容可能な登録結果が得られることを知見した。しかしながら、ソフトウエア・プログラムと個々の装置とに応じて、２個～全部の任意数のバンプを選択することにより画像を形成し得る。着色料含有フラックス剤は、バンプ中心部のみ、バンプ全体、又はバンプ周囲までを少々覆うように塗布され得る。バンプ画像を２～３個のピクセルまで縮小する赤色フラックス堆積物は、有利な高解像度の画像を提供することが知見されている。
【００１２】
図３の断面図に示す本発明の別の一実施形態では、バンプ形成半導体パッケージ（ボール・グリッド・アレイ（ＢＧＡ）、又はチップ・スケール・パッケージ（ＣＳＰ））は、キャリア基板３３に取り付けられた集積回路ダイ３２を備える。ダイ３２とキャリア基板３３と間の電気接続は、従来、当業者に公知のワイヤボンド（図示せず）を用いて、又はフリップチップマウンティングを用いてダイを直接キャリア上に装着して形成される。任意にて、当業者に公知なように、バンプ形成半導体パッケージはそのダイ３２上にカバー（図示せず）を備えて外環境から保護され得る。キャリア基板３３は、一般に、その底面上に複数のコンタクト・パッド、又は末端３４を有する。これらのパッドは、通常、規則的なアレイ状に配列されているが、周辺部アレイ、又は不規則アレイ等、任意に配列され得る。一般に、はんだバンプ１６は各パッド３４に対して固着されるが、バンプ形成半導体パッケージの設計によっては、特定のパッドのみにバンプが固着され、他のパッドにはバンプが固着されない場合もあり得る。アンダーフィル材１７の被膜は、キャリア基板３５の底面３５上に配置されている。通常、アンダーフィル材１７は、はんだバンプ１６の少なくとも表面部分が被覆されずに残留するよう塗布され、それによって最終的にバンプ形成半導体パッケージがプリント回路基板上に実装される際のパッケージのはんだ付けをより容易にしている。しかしながら、本発明者等は、バンプがアンダーフィル材によって完全に覆われて、フリップチップアセンブリ工程中、バンプがアンダーフィルを貫通してはんだ付けされるように、本発明を使用し得ることも想定している。フラックス剤１８は、はんだバンプの露出部分上に選択的に塗布されて、プリント回路基板への実装の際のはんだ付けプロセスを補助し、マシンビジョンシステムによるはんだバンプの位置の確認を補助する。フラックス剤は、適切な光の照射によりフラックス剤が赤色に出現するように、染料、又は顔料等の画像改良剤を用いて変更される。フラックス剤が選択的にはんだバンプ１６に対してのみ塗布されると、得られたＣＣＤカメラ上の画像は非常に向上されている。図２を参照すると、バンプはアンダーフィル材の暗い背景２７に対して明るい点２６として出現している。従って、個々のはんだバンプの位置は、マシンビジョンシステムによって正確に決定され得る。
【００１３】
要約すると、本発明者等は、マシンビジョンシステム内での照射により高度なパターン認識を示す半導体装置（フリップチップ、ＢＧＡ、又はＣＳＰ）を製造する方法を知見した。フラックスに赤色、又は他の色を有する染料もしくは顔料を添加して、現存する標準的なＣＣＤカメラと、照明の形態とを変化させることなく、部品の光学的特性を変更することによって、コントラストの向上が達成される。必要な厚いアンダーフィル被膜を維持しながら、非常に改良された画像コントラストを得ることができる。本発明にて、バンプの画像寸法は、比較的赤色フラックス堆積物に依存し、実際のバンプ露出領域にはあまり依存しない。マシンビジョンカメラは、アンダーフィル上に赤色フラックスが存在する限り、アンダーフィルで覆われたバンプをも視認し得る。従来の高速プレースメントアセン
ブリ装置は、高歩留まりにて、被覆部品を繰り返し確認し、かつ正確に配置し得る。上述の解説にて、本発明者等は、はんだバンプ上に対して選択的に配置されるフラックス剤に添加される赤色染料の使用について説明してきた。しかしながら、他の色、及び他の材料も使用し得るため、上述の解説は限定を意図するものではない。当業者は、本願の教授を考慮することで他の実施例をも想起し得る。これら他の実施例によるデバイスは等価物として考慮されるべきであり、このような実施例により本発明を限定するべきではない。
【００１４】
本発明を特定の実施形態に関連付けて説明してきたが、前述の説明により多数の代替、変更、置換、及び別例が明らかになるであろう。従って、本発明はそのような代替、変更、及び別例が添付の特許請求の範囲の範囲内に含まれるものとして包含することを意図する。

SEMICONDUCTOR DEVICE EXHIBITING ENHANCED PATTERN RECOGNITION WHEN ILLUMINATED IN A MACHINE VISION SYSTEM

FIELD OF THE INVENTION The invention pertains to semiconductor devices, and, more particularly, to semiconductor devices modified to enhance the capabilities of machine vision systems for automated assembly.

BACKGROUND OF THE INVENTION At the heart of an integrated circuit is a semiconductor die. To facilitate handling, the die is sometimes fastened to a supporting carrier. In addition to providing stability, the carrier has larger terminations that can be more easily soldered to other circuit components, e. g. , on a printed circuit board (PCB). Another packaging approach which is commonly referred to as "flip chip" packaging generally contemplates forming solder bumps (or other suitable contacts) directly on the integrated circuit die, and soldering the flip chip directly to the printed circuit board.

When a flip chip or semiconductor package is attached to the substrate, an air gap remains between flip chip and substrate. This gap is commonly filled with a material that is typically a mixture of a resin and small silica spheres and is generally referred to as underfill. The underfill material aids in bonding the chip or package to the PCB.

Machine vision systems play an important role in automated assembly systems. Cameras are used to obtain images of articles, and image processing is performed to identify features of the article. Further image processing may be performed to identify the article's position, measure its dimensions, and/or to check for article defects. Image processing results may then be used to aid in the control of automated systems, such as factory equipment, including, for example, an industrial controller, a robotic arm, or a positioning table. Present methods of high speed electronic assembly require that the underfill be applied to the flip chip or the semiconductor package prior to attachment to the PCB. The coating thickness of the underfill is one of the most important factors that affects assembly yield and reliability. Underfill coating thickness should be comparable to the solder bump height in order to have sufficient underfill fillet formation after solder reflow to the PCB. However, coating to the solder bump height pushes the limits of the vision system on the placement machines. The performance of the machine vision system is highly dependent on the exposed area of the solder bump and, more accurately, the contrast between the bump and the underfill. With underfill coated chips the bump exposed area is reduced and the bump is difficult to optically measure, which makes the inspection of coated parts prior to placement difficult. Sometimes the vision system can't recognize the solder bump at all if the coating covers the bump or if the bump open area is beyond the camera resolution. Hence rejection of electrically functional parts will occur. As lead pitch and feature size continue to be reduced, this problem becomes further aggravated.

BRIEF DESCRIPTION OF THE DRAWINGS The features of the invention believed to be novel are set forth with particularity in the appended claims. The invention itself however, both as to organization and method of operation, together with objects and advantages thereof, may be best understood by reference to the detailed description of the invention, which describes certain exemplary embodiments of the invention, taken in conjunction with the accompanying drawings in which: FIG. 1 is a cross-sectional view of a first embodiment of the present invention.

FIG. 2 is a plan view of the bottom side of FIGs. 1 and 3 in accordance with the present invention.

FIG. 3 is a cross-sectional view of a second embodiment of the present invention.

DETAILED DESCRIPTION OF THE INVENTION While this invention is susceptible of embodiment in many different forms, there is shown in the drawings and will herein be described in detail specific embodiments, with the understanding that the present disclosure is to be considered as an example of the principles of the invention and not intended to limit the invention to the specific embodiments shown and described. In the description below, like reference numerals are used to describe the same, similar or corresponding elements in the several views of the drawings, and the scale of certain features of the drawings is exaggerated to aid the reader. A bumped semiconductor device exhibiting enhanced pattern recognition when illuminated in a machine vision system is disclosed. The semiconductor device has a substantially coplanar array of solder bumps. A fluxing composition containing an image enhancing agent is selectively deposited over at least two of the solder bumps in the array to modify the optical characteristics of the solder bumps to cause the solder bumps to appear bright against the background of the underfill material when the semiconductor device is illuminated by selected wavelengths of light. A coating of underfill material that fills the space between the solder bumps is then applied in a manner that creates openings in the film over the solder bumps with fluxing agent. Alternatively, the underfill material may be deposited on the semiconductor device, either before or after bumping, and the fluxing composition subsequently applied over the bumps.

Referring now to FIG. 1, depicted in cross section, a bumped flip chip semiconductor device 10 contains an integrated circuit die 12 that has a plurality of contact pads or terminations 14. These pads are generally arranged in a regular array, but can be in any arrangement on the active surface 15 of the die, as is known to those of ordinary skill in the semiconductor art. Generally, a solder bump 16 is affixed to each of these pads 14, although in certain cases, depending on the design of the integrated circuit, only certain pads will be bumped while others might not contain a bump. It is not a requirement of our invention that all pads be bumped, and the number and location of the various pads that will contain a solder bump is left to the whim of the designer. A coating of underfill material 17 is disposed on the active surface 15 of the integrated circuit die 12. The use of underfill materials on flip chips is described in U. S. Patent 6,194, 788, and the reader is referred there for additional details on underfill methods and materials. The application of underfill can be provided in a myriad of ways that are common to the art of coatings and semiconductor processing. For example, one can dip, spray, flood coat, spin coat, or curtain coat a liquid solution of the underfill material onto the wafer, or the underfill material can be selectively applied by stenciling or printing. After applying a liquid solution of underfill, it obviously must be treated in such a way to render it at least semi-solid, for example, by heating to remove residual solvents, or if it is a high solids material, by partially curing it to convert it from a liquid to a solid. Optionally, the underfill material 17 can be applied as a solid film, laminated onto the active surface of the wafer. Some underfill materials that have been historically used include epoxies, polyimides, and silicone- polyimide copolymers. Normally, the underfill material 17 is applied such that at least a portion of the surface of the solder bumps 16 are left uncoated so that when the flip chip is ultimately assembled onto a printed circuit board, it will solder more easily.

However, we also contemplate that our invention can be used in a manner where the bumps are completely covered with the underfill material and the bumps'solder through'the underfill during the flip chip assembly step.

A fluxing agent 18 is selectively applied on top of the exposed portion of the solder bumps to aid in the soldering process during assembly to the printed circuit board and to aid in recognizing the location of the solder bumps by a machine vision system. In high-speed placement systems, machine vision is traditionally used to locate fiducials or other distinguishing features on components in order to register them prior to placement on the printed circuit board. Software programs resident in the placement machine compensate for any variances in individual components and boards, using the registration data, thus enabling the miniature parts to be placed with extreme precision and accuracy. High-speed placement systems have vision capabilities that can image, locate and determine component position from solder bumps on flip chip devices. Reflected light acquired by the CCD (charge-coupled device) camera must provide sufficient contrast in order to distinguish the primary features of interest such as solder bumps from the background. In general, because unfilled underfill materials tend to be clear, colorless or slightly amber, and solder fluxing compositions are likewise clear or amber, it is very difficult to distinguish the solder bumps from the background of the underfill, and the images produced by underfill coated die in the prior art have been poor in nature due to noise and lack of contrast. The image problem is even more pronounced in cases where the underfill material is filled, producing a white colored underfill, which has less contrast with the fluxing material deposited over the solder bumps. We have discovered that, rather than changing the camera or the lighting source, the contrast of the image can be enhanced by modifying the optical characteristics of the semiconductor device to enhance the features of interest (the solder bumps 16) while attenuating other features (the background underfill material 17). The optical performance of the part has a major impact on the performance of the machine vision system. When the fluxing agent is modified with an image enhancing agent such as a dye or pigment to make it appear red when illuminated with an appropriate light 19, and when the fluxing agent is selectively applied 18 only to the solder bumps 16, the contrast of the resulting image on the CCD camera is vastly improved. Referring now to FIG. 2, the bumps appear as bright spots 26 against the dark background 27 of the underfill material.

Thus, the location of the individual solder bumps can be precisely determined by the machine vision system. For example, the majority of machine vision cameras on high- speed placement equipment use standard CCD sensor technologies that exhibit spectral sensitivities between 400 and 1000 nanometers (nm) with strong response occurring at about 660nm, which corresponds to red light. For example, the red light emitting diode (LED) light sources commonly used in placement machine illumination sources exhibit a brightness of about 1200-1800 millicandles at peak wavelengths of approximately 621nm-644 nm.

This discovery can be extended to other colors of flux by using matching lighting for the CCD camera. For example, blue colorants can be used with blue light (blue LEDs), green colorants with green light (green LEDs), yellow colorants with yellow light (yellow LEDs), amber, violet, and ultraviolet, etc. Clearly, the wavelength of the light used to illuminate the coated solder bumps should correspond to the color of the image enhancing agent or colorant. Some colorants that we have found useful for altering the fluxing agent to provide high contrast images include, but are not limited to, benzopyran, benzenamine, perylene, rhodamine, ardrox, diazole, fuschin, safranin O, zinc chloride, and zinc nitrate. The use of both dyes and pigments produces acceptable results, but we find that dyes are preferable to pigments as colorants. Although the term"light"is traditionally reserved for that portion of the electromagnetic spectrum capable of causing the sensation of vision, for purposes of our invention, the term"light"is defined herein as electromagnetic radiation with wavelengths ranging from infrared through visible to ultraviolet. Modern chemistry is capable of providing chemicals that reflect or fluoresce outside the traditional visible spectrum and modern electronic detectors such as CCD cameras can detect radiation in both the infrared and ultraviolet regions that are not detectable by the human eye.

Fluxing agents that we have found useful include, but are not limited to, organic acids (ascorbic acid, abietic acid, adipic acid, acrylic acid, citric acid, 2-furoic acid, malic acid, polyacrylic acid, or combinations), and epoxy compounds.

In order to further enhance the image contrast, the background underfill material can also be modified to be optically different. Clear underfills cause shadow effects around the solder bumps. Black underfill produces images with lower background noise.

In an alternate embodiment of our invention, a dye that fluoresces can be substituted for the red dye in the flux and then illuminated with an ultraviolet light source, such as ultraviolet LEDs. Red fluorescing dyes or even other colors can be used if the fluorescent spectral peak of the fluorescent flux is at the same spectral frequency response peak of the machine vision camera in order to maximize the contrast. For example, the fluorescent flux is excited by a UV-B (e. g. 254nm) or UV- A (e. g. 365nm) ultraviolet light source that emits a fluorescent light in the orange to red region of the visible spectrum between 580 to 700nm to accommodate the greater sensitivity of the image sensor (CCD or CMOS) in the red part of the spectrum.

When imaging the device, the CCD camera and software program can register all of the bumps in the array, or just some of the bumps. We have found that imaging only one bump on two opposing corners speeds up the process significantly, and produces registration results that are acceptable. However, depending on the software program and the individual machine, one could choose to image any number of bumps, from two to all of them. The fluxing agent containing the colorant can be applied to only the centroid portion of the bump, to the entire bump, or even overlap the bump slightly. Red flux depositions that result in images of the bump as small as two or three pixels have been shown to provide useful high resolution images.

In still another embodiment of our invention, depicted in cross section in FIG.

3, a bumped semiconductor package 30 (such as a ball grid array (BGA) or a chip scale package (CSP) ) contains an integrated circuit die 32 that is attached to a carrier substrate 33. The electrical connections between the die 32 and the carrier substrate 33 are conventionally made by wire bonds (not shown) or by flip chip mounting the die directly onto the carrier, as is well known in the art. Optionally, the bumped semiconductor package may have a cover (not shown) over the die 32 for environmental protection, as is also known in the art. The carrier substrate 33 typically has a plurality of contact pads or terminations 34 on a bottom side. These pads are generally arranged in a regular array, but can be in any arrangement, such as a perimeter array or an irregular array. Generally, a solder bump 16 is affixed to each of these pads 14, although in certain cases, depending on the design on the bumped semiconductor package, only certain pads will be bumped while others might not contain a bump. A coating of underfill material 17 is disposed on the bottom side 35 of the carrier substrate 33. Normally, the underfill material 17 is applied such that at least a portion of the surface of the solder bumps 16 are left uncoated so that when the bumped semiconductor package is ultimately assembled onto a printed circuit board, it will solder more easily. However, we also contemplate that our invention can be used in a manner where the bumps are completely covered with the underfill material and the bumps'solder through'the underfill during the flip chip assembly step. A fluxing agent 18 is selectively applied on top of the exposed portion of the solder bumps to aid in the soldering process during assembly to the printed circuit board and to aid in recognizing the location of the solder bumps by a machine vision system.

When the fluxing agent is modified with an image enhancing agent such as a dye or pigment to make it appear red when illuminated with an appropriate light, and when the fluxing agent is selectively applied 18 only to the solder bumps 16, the contrast of the resulting image on the CCD camera is vastly improved. Referring now to FIG. 2, the bumps appear as bright spots 26 against the dark background 27 of the underfill material. Thus, the location of the individual solder bumps can be precisely determined by the machine vision system.

In summary, we have discovered a way to create a semiconductor device (flip chip, BGA, or CSP) that exhibits enhanced pattern recognition when illuminated in a machine vision system. Contrast enhancement is achieved by addition of red or other color dyes or pigments to the flux to modify the part's optical characteristics without changing existing standard CCD camera and lighting configurations. Vastly improved image contrast is obtained while maintaining the necessary thick underfill coating.

The bump image size is now more dependent on red flux deposition and depends less on the actual bump exposed area. The machine vision camera can even see an underfill covered bump as long as there is red flux on top of the underfill.

Conventional high speed placement assembly equipment can repeatably recognize and accurately place the coated parts with high yields. In the illustrations above, we have described the use of red dye added to the fluxing agent that is selectively placed on the solder bumps. However, this should not be limiting since other colors and materials can be used. Other variations will occur to those skilled in the art upon consideration of the teachings herein. Such alternative devices should be considered equivalents, and the invention should not be so limited.

While the invention has been described in conjunction with specific embodiments, it is evident that many alternatives, modifications, permutations and variations will become apparent to those of ordinary skill in the art in light of the foregoing description. Accordingly, it is intended that the present invention embrace all such alternatives, modifications and variations as fall within the scope of the appended claims.

「特表2005-538565およびWO2004025737より引用」

[Claims] 基板のジェット個別切断

【特許請求の範囲】
【請求項１】
基板を複数のより小さい要素部品に個別切断する個別切断エンジンであって、前記個別切断エンジンは、
スラリを複数のノズルに送るよう構成されるマニフォールドを含む連結マニフォールドアセンブリであって、前記ノズルのそれぞれは、前記基板を通して一度に切断するビームの形態の個別のジェット流を放出するよう構成される、連結マニフォールドアセンブリ、および
前記ジェット流が前記基板を切断する前、その間、およびその後に、前記基板およびそこから形成された前記より小さい要素部品を保持および支持するよう構成されたチャックアセンブリ
を備える個別切断エンジン。
【請求項２】
請求項１に記載の個別切断エンジンであって、前記スラリは、研磨剤および水を含む個別切断エンジン。
【請求項３】
請求項１に記載の個別切断エンジンであって、前記より小さい要素部品は、ボールグリッドアレイパッケージ、ＱＦＮパッケージまたは光電デバイスに対応する個別切断エンジン。
【請求項４】
請求項１に記載の個別切断エンジンであって、ポンプおよびホールディングタンクをさらに含み、前記ホールディングタンクは、前記スラリを蓄え受け取るよう構成され、前記ポンプは前記スラリを前記ホールディングタンクから前記連結マニフォールドへ押し出すよう構成される個別切断エンジン。
【請求項５】
請求項１に記載の個別切断エンジンであって、前記マニフォールドおよびノズルは、直線切断パスを提供するために直線状に移動するよう構成される個別切断エンジン。
【請求項６】
請求項１に記載の個別切断エンジンであって、前記チャックアセンブリは、１つ以上のチャックを含み、それぞれのチャックは、前記基板を通して切断した後にジェット流をそれを通して通過させるよう配置されたジェット流開口を有する、個別切断エンジン。
【請求項７】
請求項６に記載の個別切断エンジンであって、前記チャックは静電チャック、機械チャックまたは真空チャックである個別切断エンジン。
【請求項８】
請求項６に記載の個別切断エンジンであって、前記チャックは真空プラットフォームおよび前記真空プラットフォームの下に配置された真空マニフォールドを含み、前記真空プラットフォームは、前記基板およびより小さい要素部品をその上に受けるよう構成され、前記真空プラットフォームは複数の真空開口を含み、そのそれぞれは前記基板およびそこから形成された前記より小さい要素部品の背面に真空を供給するよう構成され、前記真空マニフォールドは、前記基板および前記より小さい要素部品を前記真空プラットフォームの表面上に保持するよう真空を前記開口のそれぞれに供給するよう構成される個別切断エンジン。
【請求項９】
請求項１に記載の個別切断エンジンであって、前記チャックアセンブリは、第１チャックおよび第２チャックを含み、前記第１チャックは、前記基板が前記ジェット流によって第１方向に切断されるとき前記基板を保持するよう構成され、前記第２チャックは、前記基板が前記ジェット流によって第２方向に切断されるとき前記基板を保持するよう構成され、前記第２方向は前記第１方向に直交する個別切断エンジン。
【請求項１０】
請求項１に記載の個別切断エンジンであって、前記連結マニフォールドは、入り口、複数の出口、スラリ受け取りチャネル、および複数のスラリ送出チャネルを含み、前記複数のスラリ送出チャネルは、前記スラリを前記入り口から受けるよう構成され、前記複数のスラリ送出チャネルは、前記スラリを複数の出口に送るよう構成され、前記複数のノズルの個別のものがそれぞれ個別の出口に流体的に結合される個別切断エンジン。
【請求項１１】
個別切断されていない基板、およびそこから切り出された前記個別切断された基板の部品を、ジェット流個別切断の前、その間、およびその後、保持するよう構成された真空チャックアセンブリであって、前記真空チャックアセンブリは、
ｘ軸切断の間、前記基板を保持するよう構成された第１チャックであって、前記第１チャックは複数の真空通路および複数の切断スロットを含み、前記真空通路は、前記基板をジェット流個別切断の前、その間、およびその後、保持するために前記基板に吸引力を提供するよう構成され、前記切断スロットは、第１方向において切断するとき、それを通してジェット流が通過する空間を提供する、第１チャック、および
ｙ軸切断の間、前記基板を保持するよう構成された第２チャックであって、前記第２チャックは複数の真空通路および複数の切断スロットを含み、前記真空通路は、前記基板をジェット流個別切断の前、その間、およびその後、保持するために前記基板に吸引力を提供するよう構成され、前記切断スロットは、前記第１方向と直交する第２方向において切断するとき、それを通してジェット流が通過する空間を提供する、第２チャック
を備える真空チャックアセンブリ。
【請求項１２】
請求項１１に記載の真空チャックアセンブリであって、前記個別切断された基板部品は、ボールグリッドアレイパッケージ、ＱＦＮパッケージまたは光電デバイスに対応する真空チャックアセンブリ。
【請求項１３】
請求項１１に記載の真空チャックアセンブリであって、前記チャックのそれぞれは真空プラットフォームおよび前記真空プラットフォームの下に配置された真空マニフォールドを含み、前記真空プラットフォームは、ジェット流個別切断の前、その間、およびその後、前記個別切断されていない基板およびそこから切り出された前記個別切断された基板部品の背面がその上に置かれる上側表面を有し、前記真空プラットフォームは、そのそれぞれが前記個別切断された基板の部品のうちの一つに対応する複数の真空開口を含み、前記真空マニフォールドは、前記真空開口に流体的に結合される複数の真空チャネルを含み、前記真空開口および前記真空チャネルは、前記個別切断されていない基板およびそこから切り出された前記個別切断された基板部品の背面に吸引力を送る前記真空通路を協働して形成する真空チャックアセンブリ。
【請求項１４】
請求項１３に記載の真空チャックアセンブリであって、前記真空開口は、前記真空プラットフォームを通して配置され、前記真空チャネルは前記真空マニフォールド内で凹部が設けられている真空チャックアセンブリ。
【請求項１５】
請求項１３に記載の真空チャックアセンブリであって、前記切断スロットは、前記真空プラットフォームを通して配置される第１スロット、および前記真空マニフォールドを通して配置される第２スロットによって形成され、前記第１および第２スロットは、互いにアラインされることによって前記切断スロットを形成する真空チャックアセンブリ。
【請求項１６】
請求項１５に記載の真空チャックアセンブリであって、前記真空開口は、前記第１スロット間に位置付けられ、前記真空チャネルは、前記第２スロット間において前記真空開口の下に配置される真空チャックアセンブリ。
【請求項１７】
請求項１１に記載の真空チャックアセンブリであって、前記第１チャックの前記切断スロットは、前記第１方向において直線的に配置され、前記第２チャックの前記切断スロットは、前記第２方向において直線的に配置される真空チャックアセンブリ。
【請求項１８】
請求項１１に記載の真空チャックアセンブリであって、前記真空開口は、複数のロウおよびカラムに配置され、真空開口のそれぞれのロウの下に配置された真空チャネルがある真空チャックアセンブリ。
【請求項１９】
請求項１１に記載の真空チャックアセンブリであって、前記チャックを互いに対してその所望の位置に支持するよう構成されるベースをさらに含み、前記ベースは、空隙のペアを含み、前記空隙のうちの一つが前記第１チャックの下に配置され、前記空隙のもう一つが前記第２チャックの下に配置され、前記空隙は、前記切断スロットに一致し、前記空隙は、前記切断スロットを通って移動した後、前記ジェット流がそれを通って通過する空間を提供する真空チャックアセンブリ。
【請求項２０】
請求項１１に記載の真空チャックアセンブリであって、前記真空プラットフォームはゴム化された材料から形成される真空チャックアセンブリ。
【請求項２１】
請求項１１に記載の真空チャックアセンブリであって、前記ゴム化された材料はＶｉｔｏｎである真空チャックアセンブリ。
【請求項２２】
請求項１１に記載の真空チャックアセンブリであって、前記真空開口は、前記真空プラットフォームの上側表面において凹部を、前記凹部の下に設けられたスルーホールを含む真空チャックアセンブリ。
【請求項２３】
その上に形成された複数の集積回路を有する基板を個別切断する方法であって、
ビームの形態の１つ以上のジェット流を作ることであって、前記ジェット流の構成が前記基板を切るのに十分である、ジェット流を作ること、
前記ジェット流を前記基板の表面上に導くこと、および
選択的に前記ジェット流を操作して前記基板を前記複数の集積回路に切り出すこと
を含む方法。
【請求項２４】
請求項２３に記載の方法であって、前記ジェット流を選択的に操作することは、直線切断の第１セットを第１方向において実行することを含む方法。
【請求項２５】
請求項２４に記載の方法であって、前記第１セットの直線切断の間、前記ジェット流は、前記第１方向において行ったり来たり移動し、一方、それぞれの横断の端部において第２方向において逐次移動し、前記第２方向は前記第１方向に直交する方法。
【請求項２６】
請求項２５に記載の方法であって、前記ジェット流は、前記第１方向において第１速度で動かされ、前記第２方向において第２速度で動かされ、前記第１速度は、前記ジェット流が前記基板を通して切断することを可能にし、前記第２速度は、前記基板を通しての切断を防ぐために前記第１速度よりも速い方法。
【請求項２７】
請求項２６に記載の方法であって、前記第２速度および前記第１速度の間の比は約４０：１から約５：１の間にある方法。
【請求項２８】
請求項２４に記載の方法であって、前記ジェット流を選択的に操作することは、第２セットの直線切断を第２方向において実行することを含み、前記第１方向は前記第２方向に直交する方法。
【請求項２９】
請求項２８に記載の方法であって、前記第１セットの直線切断の間、前記ジェット流は、前記第１方向において行ったり来たり移動し、一方、それぞれの横断の端部において前記第２方向において逐次移動し、前記第２セットの直線切断の間、前記ジェット流は、前記第２方向において行ったり来たり移動し、一方、それぞれの横断の端部において前記第１方向において逐次移動する方法。
【請求項３０】
請求項２９に記載の方法であって、前記第１セットの直線切断の間、前記ジェット流は、前記第１方向において第１速度で動かされ、前記第２方向において第２速度で動かされ、前記第２セットの直線切断の間、前記ジェット流は、前記第２方向において第１速度で動かされ、前記第１方向において第２速度で動かされ、前記第１速度は、前記ジェット流が前記基板を通して切断することを可能にし、前記第２速度は、前記基板を通しての切断を防ぐために前記第１速度よりも速い方法。
【請求項３１】
基板を複数の集積回路チップに分離する方法であって、前記基板および前記複数の集積回路チップは、第２側面よりより滑らかな第１側面を有し、前記複数の集積回路チップのそれぞれは、前記第２側面において接点のアレイを含み、
複数の真空開口を有する真空プラットフォームを提供することであって、前記真空開口のそれぞれは、前記複数の集積回路チップの個々のものに対応し、前記真空開口のそれぞれは、前記真空プラットフォームの上側表面によって囲まれる、提供すること、
前記基板の前記第１側面を、前記真空プラットフォームの前記上側表面に配置すること、
前記基板の前記第１側面を、前記真空プラットフォームの前記上側表面に対して保持すること、および
前記基板を前記複数の集積回路チップに切り出し、一方、前記基板が前記真空プラットフォームの前記上側表面に対して保持され、前記切断はビームに形成されたジェット流によって実行される、切り出すこと
を含む方法。
【請求項３２】
集積回路を作るプロセスであって、
ビームの形態の１つ以上のジェット流を作ることであって、前記ジェット流の構成は基板を切断するのに十分であり、前記基板はその上に形成された複数の集積回路を有する、作ること、
前記ジェット流を前記基板の前記表面上に導くこと、および
前記基板を前記複数の集積回路に切り出すように前記ジェット流を選択的に操作すること
を含む方法。
【請求項３３】
湿式フィルタ構成であって、
互いに積み重ねられた複数のフィルタ要素であって、それぞれのフィルタ要素は、容器および前記容器を第１および第２チャンバフィルタに分離するフィルタを含み、前記フィルタは、良好な研磨剤材料が前記第１チャンバから前記第２チャンバへと流れることを可能にし、一方で、大きすぎる研磨剤材料がそこを通って流れることを防ぎ、それぞれのフィルタ要素は、基板を通して切断するために以前に使用されたスラリを受ける使用済みスラリ入り口含み、前記使用済みスラリ入り口は、前記第１チャンバ中に配置され、それによって前記使用済みスラリが前記第１チャンバに導入されることを可能にし、それぞれのフィルタ要素は、大きすぎるスラリの出口および良好なスラリの出口を含み、前記大きすぎるスラリの出口は、前記第１チャンバ中に配置され、前記良好なスラリの出口は前記第２チャンバ内に配置され、前記出口群は、前記使用済みスラリ入り口の反対側に位置する、湿式フィルタ構成。

Wtat is claimed is : 1. A singulation engine for singulating a substrate into a plurality of smaller component parts, the singulation engine comprising: a gang manifold assembly including a manifold configured to distribute a slurry to a plurality of nozzles, each of the nozzles being configured to discharge an individual jet stream in the form of a beam for cutting through the substrate at the same time; and a chuck assembly configured to hold and support the substrate and the smaller component parts formed therefrom before, during and after the jet stream cuts through the substrate.

2. The singulation engine as recited in claim 1 wherein the slurry includes an abrasive and water.

3. The singulation engine as recited in claim 1 wherein the smaller component parts correspond to ball grid array packages, QFN packages or photonic devices.

4. The singulation engine as recited in claim 1 further including a pump and a holding tank, the holding tank being configured to store and receive the slurry, the pump being configured to pump the slurry from the holding tank to the gang manifold.

5. The singulation engine as recited in claim 1 wherein the manifold and nozzles are configured to move in a linear manner order to provide a linear cutting path.

6. The singulation engine as recited in claim 1 wherein the chuck assembly includes one or more chucks, each chuck having a jet stream opening disposed therethrough for allowing the jet streams to pass after cutting through the substrate.

7. The singulation engine as recited in claim 6 wherein the chuck is an electrostatic chuck, a mechanical chuck or a vacuum chuck.

8. The singulation engine as recited in claim 6 wherein the chuck includes a vacuum platform and a vacuum manifold disposed underneath the vacuum platform, the vacuum platform being configured to receive the substrate and smaller component parts thereon, the vacuum platform including a plurality of vacuum openings, each of which is configured to apply a vacuum to the backside of the substrate and each of the smaller component parts formed therefrom, the vacuum manifold being configured to supply a vacuum to each of the openings so as to retain the substrate and each of the smaller component parts on the surface of the vacuum platform.

9. The singulation engine as recited in claim 1 wherein the chuck assembly includes a first chuck and a second chuck, the first chuck being configured to hold the substrate when the substrate is being cut by the jet streams in a first direction, the second chuck being configured to hold the substrate when the substrate is being cut by the jet streams in a second direction, the second direction being orthogonal to the first direction.

10. The singulation engine as recited in claim 1 wherein the gang manifold includes an inlet, a plurality of outlets, a slurry receiving channel and a plurality of slurry distribution channels, the plurality of slurry distribution channels being configured to receive the slurry from the inlet, and the plurality of slurry distribution channels being configured to distribute the slurry to the plurality of outlets, and wherein individual ones of the plurality of nozzles each are fluidly coupled to an individual outlet.

11. A vacuum chuck assembly configured to hold an unsingulated substrate and the singulated substrate parts cut therefrom before, during and after jet stream singulation, the vacuum chuck assembly comprising: a first chuck configured to hold the substrate during x axis cutting, the first chuck including a plurality of vacuum passageways and a plurality of cutting slots, the vacuum passageways being configured to provide suction to the substrate in order to hold the substrate before, during and after jet stream singulation, the cutting slots providing a space through which a jet stream passes when cutting in a first direction; and a second chuck configured to hold the substrate during y axis cutting, the second chuck including a plurality of vacuum passageways and a plurality of cutting slots, the vacuum passageways being configured to provide suction to the substrate in order to hold the substrate before, during and after jet stream singulation, the cutting slots providing a space through which a jet stream passes when cutting in a second direction that is orthogonal to the first direction.

12. The vacuum chuck assembly as recited in claim 11 wherein the singulated substrate parts correspond to ball grid array packages, QFN packages or photonic devices.

13. The vacuum chuck assembly as recited in claim 11 wherein each of the chucks includes a vacuum platform and a vacuum manifold disposed underneath the vacuum platform, the vacuum platform having a top surface on which the backside of the unsingulated substrate and the singulated substrate parts cut therefrom are placed before, during and after jet stream singulation, the vacuum platform including a plurality of vacuum openings each of which corresponds to one of the singulated substrate parts, the vacuum manifold including a plurality of vacuum channels that are fluidly coupled to the vacuum openings, the vacuum openings and the vacuum channels working together to form the vacuum passageways that distribute a suction force to the backside of the unsingulated substrate and the singulated substrate parts cut therefrom.

14. The vacuum chuck assembly as recited in claim 13 wherein the vacuum openings are disposed through the vacuum platform, and wherein the vacuum channels are recessed within the vacuum manifold.

15. The vacuum chuck assembly as recited in claim 13 wherein the cutting slots are formed by first slots disposed through the vacuum platform and second slots disposed through the vacuum manifold, the first and second slots being aligned with one another so as to form the cutting slots.

16. The vacuum chuck assembly as recited in claim 15 wherein the vacuum openings are positioned between the first slots, and wherein the vacuum channels are positioned underneath the vacuum openings between the second slots.

17. The vacuum chuck assembly as recited in claim 11 wherein the cutting slots of the first chuck are linearly positioned in the first direction, and wherein the cutting slots of the second chuck are linearly positioned in the second direction 18. The vacuum chuck assembly as recited in claim 11 wherein the vacuum openings are positioned in multiple rows and wherein there is a vacuum channel disposed underneath each row of vacuum openings.

19. The vacuum chuck assembly as recited in claim 11 further including a base configured support the chucks in their desired position relative to each other, the base including a pair of voids, one of the voids being positioned underneath the first chuck, another of the voids being positioned underneath the second chuck, the voids coinciding with the cutting slots, the voids providing a space through which the jet stream passes after traveling through the cutting slots.

20. The vacuum chuck assembly as recited in claim 1 wherein the vacuum platform is formed from a rubberized material.

21. The vacuum chuck assembly as recited in claim 11 wherein the ruberized material is Viton.

22. The vacuum chuck assembly as recited in claim 11 wherein the vacuum openings include a recessed portion at the top surface of the vacuum platform and a through hole disposed underneath the recessed portion 23. A method of singulating a substrate having a plurality of integrated circuits formed thereon, the method comprising: producing one or more jet streams in the form of a beam, the configuration of the jet streams being sufficient to cut the substrate; directing the jet streams over the surface of the substrate; and selectively operating the jet streams so as to cut the substrate into the plurality of integrated circuits.

24. The method as recited in claim 23 wherein selectively operating the jet stream includes performing a first set of linear cuts in a first direction.

25. The method as recited in claim 24 wherein during the first set of linear cuts, the jet stream is caused to move back and forth in the first direction while being incremented in a second direction at the end of each traverse, the second direction being orthogonal to the first direction.

26. The method as recited in claim 25 wherein the jet stream is moved at a first speed in the first direction and at a second speed in the second direction, the first speed allowing the jet stream to cut through the substrate, the second speed being faster than the first speed in order to prevent cuts through the substrate.

27. The method as recited in claim 26 wherein the ratio between the second speed and the first speed is between about 40: 1 to about 5: 1.

28. The method as recited in claim 24 wherein selectively operating the jet stream includes performing a second set of linear cuts in a second direction, the first direction being orthogonal to the second direction.

29. The method as recited in claim 28 wherein during the first set of linear cuts, the jet stream is caused to move back and forth in the first direction while being incremented in the second direction at the end of each traverse, and wherein during the second set of linear cuts, the jet stream is caused to move back and forth in the second direction while being incremented in the first direction at the end of each traverse.

30. The method as recited in claim 29 wherein during the first set of linear cuts the jet stream is moved at a first speed in the first direction and at a second speed in the second direction, and during the second set of linear cuts the jet stream is moved at a first speed in the second direction and at a second speed in the first direction, the first speed allowing the jet stream to cut through the substrate, the second speed being faster than the first speed in order to prevent cuts through the substrate.

31. A method of separating a substrate into a plurality of integrated circuit chips, said substrate and said plurality of integrated circuit chips having a first side that is smoother than a second side, each of said plurality of integrated circuit chips including an array of contacts at said second side, said method comprising: providing a vacuum platform having a plurality of vacuum openings, each of said vacuum openings corresponding to individual ones of said plurality of integrated circuit chips, each of said vacuum openings being surrounded by an upper surface of the vacuum platform; disposing said first side of said substrate on said upper surface of said vacuum platform; holding said first side of said substrate against said upper surface of said vacuum platform with a vacuum; and cutting said substrate into the plurality of integrated circuit chips while said substrate is held against said upper surface of said vacuum platform, said cutting being performed by a jet stream formed into a beam.

32. A process of making an integrated circuit, comprising: producing one or more jet streams in the form of a beam, the configuration of the jet streams being sufficient to cut a substrate, the substrate having a plurality of integrated circuits formed thereon; directing the jet streams over the surface of the substrate; and selectively operating the jet streams so as to cut the substrate into the plurality of integrated circuits.

33. A wet slurry filter arrangement, comprising: a plurality of filter elements layered one on top of the other, each filter element including a container and a filter that separates the container into first and second chambers, the filter is configured to allow good abrasive material to flow from the first chamber into the second chamber while preventing oversized abrasive material from flowing therethrough, each filter element including a used slurry inlet for receiving slurry that was previously used to cut through a substrate, the used slurry inlet being located in the first chamber thereby allowing the used slurry to be introduced into the first chamber, each filter element including an oversized slurry outlet and a good slurry outlet, the oversized slurry outlet being located in the first chamber and the good slurry outlet being located in the second chamber, the outlets being positioned opposite the used slurry inlet.

「特表2005-539381およびWO2004025724より引用」

基板のジェット個別切断

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２００２年９月１３日に出願された「JET SINGULATION」米国特許仮出願第６０／４１０，７４４号の優先権を主張し、この出願はここで参照によって援用される。
【０００２】
本発明は、一般に集積回路処理装置に関する。より具体的には本発明は、基板を複数の要素部品に個別切断する改良された装置および方法に関する。
【背景技術】
【０００３】
個別切断（singulation、シンギュレーション）プロシージャは、ＩＣチップのような集積回路パッケージを、回路基板のような基板から分離するために典型的には実行される。シンギュレーションのあいだ、基板は典型的には同じ位置に保持されつつ、１つ以上のノコ刃が基板を直線に切り、個別の集積回路パッケージを形成する。ノコ刃によるダイシングはうまく働いているが、産業界での継続的な発展はノコギリによるシンギュレーションの限界を試してきている。
【０００４】
小さいデバイスを切ることは、ノコギリによるシンギュレーションの場合、特に問題が多い。例えば３ｍｍ×３ｍｍ未満のようなデバイスの寸法が小さいとき、真空固定装置はその小さなデバイスをソーイングのあいだ、一貫して保持することができない。ノコ刃がデバイスを通るとき、処理されるデバイスに対して回転および平行運動の両方が起こる。結果として生じる力のベクトルは、垂直および剪断成分の両方を有する。剪断成分は真空固定の保持力を上回るので、シンギュレーションの歩留まりは、規格不適合な形状寸法、破損、または紛失部品のために低下する。供給速度が増すと、剪断成分の大きさがそれに応じて増すので、デバイス保持の問題も大きくなる。したがって供給速度は歩留まりを確保するためには最小化される。しかしその結果は低スループットになる。
【０００５】
高い消耗品コストもノコギリ個別切断の問題となる。ノコギリによる個別切断は、新しいダイヤを切断境界に常に露出しなければならない特別に形成された刃を必要としえる。ダイヤが材料を除去すると、それらは基板に用いられる材料によって「鈍く」なり、通常よりも高い速度で摩耗するので剥がされなければならない。刃の摩耗および切断品質の間のバランスは微妙なトレードオフで、刃の寿命を延ばしつつバリおよび削屑を最小化するために高価な技術を必要とする。
【０００６】
曲線状切断パスもノコギリによるシンギュレーションには問題となる。光学デバイスのような多くの新しいデバイスは、直線エッジではなく、正確な曲線境界で作られる。湾曲した境界は、曲線状カットパスを要求し、これはノコ刃が容易には適用できない。元の意味からすれば、回転刃のカットパスは、刃の平面およびデバイス面の交差によって規定される直線でなければならない。ノコギリによるシンギュレーションは、これら新しいデバイスによって必要とされる曲線カットパスには簡単には適用できない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述のことに基づけば、基板を複数の要素部品に個別切断する改良された装置および方法が望まれる。
【課題を解決するための手段】
【０００８】
本発明は、ある実施形態において、小さな個別部品を形成するために基板を通して切断できる切断ビームを作るよう構成される個別切断エンジンに関する。個別切断エンジンは、研磨剤送出システムおよび研磨剤送出システムに動作可能に結合されたノズルを含む。研磨剤送出システムは、研磨スラリをノズルに供給するよう構成され、ノズルは研磨スラリで切断ビームを作るよう構成される。研磨スラリは研磨剤および液体によって作られる。研磨剤送出システムは、ポンプ、スラリ槽、およびスラリ源を含む。ポンプは研磨スラリをスラリ槽から押し出し、研磨スラリをノズルに送るよう構成される。スラリ槽は研磨スラリを含むよう構成される。スラリ源は、研磨スラリの成分をスラリ槽に供給するよう構成される。
【０００９】
本発明は他の実施形態において、基板を複数のより小さい要素部品に個別切断する個別切断エンジンに関する。前記個別切断エンジンは、スラリを複数のノズルに送るよう構成されるマニフォールドを含む連結マニフォールドアセンブリを含む。前記ノズルのそれぞれは、前記基板を通して一度に切断するビームの形態の個別のジェット流を放出するよう構成される。個別切断エンジンはさらに、前記ジェット流が前記基板を切断する前、その間、およびその後に、前記基板およびそこから形成された前記より小さい要素部品を保持および支持するよう構成されたチャックアセンブリを含む。
【００１０】
本発明は、他の実施形態において、個別切断されていない基板、およびそこから切り出された前記個別切断された基板の部品を、ジェット流個別切断の前、その間、およびその後、保持するよう構成された真空チャックアセンブリに関する。前記真空チャックアセンブリは、ｘ軸切断の間、前記基板を保持するよう構成された第１チャックであって、前記第１チャックは複数の真空通路および複数の切断スロットを含む。前記真空通路は、前記基板をジェット流個別切断の前、その間、およびその後、保持するために前記基板に吸引力を提供するよう構成される。前記切断スロットは、第１方向において切断するとき、それを通してジェット流が通過する空間を提供する。真空チャックアセンブリはまた、ｙ軸切断の間、前記基板を保持するよう構成された第２チャックを含む。前記第２チャックは複数の真空通路および複数の切断スロットを含む。前記真空通路は、前記基板をジェット流個別切断の前、その間、およびその後、保持するために前記基板に吸引力を提供するよう構成される。前記切断スロットは、前記第１方向と直交する第２方向において切断するとき、それを通してジェット流が通過する空間を提供する。
【００１１】
本発明は他の実施形態において、その上に形成された複数の集積回路を有する基板を個別切断する方法に関する。この方法は、ビームの形態の１つ以上のジェット流を作ることを含む。前記ジェット流の構成は前記基板を切るのに十分である。この方法は、前記ジェット流を前記基板の表面上に導くことも含む。この方法は、さらに選択的に前記ジェット流を操作して前記基板を前記複数の集積回路に切り出すことを含む。
【００１２】
本発明は他の実施形態において、基板を複数の集積回路チップに分離する方法に関する。前記基板および前記複数の集積回路チップは、第２側面よりより滑らかな第１側面を有する。前記複数の集積回路チップのそれぞれは、前記第２側面において接点のアレイを含む。この方法は、複数の真空開口を有する真空プラットフォームを提供することを含む。前記真空開口のそれぞれは、前記複数の集積回路チップの個々のものに対応する。前記真空開口のそれぞれは、前記真空プラットフォームの上側表面によって囲まれる。この方法は、さらに前記基板の前記第１側面を、前記真空プラットフォームの前記上側表面に配置することを含む。この方法は、さらに前記基板の前記第１側面を、前記真空プラットフォームの前記上側表面に対して保持することを含む。さらにこの方法は、前記基板を前記複数の集積回路チップに切り出し、一方、前記基板が前記真空プラットフォームの前記上側表面に対して保持される。前記切断はビームに形成されたジェット流によって実行される。
【００１３】
本発明は他の実施形態において、集積回路を作るプロセスに関する。このプロセスは、ビームの形態の１つ以上のジェット流を作ることを含む。前記ジェット流の構成は基板を切断するのに十分である。前記基板はその上に形成された複数の集積回路を有する。このプロセスは、前記ジェット流を前記基板の前記表面上に導くことを含む。この方法はまた、前記基板を前記複数の集積回路に切り出すように前記ジェット流を選択的に操作することを含む。
【発明を実施するための最良の形態】
【００１４】
本発明は、添付の図面と併せて以下の説明を参照することによって最もよく理解されえる。
【００１５】
本発明は一般に基板を複数の要素部品に個別切断する改良された装置および方法に関する。より具体的には本発明は、集積回路デバイス（例えばダイ、パッケージされていないチップなど）を個別切断できる個別切断（singulation、シンギュレーション）システムに関する。このシンギュレーションシステムは、大きな部品を切断することによってより小さな部品を作るための研磨剤および流体を含むジェット流を発生するよう構成される。ここで記載されるこのシステムは、チップスケールパッケージ、ボールグリッドアレイ（ＢＧＡ）、フリップチップ、リードレスパッケージ（ＱＦＮ）などのような表面実装部品を個別切断するのに特に適する。このシステムはまた、光電デバイスを個別切断するのにも適する。
【００１６】
水ジェット機械加工は、何十年のあいだ利用されてきているが、その可能性は半導体製造においては実際のものとなっていない。半導体製造によって要求される精密な幾何学的寸法は、従来の水ジェットおよびそのノズル技術の可能な範囲を超えていた。小さな開口ノズルは充分に細かいビームの水を吐出したが、ノズル開口は、使用と共に大きくなり、目標寸法からの許されない偏差を生じることになる。加えて、従来の水ジェットは、材料を浸食するための高エネルギー水手段の衝撃力に依存する。高価なクリーンルームを持つメーカーは、この高圧力を心配してきており、それは比較的小さなリークであっても４０，０００ｐｓｉでは壊滅的になりえるからである。水ジェットによっては、水と混ぜられた研磨材を採用することによってもっと低い圧力で動作するが、これらは０．５ｍｍまで小さくされた切断幅を実現できるに過ぎない。研磨水ジェットのカットビームは、従来は制御するのが困難であった。乾燥した研磨材が加圧された水流に導入されるので、大量の空気も導入される。この空気が、一定で密度が均一な水ビームを発生する希望を打ち砕く。結果として生じる広がるビームは、小さいカット幅つまり半導体シンギュレーションで必要とされる２５ミクロン公差を作り出せない。本発明はこれら欠点を克服する。
【００１７】
本発明の実施形態は図１～２６を参照して以下に説明される。しかしこれらの図についてここで与えられた詳細な説明は例示目的であって、本発明はこれらの限定された実施形態を超えることを当業者は容易に理解するだろう。
【００１８】
図１は、本発明のある実施形態による切断装置１０の簡略化されたブロック図である。この切断装置１０は、小さな個別部品を形成するために基板１２を切断できる切断ビーム１１を作るように構成される。例えば切断ビームは、基板を、以下に限定されないがＣＳＰ、ＢＧＡ、ＱＦＮなどを含む複数の個別のパッケージ化されたデバイスに個別切断するよう構成されえる。切断ビームは、基板を、アレイ状波格子光電デバイス（arrayed wave grating photonic devices）のような光電デバイスに個別切断するよう構成されえる。
【００１９】
一般に切断装置１０は、研磨剤送出システム１４、および研磨剤送出システム１４に動作可能に結合されたノズル１６を含む。研磨剤送出システム１４は、研磨スラリをノズル１６に供給するよう構成され、ノズル１６は研磨スラリで切断ビーム１１を作るよう構成される。研磨スラリは典型的には研磨剤および流体によって形成される。ビーム１１の切断特性は、研磨剤を保持する流体、および基板１２から材料を除去する研磨剤に依存する。たいていの場合、研磨スラリはノズル１６の小さな開口を通して押し出される。ノズル１６を通してスラリを押し出すことによって、スラリは、非常に細く高速な切断ビーム１１としてノズル１６を出ることになる。
【００２０】
図１に示されるように、一般に研磨剤送出システム１４は、ポンプ１８、スラリ槽２０、およびスラリ源２２を含む。ポンプ１８は、研磨スラリをスラリ槽２０から押し出し、研磨スラリをノズル１６に送出するよう構成される。スラリ槽２０は、研磨スラリを保持するよう構成され、研磨スラリの成分（例えば研磨剤および流体）を混合する場所として機能しえる。一方、スラリ源２２は、研磨スラリの成分を供給するよう構成される。例えばスラリ源は、研磨剤、流体、またはスラリの他の成分を別個に、および／または混ぜた状態で分配しえる。スラリ源は、個別の、または混合された研磨スラリ成分を保持する格納容器を例えば含みえる。これら成分は、任意の適切な技術を用いてスラリ槽へと押し出される。
【００２１】
ある実施形態において、研磨剤送出システム１４は、再循環システムである。例えば、研磨スラリは基板１２を切断した後に回収され、将来使うためにリサイクルされる。これらのような場合において、フィルタは、切断粒子が送出システムに入るのを防ぐために用いられえ、すなわち切断粒子は、研磨剤よりも大きく、よってそれらはシステムを詰まらせる作用がある。他の実施形態において、研磨剤送出システム１４は再循環システムではない。この実施形態において、新しい成分が連続的に供給され、使用された成分は廃棄され、すなわちスラリは連続的に新しいものになる。理解されるように、このタイプのシステムは、粒子汚染を初めから防ぐ。ある実現例において、流体（fluid）が高い圧力でスラリ槽に押し出される前に、研磨剤は低い圧力でスラリ槽に押し出される。研磨剤をスラリ槽に移すために、典型的には乾燥した研磨剤が、湿った状態のスラリ槽に運ばれえる。場合によっては、上述の実施形態は、使用済み材料を再循環し、かつ新しい材料をシステムに追加するよう結合されえる。
【００２２】
切断ビーム１１の直径は、パッケージ化された、または光電のデバイスのような小さい部品に切るために小さい。切断ビーム１１は典型的には、切断ビームの直径と同程度の寸法を持つ切断幅を基板中に作る。切断ビームの直径は、一般に、ノズルの開口の直径によって決定される。切断ビームの直径は一般に、ノズルの開口の直径に対応する。必要な条件ではないが、ビームの直径は典型的には約０．０５０ｍｍから約３．０ｍｍのオーダーであり、より具体的には約０．２５ｍｍおよび約０．３ｍｍの間である。この範囲は、典型的にはパッケージ化されたデバイスおよび光電デバイスのためのノコギリの通る道の十分内側である。
【００２３】
図２Ａおよび２Ｂに示されるように、切断ビーム１１は、例えば個別にパッケージ化されたデバイスを形成するときのように直線カット（図２Ａ）、および／または波格子光電デバイス（wave grating photonic devices）を形成するときのように曲線カット（図２Ｂ）を行うために用いられえる。これらのタイプのカットは、基板１２および／または切断ビーム１１を互いに相対的に移動することによって達成されえる。例えば、基板１２は、ステージによって移動されえ、ノズル１６はロボットによって移動されえる。図２Ａにおいて、ｚ軸に向いたビーム１１は、ｘ方向に動かされてｘ方向の直線カット２８の平行な列を作り、ｙ方向に動かされてｙ方向の直線カット３０の平行な列を作る。ｘおよびｙ方向のカットのような直線カットは、ＣＳＰ、ＢＧＡ、ＱＦＮなどのような個々のパッケージ化されたデバイス２４を個別切断するのに適している。このタイプの切断方法でパッケージデバイスを切断する一つの優位性は、切断ビームがｚ軸に沿って基板と相互作用し、それによって個別切断されたパッケージに悪影響を与えうる剪断力の形成を防ぐことである。図２Ｂにおいて、ｚ軸方向のビーム１１は、曲線切断を行うために、ｘおよびｙ方向の両方に動かされる（同時に、または徐々に）。
【００２４】
図３Ａ～３Ｅは、本発明のある実施形態によって基板から切断ビームで個別切断される前および後のリードレス集積回路パッケージを示す図である。例として切断ビームは、一般に、前の図で説明した切断ビームに対応する。図３Ａおよび３Ｂは、個別切断前の基板３２を示す。示されるように基板３２は、複数の集積回路パッケージ３３によって形成される。必要条件ではないが、パッケージ３３は一般に基板３２上でロウおよびカラムの状態で形成される。さらに集積回路パッケージ群３３は、１つ以上の密接してまとめられたグループ３４内に配置される。図３Ｃは、基板３２から切断された後のリードレス集積回路パッケージ３３のグループ３４を示す。グループ３４は、図３Ａおよび３Ｂに示される４つのグループ３４のうちの任意のものに対応しえる。図３Ｄおよび３Ｅは、グループ３４から分離された単一の集積回路パッケージ３５を示す。リードレスパッケージは一般にこの技術においてよく知られ、簡潔さのためにこれ以上詳細には説明されない。
【００２５】
ある実施形態において基板３２は、クワッドフラットパックノーリード（ＱＦＮ）パッケージを含む基板に対応する。ＱＦＮパッケージは一般に、周辺ターミナルパッド群および露出したダイパッドを持つリードレスパッケージを指す。ＱＦＮパッケージは、携帯電話、パーソナルディジタルアシスタント、携帯音楽プレーヤー、携帯ビデオプレーヤーなどを含むさまざまな応用例において用いられえる。ＱＦＮ基板は典型的には、銅キャリヤＡ、および個別のＱＦＮパッケージ３３を基板３２から個別切断するために切断ビームが通るモールド成形材料Ｂを含む。ＱＦＮパッケージは限定事項ではなく、他のタイプのパッケージも用いられえる。
【００２６】
図４Ａ～４Ｄは、本発明のある実施形態によって基板から切断ビームで個別切断される前および後の複数のボールグリッドアレイ（ＢＧＡ）集積回路パッケージを示す図である。例として切断ビームは、一般に、前の図で説明した切断ビームに対応する。ＢＧＡ集積回路パッケージは典型的には、集積回路が、ハンダの個別のボールを通してプリント回路基板のコンタクトに接続するチップのコンタクトによって、プリント回路基板にフェースダウンで実装されることを可能にするパッケージング技術を指す。その製造のあいだ、複数の集積回路チップ（ボールグリッドアレイおよびダイ）は単一の基板（例えばウェーハまたは回路基板）上に形成され、その後、複数の個別の、または単一の集積回路チップに分離される。基板は、全体の製造プロセスのあいだの実質的に任意の点で分離されえるが、基板は典型的にはボールグリッドアレイおよびダイが基板に形成された後で分離される。
【００２７】
説明するために図４Ａは、個別切断の前の複数のＢＧＡ集積回路パッケージ３７によって形成される基板３６を示す。図４Ｂは、個別切断の後のＢＧＡ集積回路パッケージ３７のグループ３８を示す。図４Ｃおよび４Ｄは、グループ３８から分離された後の単一のＢＧＡ集積回路パッケージ３７を示す。ＢＧＡ集積回路パッケージは一般にこの技術においてよく知られ、簡潔さのためにこれ以上詳細には説明されない。
【００２８】
図５は、本発明のある実施形態による個別切断の後の光電デバイスを示す図である。
【００２９】
図６は、本発明のある実施形態による個別切断エンジン４０の簡略化された図である。個別切断エンジン４０は、切断ビーム４４を介して基板４２をより小さな要素部品に個別切断するよう構成される。例として要素部品は、ＣＳＰ、ＢＧＡ、ＱＦＮ、光電デバイスなどでありえる。個別切断エンジン４０は、少なくともノズルアセンブリ４７、研磨スラリ送出アセンブリ４８およびタンクアセンブリ４９によって形成されるジェット流配送ユニット４６を含む。研磨スラリ送出アセンブリ４８は、研磨スラリをノズルアセンブリ４７に送出するよう構成される。ノズルアセンブリ４７は、切断ビーム４４の切断処理を行うために、層流の状態で平行に基板４２に向けてジェット流を吐出するよう構成される。タンクアセンブリ４９は、切断処理のあいだにいったんジェット流が基板４２を通ったら、作用ジェット流を受け取り拡散するよう構成される。
【００３０】
例えば、運転中、研磨スラリ送出アセンブリ４８は、ノズルアセンブリ４７に研磨スラリを供給し、ノズルアセンブリ４７は研磨スラリを基板４２に導く。いったんノズルアセンブリ４７から吐出されると、スラリ中の研磨剤は基板４２に対して、そこから材料を除去するように働く。ほとんど同時に切断ビーム４４は基板４２を通して穴を開ける。穴を形成した後、切断ビーム４４は、タンクアセンブリ４９中に蓄えられた媒体に達するまでそのパスに沿って継続する。
【００３１】
ノズルアセンブリ４７、研磨スラリ送出アセンブリ４８、およびタンクアセンブリ４９は、大きく変更されえる。図示された実施形態において、ノズルアセンブリ４７は、ノズルマニフォールド５２に結合された１つ以上のノズル５０を含む。この１つ以上のノズル５０は、研磨スラリを１つ以上の切断ビーム４４の形で基板４２に向けて導くよう構成される。ノズル５０のそれぞれは、研磨スラリがそれを通して吐出される開口５１を含む。開口５１のサイズは一般に切断ビーム４４のサイズに影響を与え、これは今度は基板４２内の切断幅に影響を与える。ノズルマニフォールド５２は、研磨スラリを研磨剤送出システム４８から１つ以上のノズル５０に送出するよう構成される。示されるように、ノズルマニフォールド５２は、研磨スラリ送出システム４８に１つ以上のチューブ５４Ａを介して結合される。ノズルの個数、よって切断ビームの個数は、それぞれの装置の具体的な要求にしたがって変わりえる。
【００３２】
研磨剤送出システム４８は一方、高圧ポンプ５５、研磨スラリ槽５６、および研磨スラリ源５７を含む。高圧ポンプ５５は、研磨スラリをノズルアセンブリ４７に非常に高い圧力で運び送出するために、流体（fluid）を研磨スラリ槽５６に押し出す。例として、この高圧ポンプは、スラリ槽を約１，０００ｐｓｉから約５０，０００ｐｓｉの間の範囲にある圧力で加圧しえる。スラリ槽５６は、ノズルアセンブリ４７に送られる前に研磨スラリを保持するよう構成され、研磨スラリの成分（例えば研磨剤および流体（fluid））を混合する場所として働きえる。スラリ源５７は、研磨スラリの成分を供給するよう構成される。研磨剤は一般にスラリ槽５６に、例えば約１０および約７５ＰＳＩの間の低い圧力で導入される。スラリ源５７は、再循環であっても、および／または非循環システムであってもよい。すなわちスラリ源５７は、以前に用いられたスラリを供給してもよく、および／またはそれは新しい成分を研磨スラリ槽に供給してもよい。
【００３３】
スラリは、例えば５０ミクロンの切断ビームのような小さな直径の切断ビームを維持するために、完全に空気が存在しないことが必要であるとわかっている。ある実施形態では、まず研磨剤は、個別切断システムに導入されるときに周囲圧力で水に浸漬される。湿った研磨剤はそれからスラリ槽５６に導入され、高圧ポンプを介して高圧水に曝される。いったん研磨剤／水の混合物が加圧されると、研磨スラリは高圧チュービング５４Ａを通ってノズルアセンブリ４７に移動する。
【００３４】
タンクアセンブリ４９を参照して、タンクアセンブリ４９は典型的には、ジェット流を拡散させる媒体６０を蓄えるホールディングタンク５８を含む。この媒体は例えば、基板を切るのに用いられる研磨スラリのようなスラリに対応しえる。場合によっては、研磨スラリは、研磨スラリ槽５６に送られる前に、混合されホールディングタンク５８の中に保持される。例えばホールディングタンク５８は、研磨剤送出アセンブリ４８のための研磨スラリ源として機能しえる。これらのような場合においては、ホールディングタンク５８は、研磨スラリの成分を再充填および除去するための１つ以上の入り口／出口を含みえる。さらにホールディングタンク５８は、研磨スラリ送出アセンブリ４８に結合されえ、より具体的にはスラリ槽に１つ以上のチューブ５４Ｂを介して結合されえる。汚染物質（切断動作によって生じる）が研磨スラリ送出アセンブリ４８に入ることを防ぐために、フィルタメカニズム６１は、ホールディングタンク５８および研磨剤送出アセンブリ４８の間に配置されえる。
【００３５】
研磨スラリは大きく変えられえる。研磨スラリは典型的には研磨剤および流体（fluid）によって形成される。研磨剤および流体は、任意の適切な材料および媒体から選択されえる。例として、Ａｌ2Ｏ3またはガーネットのような研磨剤、および水のような流体が用いられえる。選択される材料のタイプは、これに限定されないが切断能力およびコストを含む多くのファクタに依存する。一般に言って、ガーネットは良好な切断能力を妥当なコストで提供し、一方、Ａｌ2Ｏ3は、より良い切断能力をより高いコストで提供する。使用される研磨剤のサイズは、ノズルにおける開口のサイズ（直径）に依存する。研磨剤のサイズは、一般に、ノズルにおける開口の直径の約１／１０および約１／２の間の範囲であり、より具体的にはノズルにおける開口の直径の約１／４である。さらに研磨剤の水に対するパーセンテージ（重量による）は、一般に、約１％および約２００％の間であり、より具体的には約１０％および約１００％の間であり、さらにより具体的には約４０％である。
【００３６】
基板４２および切断ビーム４４は一般に、線状切断パス（例えば直線および／または曲線の）を作るために互いに相対的に移動される。例えば切断ビーム４４および／または基板４２は移動されえる。移動の方法は、大きく変えられえる。示された実施形態において、個別切断エンジン４０は、ノズルアセンブリ４７を移動できるロボットアセンブリ６４を含む。例えばロボットアセンブリ６４は、ノズルアセンブリ４７のマニフォールド５２に取り付けられた移動腕を含みえる。ロボットアセンブリ６４は、ｘ、ｙおよびｚ軸の周りの回転と共に、ｘ、ｙおよびｚ方向における線状の動きを提供しえる。たいていの場合、ロボットアセンブリ６４はノズルアセンブリ４７を単一平面内で所望の切断パスに沿って移動させることによって、基板４２の全て、または任意の選択された部分が切断ビーム４４（例えばｘ、ｙおよびθz）によって切られえるようにする。集積回路パッケージを切断するとき、ロボットアセンブリ６４は、基板４２を集積回路パッケージに切り出すために（図２Ａ、３および４を参照）ｘ方向において１つ以上のパスを、ｙ方向において１つ以上のパスを作りえる。ロボットアセンブリ６４はまた、ジグザグ状に移動するよう構成されえる。ロボットアセンブリ６４は大きく変えられえる。例えばロボットアセンブリ６４は、リニアアクチュエータ（サーボ、ステッパ）、ＳＣＡＲＡロボットなどから構成されえる。ある実施形態においては、ＳＣＡＲＡロボットアセンブリが用いられる。例としてカリフォルニア州、CarsonのEpson Robotsによって製造されるＳＣＡＲＡロボットアセンブリが用いられえる。
【００３７】
個別切断エンジン４０はまた、基板４２およびそこから切り出される部品を個別切断の前、そのあいだ、およびその後に支持し保持するよう構成されるチャック６６を含む。示されるようにチャック６６は、それを通るように配置される１つ以上の開口６７を含む。開口６７は、切断ビーム４４が基板４２を通ってチャック６６を通り、ホールディングタンク５８内に蓄えられたスラリへと流れることを可能にする。開口構成は一般に、ロボットアセンブリ６４によって作られる切断パスに対応するパスを提供する。例えば、それはｘおよび／またはｙ方向における直線開口として形成されえる。開口は、一つの大きな連続的な開口、または複数の不連続な開口群を含みえる。連続の開口は典型的には、切断ビームが停止されることなくその切断パスを追従できるという利点を有する。開口６７の幅は典型的には切断ビーム４４の直径よりも大きい。
【００３８】
任意の個数のチャックが用いられえる。例えば単一の基板を保持する単一のチャック、または複数の基板を保持する複数のチャックが用いられえる。ある実施形態において、第１チャックは第１方向（例えばｘ）における切断パスのための開口を含み、第２チャックは第１方向とは直交する第２方向（例えばｙ）における切断パスのための開口を含む。集積回路パッケージは、第１チャック上で第１方向において第１切断シーケンスを実行し、その後、基板を第２チャックに搬送し、第２チャック上で第２方向において第２切断シーケンスを実行することによって基板から個別切断されえる。第１および第２チャックの互いに対する位置は、個別切断エンジンの特定の要求にしたがって変わる。ある実施形態において、チャックは互いに列をなして配置される。他の実施形態において、チャックは隣合うように配置される。
【００３９】
チャック６６はそれ自身大きく変わられえる。例えばチャック６６は、静電チャック、機械チャック、真空チャックなどでありえる。示された実施形態において、チャック６６は、基板４２およびパッケージを個別切断の前、その間、およびその後に保持するために真空を提供するように構成される。この特定の実施形態において、チャック６６は真空プラットフォーム６８、および真空プラットフォーム６８の下に設けられた真空マニフォールド７０を含む。真空プラットフォーム６８は一般に基板４２およびパッケージを受けるよう構成される。例えば真空プラットフォーム６８は、個別切断のために基板４２（およびパッケージ）を上向きの位置に置くために、基板４２（およびパッケージ）のモールドされた側を受けるよう構成されえる。真空プラットフォーム６８は一般に、複数の開口（不図示）を含み、そのそれぞれは一般に個別切断されたパッケージの一つに対応する。すなわち真空プラットフォーム６８は、個別切断されるべきそれぞれのパッケージに真空を与える。真空マニフォールド７０は一方、真空プラットフォーム６８の開口のそれぞれに真空を与えるように一般に構成される。たいていの場合、真空マニフォールド２１８は、真空プラットフォーム６８の開口を真空源７２に流体的に結合するチャネルをそこに含む。真空マニフォールド７０は典型的には、チャック６６を個別切断エンジン４０の他の要素に対するその位置において支持するよう働くベース７４にマウントされる。
【００４０】
個別切断エンジン４０は、個別切断エンジン４０のさまざまな要素を制御するコントローラ７６も含みえる。例えばコントローラ７６は、以下に限定されないが、ノズル５０の動きをロボットアセンブリ６４を介して制御する機能、スラリ６０の流れをポンプ５６を介して制御する機能、基板４２を保持する真空を真空源７２を介して制御する機能などの機能を含みえる。コントローラ７６は操作者コンソールおよびシステムのマスターコントローラとして働くように構成されえる。すなわち全てのシステムは、操作者とインタフェースし、ユーザの機能はコントローラを通して実行されえる。コマンドは、操作者が割り当てた仕事の完成を促進するために、全ての要素へと送出され、全ての要素からステータスがモニタされえる。例としてコントローラは、操作者入力を受け付けるキーボード、視覚的表示を提供するモニタ、参照情報を記憶するデータベースなどを含みえる。
【００４１】
ある実施形態において、コントローラ７６は、切断シーケンスを開始するよう構成される。切断シーケンスのあいだ、コントローラは、ノズルおよびそれに付随して切断ビームがロボットアセンブリを介して動くあいだ、切断ビームをオンおよびオフさせえる。ロボットアセンブリがパスに沿ってノズルを移動させつつ切断ビームが連続的に作られるときには、連続的な切断シーケンスが実現されえる。連続的な切断シーケンスのあいだ、例えば切断ビームは、第２方向（例えばｙ）と共に、第１方向（例えばｘ）に移動するときにオンにされえる。加えて、ロボットアセンブリがノズルをパスに沿って移動させつつ切断ビームが逐次オンおよびオフされるとき、逐次切断シーケンスが実現されえる。逐次切断シーケンスのあいだ、例えば、切断ビームは第１方向（例えばｘ）に移動するときにオンにされ、第２方向（例えばｙ）に移動するときにオフにされえる。
【００４２】
集積回路パッケージを作る方法（プロセスによる製品）がこれから議論される。例として、集積回路パッケージは、前述されたもののうちの任意の一つでありえる。この方法は一般に、基板上に複数の集積回路パッケージを形成することによって始まる。例えばＱＦＮパッケージの場合、パッケージは一般にメタルストリップまたはキャリヤ（例えば銅）上にグループの形で形成される。メタルストリップは、それぞれの個々のＱＦＮパッケージについて、露出されたダイアタッチパッド（die attach pad）および複数の周辺端子パッドを含むよう処理される。ダイは一般に、従来のダイアタッチ材料を用いてダイアタッチパッドのそれぞれに取り付けられる。このダイはまた複数の周辺端子パッドに複数のワイヤを介して結合される。ダイ、ワイヤ、露出された周辺端子パッドおよび露出されたダイアタッチパッドの部分を封止または覆うためには、モールド化合物（mold compound）が一般に用いられる。ダイそれ自身は典型的には、モールド化合物およびメタルストリップの間に挟まれる。モールド化合物は、ダイを保護するのを助けるのと同時に、ワイヤおよび端子パッドが電気的に互いに絶縁された状態を維持するのを助ける。
【００４３】
いったんパッケージが基板上に形成されると、基板は、個々の集積回路パッケージを基板から分離するために、切断ビームで切られる。これは、基板の表面上に入射させられ、例えばＱＦＮ基板のメタルストリップおよびモールド化合物を通して切り出すよう構成される１つ以上のジェット流で達成されえる。ジェット流は一般に、例えば長方形または正方形（例えば図２２Ａ～Ｊまたは図２３Ａ～Ｂを参照）に集積回路パッケージを切り出すように移動するよう構成される。
【００４４】
基板は、さまざまな技術を用いて切断されえる。そのような技術のうちの一つがここで図６を参照して説明される。基板は、例えば個別切断エンジンのローディングドックにおいて、受け入れられ、個別切断エンジン中に搭載される。いったん受け入れられると、基板４２は、搬送アセンブリ（不図示）によってチャック６６上に置かれる。配置のあいだ、基板４２は、参照表面（例えばアライメントピン）に対してアラインされ、真空源７２によって作られる吸引力を用いてチャック６６の上面に固定または保持される。その後、ノズルアセンブリ４７は、チャック６６上に保持された基板４２に対して開始位置に移動される。いったん位置につくと、研磨スラリ送出システム４８は、研磨スラリをノズルアセンブリ４７に送出し、研磨スラリはそれからノズル５０から押し出される。研磨スラリは、基板４２がチャック６６によって保持されながら、基板４２に当たって基板４２を切断するジェット流になる。ノズルアセンブリ、およびそれによってジェット流は、集積回路パッケージを基板から分離するために、それからロボットアセンブリ６４を介して切断パスに沿って移動される。切断シーケンスのあいだ、ジェット流中の研磨スラリは、基板４２およびチャック６６中の開口６７を通過して、ホールディングタンク５８の中で集められる。
【００４５】
図７Ａおよび７Ｂは、本発明のある実施形態によるノズルアセンブリ８０の図である。図７Ａは、ノズルアセンブリ８０の断面における前面図であり、図７Ｂは、ノズルアセンブリ８０の断面における側面図である。例としてノズルアセンブリ８０は、一般に図６に示されたマニフォールドアセンブリ４７に対応しえる。ノズルアセンブリ８０は一般に、ノズルマニフォールド８４に流体的に結合された１つ以上のノズル８２を含む。この特定の構成において、ノズルアセンブリ８０は、複数のノズル８２を含むことによって、複数のジェット流が発生されえるようにする。理解されるように、複数のジェット流は、基板を個別切断するのに必要な時間の量を減らしえ、すなわちノズルが多いほど一般にはシステムのサイクルタイムが減る。例えばノズル８２のそれぞれによって作られるそれぞれのジェット流は、基板上に位置する異なるグループのパッケージされたデバイスを同時に切断するよう構成されえ、例えば図３Ａおよび３Ｂに示された基板上に位置する集積回路パッケージの４つのグループを切断する。
【００４６】
示されるように、マニフォールド８４は、１つ以上の第１継手（couplings）８６Ａを受けるよう構成された１つ以上の第１継手レセプタクル（coupling receptacles）８５Ａを含む。第１継手８６Ａは、スラリ送出アセンブリ（例えば図６のアセンブリ４８）からのスラリ送出チューブ８７を受けるよう構成される。マニフォールド８４は、１つ以上の第２継手８６Ｂを受けるよう構成された１つ以上の第１継手レセプタクル８６Ｂも含む。第２継手８６Ｂのそれぞれは、個々のノズル８２を受けるよう構成される。カラー９０は、ノズル８２を第２継手８６Ｂの末端に対して保持するよう用いられえる。
【００４７】
マニフォールド８４は、さらに、第１および第２レセプタクル８５Ａおよび８５Ｂ、およびそれによってスラリ送出アセンブリをノズル８２に流体的に結合する複数のチャネル９２、９４、９６をその中に含む。チャネルは、大きく変えられえる。チャネルは一般に１つ以上のスラリ受け取りチャネル９２、メインチャネル９４、および１つ以上のスラリ送出チャネル９６を含む。スラリ受け取りチャネル９２は、第１継手レセプタクル８５Ａをメインチャネル９４に接続する。スラリ送出チャネル９６は、第２継手レセプタクル８５Ｂをメインチャネル９４に接続する。マニフォールド８４はまた、マニフォールドアセンブリ８０をロボットアセンブリに取り付ける１つ以上のスルーホール９７を含みえる。
【００４８】
動作中、第１継手レセプタクル８５Ａにマウントされている第１継手８６Ａは、スラリをスラリチューブ８７から受け取り、スラリをスラリ受け取りチャネル９２に送る。スラリ受け取りチャネル９２は、スラリを第１継手８６Ａから受け、スラリをメインチャネル９４に送る。メインチャネル９４は、スラリをスラリ受け取りチャネル９２のそれぞれから受け取り、スラリをスラリ送出チャネル９６のそれぞれに送る。スラリ送出チャネル９６は、スラリをメインチャネル９４から受け、スラリを第２継手８６Ｂに送る。第２継手はスラリをスラリ送出チャネル９６から受け、スラリをノズル８２のそれぞれに送る。その後、スラリはノズル８２の開口８８を通して出される。
【００４９】
継手８６Ａ、チューブ８７、スラリ受け取りチャネル９２およびメインチャネル９４は、一般に大きな直径であり、それにより加圧されたスラリを大量に非常に遅い速度で移動させ、配管、マニフォールドおよび管継手への摩耗を防ぐ。例として直径は約５ｍｍである。スラリ送出チャネル９６および継手８６Ｂは一方、典型的にはより小さい直径を有する。例として直径は約３ｍｍでありえる。ノズル８２それら自身が小さい直径の開口８８を含む。スラリを小さい開口８８を通して「押し出すこと」は、スラリがノズル８２を非常に高速で、細かい直径の中を出るようにさせる。ノズル開口８８のサイズは、一般に所望の切断幅に基づいて選択される。開口８８の長さは一般に、研磨剤のサイズおよび所望のビーム直径に合うように構成され、それによってスラリがノズル８２を秩序を保って、予測可能なように、すなわち平行に通って出るようにする。理解されるように、ノズル開口は、外に出るビームは層流で直線のまま（かつ加圧された流れの中には空気が存在せずに）維持されるので、使用中に広がらない。例として、ノズル開口の直径は、約０．０５０ｍｍから約３．０ｍｍでありえ、より具体的には約０．２５ｍｍから約０．３ｍｍでありえる。加えてノズル開口の長さは、約２Ｄおよび約２０Ｄの間でありえ、より具体的には約１０Ｄおよび約１５Ｄの間でありえ、ここでＤ＝ノズル開口の直径である。
【００５０】
ある実施形態において、メインチャネル９４は、マニフォールド８４を通して一方の側からもう一方の側へと完全に穴を開け、それからその穴をプラグ９８のセットで封じることによって形成され、スラリ受け取りおよびスラリ送出チャネル９２、９６は、マニフォールド８４を通してマニフォールド８４の反対側からそれぞれメインチャネル９４へと部分的に穴を開けることによって形成される。スラリ受け取りおよびスラリ送出チャネル９２、９６は一般にメインチャネル９４に直角である。マニフォールド、継手、およびノズルは一般に、それらを通って流れるスラリの効果に耐える材料から形成される。これらの要素は一般に、ステンレス鋼のような高硬度材料から形成される。
【００５１】
図８は、ノズル１００の断面における側面図である。例としてノズル１００は一般に、図７Ａおよび７Ｂに示されるノズル８２に対応する。ノズル１００は一般に、ノズルボディ１０４に取り付けられたノズルチップ１０２を含む。ノズルチップ１０２は、開口１０５を含む。ノズルチップは好ましくは、ノズル出口における摩耗を最小化するために高硬度材料によって形成される。ある実施形態において、ノズルチップ１０２は、ステンレス鋼から形成され、開口１０５はダイヤモンド材料から形成される。開口はまた、カーバイド材料からも形成されえる。開口１０５の直径および長さは典型的にはデバイスの特定の要求によって変わる。上述のように直径は約０．０５ｍｍおよび約３．０ｍｍの間でありえ、長さは約２Ｄおよび約２０Ｄの間でありえ、ここでＤ＝ノズル開口の直径である。
【００５２】
ノズルボディ１０４は、ノズルチップ１０２を受けるチップレセプタクル１０６、および例えば図７の継手８６Ｂのような継手の末端を受けるレセプタクル１０８を含む。チップレセプタクル１０６は、ノズルチップ１０２と合うことによって、ノズルチップがそこに位置することを可能にするスロープを含む。示されるようにノズルチップは、ノズルボディ１０４のレセプタクル１０６に配置されるとき、ノズルボディ１０４の底面表面を超えて伸びえる。シートレセプタクル（seat receptacle）１０８は、継手の末端と合うスロープを含むことによって、継手の末端がその中に位置することを可能にする。ノズル１００はまた、ノズルチップ１０２の上に位置する保持メカニズム１１０を含む。保持メカニズムは大きく変わりえる。ある実施形態においてはノズルボディ１０４は、ステンレス鋼から形成され、保持メカニズム１１０は焼結された金属から形成される。示されるようにシートレセプタクルの内側表面、保持メカニズム、およびノズルチップ入り口は、協働して円錐状入り口点を形成する。
【００５３】
ノズル１００の寸法がある実施形態に基づいてここで説明される。シートレセプタクルのスロープは、中心から約３０度であり、または全体で６０度である。チップレセプタクルのスロープは、中心から約１１度であり、または全体で２２度である。ノズルボディは、約９．５ｍｍの長さであり、その最も広い部分で約１２ｍｍの直径を有し、その最も薄い部分で約９ｍｍの直径を有する。シートレセプタクル開口は、約７．８ｍｍであり、開口１０５の直径は約０．３００ｍｍ±０．００３ｍｍである。ノズルチップは約４ｍｍの長さであり、開口は約３ｍｍの長さである。さらにダイヤモンドノズル伸長部距離（ボディおよびチップの表面間の距離）は、約０．１～０．５ｍｍでありえる。
【００５４】
図９は、本発明のある実施形態による研磨スラリ送出アセンブリ１１２の断面における側面図である。例として研磨スラリ送出アセンブリ１１２は一般に図６の研磨スラリ送出アセンブリに対応する。研磨スラリ送出アセンブリ１１２は一般に、スラリ保持槽１１４、流体源１１６、および研磨剤カートリッジ１１８の形の研磨剤源を含む。スラリ保持槽１１４は、個別切断エンジンによって用いられる研磨スラリ１２０を保持するよう構成される。研磨スラリ１２０は一般に、水のような流体、およびガーネットのような研磨剤を含む。スラリ槽１１４は流体源１１６からの流体を受け、スラリ保持槽１１４の上に位置する充填バルブ１２２を通して研磨剤カートリッジ１１８から研磨剤を受ける。研磨スラリ１２０を個別切断エンジンのノズルアセンブリに供給するために、スラリ保持槽１１４は加圧され、研磨スラリ１２０は、スラリ保持槽１１４の底部に位置するポート１２４（または槽１１４の上部に接続された配管）を通して放出される。
【００５５】
スラリ保持槽１１４は、高圧ポンプ１２６によって加圧される。高圧ポンプ１２６が圧力を加えるやり方は広く変わりえる。示される実施形態において、高圧ポンプ１２６は、流体を流体源１１６からスラリ保持槽１１４に、スラリ保持槽１１４が適度に加圧されるまで押し出す。例としてスラリ保持槽は、約１，０００ＰＳＩおよび約５０，０００ＰＳＩの間で加圧されえる。
【００５６】
研磨剤カートリッジ１１８は、新しい研磨剤材料をアセンブリ１１２に供給するよう構成される。空にされるとき、研磨剤カートリッジ１１８は、アセンブリ１１２から取り除かれ、新しい研磨剤材料で満たされた新しい研磨剤カートリッジ１１８がアセンブリ１１２に挿入される。この特定のやり方は、汚染物質が個別切断エンジンに入るのを防ぐ。カートリッジ１１８に満たされた研磨剤材料は、湿っていても乾いていてもよい。しかし示される実施形態においてカートリッジは乾いた研磨剤材料だけで予め満たされている。これはカートリッジ１１８の重量を減らすことによって、操作者によって容易に取り扱えるようになされる。いったんカートリッジ１１８がアセンブリ１１２に接続されると、乾いた研磨剤を「湿らせる」ことによってシステム中の空気を減らすことを助けるために、流体がカートリッジ１１８内に導入される。理解されるように、加圧された流れの中に空気が存在しないことは、ノズル開口が広がるのを防ぐことを助ける。流体はまた、湿った研磨剤（スラリ）がスラリ保持槽へと移動することを助けえる。
【００５７】
図９に示されるように、ダイヤフラムポンプ１２８が、研磨剤材料を「湿らせる」ために流体を研磨剤カートリッジ１１８に供給し、かつ「湿った」研磨剤材料をスラリ保持槽１１４に追いやるために用いられる。ダイヤフラムポンプは一般に、低い圧力において動作し、例えば約１ＰＳＩおよび約７５ＰＳＩの間である。ダイヤフラムポンプ１２７は、流体を流体源から直接受け取りえ、またはそれは流体をスラリ保持槽１１４から示されるように間接的に受け取りえる。動作中、ダイヤフラムポンプ１２７は、流体をカートリッジ１１８に押し出し、それによって流体が研磨剤と混ざり、湿った研磨剤をカートリッジ１１８から槽１１４へ充填バルブ１２２を通して追いやるようにする。アセンブリ１１２の要素を洗って流すために、アセンブリ１１２は、流体をアセンブリ１１２に導入する洗浄水バルブ１２８、およびシステムから空気または流体を除去するためのドレイン１２９を含みえる。
【００５８】
研磨スラリ送出アセンブリ１１２の動作シーケンスがここである実施形態に基づいて説明される。シーケンスは、水をカートリッジ１１８に導入するために、一般に洗浄水バルブ１２８を開くことによって開始する。いったんカートリッジ１１８が水で満たされると、洗浄水バルブ１２８は閉じられる。その後、スラリ保持槽１１４の充填バルブ１２２が開かれる。いったん開かれると、ダイヤフラムポンプ１２８がオンにされ、それによって研磨剤がカートリッジ１１８からスラリ保持槽１１４へ吸引される。いったん保持槽１１４が研磨剤で満たされると、ホースおよび充填バルブ１２２を洗うために洗浄水バルブ１２８が開かれる。システムが洗われた後、ダイヤフラムポンプ１２８はオフにされ、すなわち閉鎖され、充填バルブ１２２および洗浄バルブ１２８は閉じられる。研磨スラリ送出アセンブリ１１２は、こんどは研磨剤をノズルアセンブリに押し出す準備ができている。特に、高圧ポンプ１２６がオンにされ、それによってスラリ保持槽が加圧され、研磨スラリ１２０がスラリ保持槽１１４から押し出されノズルアセンブリに入れられる。
【００５９】
図１０は、本発明のある実施形態による湿式スラリフィルタ構成（wet slurry filter arrangement）１３０の簡略化された側面図である。例としてフィルタ構成１３０は、ホールディングタンクおよび槽（図６参照）の間で再循環送出アセンブリにおいて用いられえる。フィルタ構成１３０は、複数のフィルタ要素１３２を含み、これらは一つの上にもう一つが層状に重ねられる。それぞれのフィルタ要素１３２は、容器１３４およびフィルタ１３６を含む。フィルタ１３６は、容器１３４を第１および第２チャンバ１３８および１４０に分離するよう構成される。フィルタ１３６は好ましくは、良好な研磨剤材料が第１チャンバ１３８から第２チャンバ１４０に流れことを可能にし、一方で、サイズの大きすぎる材料または汚染された材料がそれらを通って（例えばサイズを超えた材料）流れることを防ぐ。これは一般に、良好な研磨剤材料のサイズと同様に寸法が定められた複数の開口１４２を有するメッシュスクリーンで達成され、すなわち開口のサイズより小さなスラリ中の粒子は開口１４２を通過し、一方で、開口１４２のサイズより大きい粒子は開口を通ることが阻止される。要するに、サイズが大きすぎる材料は第１チャンバ１３８に保持され、良好な材料が第２チャンバ１４０に保持される。例として開口のサイズは、約２０メッシュおよび約５００メッシュの間でありえ、より具体的には約１００メッシュおよび約１５０メッシュの間でありえる。
【００６０】
湿式スラリフィルタ構成１３０を利用するために、それぞれのフィルタ要素１３２は、使われたスラリを受ける使用済みスラリ入り口１４２を含む。例えば、以前に基板を切断するために使用されたスラリである。理解されるように、使用済みスラリは、基板の切り屑からの粒子を含みえる。使用済みスラリ入り口１４２は、第１チャンバ１３８に位置し、それによって使用済みスラリが第１チャンバ１３８に導入されることを可能にする。それぞれのフィルタ要素１３２はまた、過大スラリ出口（oversized slurry outlet）１４４および良好スラリ出口１４６を含む。粗悪スラリ出口１４４は、第１チャンバ１３８に位置し、良好スラリ出口１４６は第２チャンバ１４０に位置する。出口１４４および１４６は、一般に入り口１４２の反対に位置し、入り口および出口はフィルタ要素の対向する末端にある。動作中、使用済みスラリは、第１チャンバ１３８に導入される。それが第１チャンバ１３８のある端部から第１チャンバ１３８のもう一端へと通るときに、良好なスラリはフィルタ１３６を通って第２チャンバ１４０に落ちる。いったん第２チャンバ１４０に入ると、良好なスラリは良好スラリ出口１４６から出る。良好スラリ出口１４６のそれぞれからの良好スラリは、統合され、再びシステムへと導入される。第１チャンバ１３８中に残ったスラリは、粗悪スラリ出口１４４から出る。フィルタ要素１３２のそれぞれからの粗悪なスラリは、統合され、システムから取り除かれる。
【００６１】
粒子は小さいので、フィルタ構成のそれぞれのサイズも小さくなりえる。例としてフィルタ構成のそれぞれは、約３００から約６００ｍｍの間の長さ（対向する側から）、約１００から約４００ｍｍの間の幅、および約２０から約２００ｍｍの間の高さを有しえる。理解されるように、複数のフィルタ要素は、互いの上に層状に重ねられえ、それによってスラリが濾過される速度を増すことができる。例として湿式スラリフィルタ構成１３０は、２～２０フィルタ要素を含みえる。
【００６２】
図１１は、本発明のある実施形態によるチャックアセンブリ１５０の上面図である。チャックアセンブリ１５０は一般に個別切断されていない基板、およびそれから切り出された個別切断された集積回路パッケージを切断ビームで実行される個別切断プロシージャの前、その間、およびその後に保持するよう構成される。チャックアセンブリ１５０は一般に、複数の開口１５４および複数のスロット１５６を有するチャック１５２を含む。開口１５４は、それを通して真空を提供することによって、基板をその上に保持する。スロット１５６は、基板を切断するとき、それを通ってジェット流が通過する通路を提供する。例としてチャック１５２は一般に、図６に示されるチャックに対応する。
【００６３】
開口１５４およびスロット１５６の構成は大きく変わりえる。一般に、チャック１５２は、ロウおよびカラム状に配列された１つ以上のグループの開口１５４を含む。スロット１５６は空間的に開口１５４から分離され、典型的には開口１５４と並んでロウまたはカラム状に配置される。示される実施形態において、スロット１５６はカラム状に配置される。たいていの場合、開口１５４の最初および最後のカラムまたはロウの外で、開口１５４のそれぞれのロウおよびカラムの間にスロット１５６がある。スロット１５６は、スターターホール１５８を含みえる。スターターホール１５８は、切断パスが始まることができる場所を提供する。スターターホール１５８の構成および数は一般に基板上に形成されるパッケージの構成（例えばグループの数、パッケージの間隔など）、基板を切断するために用いられるノズルの個数（例えば単一、複数）、および基板を切断するのに用いられる切断シーケンス（例えば連続、逐次など）に依存する。
【００６４】
チャックアセンブリ１５０は任意の個数のチャック１５２を含みえる。単一のチャックを用いるとき、線状カットの第１セットは、基板がチャックに対して第１位置にあるときに実行されえ、線状カットの第２セットは、基板がチャックに対して第２位置にあるときに実行されえる。例えば基板は、基板上で直交カットを作るために、カットのセットの間で回転されえる。切断パスが単一の方向であるが、基板上での複数の方向のカットも実行されえ、それによって複数の正方形または長方形のパッケージを残すことができる。複数のチャックを用いるとき、線状カットの第１セットは、第１チャック上で第１方向にあるときに実行されえ、線状カットの第２セットは、第２チャック上で第２方向にあるときに実行されえる。この実現例において、スロットの位置は一般に、チャック上で実行されるカットの方向に依存する。例えばもしチャックがｘ軸切断のために構成されるなら、スロットはｘ方向（カラム）に配置され、もしチャックがｙ軸切断のために構成されるなら、スロットはｙ方向（ロウ）に配置される。
【００６５】
図１１には一つのチャック構成しか示されていないが、これは限定ではなく、他の構成も用いられえることに注意されたい。例えば図１２Ａ～１２Ｃは、それぞれ、チャックの異なる構成を示す。図１２Ａにおいてそれぞれのスロットは、スターターホール１５８を含み、全てのスターターホール１５８はスロット１５６の同じ側にある。図１２Ｂにおいてそれぞれのスロット１５６は、スターターホール１５８を含むが、スターターホール１５８は、スロット１５６の反対側の間で前後に交替する。図１２Ｃにおいて、スロットは、複数の空間的に分離されたスロットではなく一つの連続するスロット（例えばジグザグ構成）によって形成される。
【００６６】
図１３は、本発明のある実施形態によるチャックアセンブリ２００の透視図である。例としてチャックアセンブリ２００は、図６のチャックに対応する。チャックアセンブリ２００は一般に個別切断されていない基板、およびそれから切り出された個別切断された集積回路パッケージを切断ビームで実行される個別切断プロシージャの前、その間、およびその後に保持するよう構成される。チャックアセンブリ２００は、一般に第１チャック２０２および第２チャック２０４を含む。第１チャック２０２は、基板（およびそれから形成された集積回路パッケージ）をｙ軸切断の間に保持するよう構成され、第２チャック２０４は、基板（およびそれから形成された集積回路パッケージ）をｘ軸切断の間に保持するよう構成される。与えられた基板について、基板は典型的には、例えばｙ方向のような第１方向に切断され、その後、ｘ方向のような第２方向に切断される。理解されるように、この交差切断技術は、基板から長方形または正方形の集積回路パッケージを切り出すよう構成される。
【００６７】
典型的なシーケンスは、基板を第１チャック２０２上に配置すること、複数の切断を第１チャック２０２上でｙ軸において行うこと、その後、基板を第２チャック２０４に転送し、それから第２チャック２０４上でｘ方向において複数のカットを行うことを含みえる。カットは、ロボットアセンブリを介してｘおよびｙ方向に動かされる１つ以上の切断ビームによって行われえる。さらに転送は、基板をピックアンドプレースするためのピックデバイスを用いるある種のピックアンドプレースマシン、および基板を移動するロボットアセンブリで達成されえる。
【００６８】
チャック２０２および２０４のそれぞれは、ベース２０６上で支持され、真空プラットフォーム２０８および真空マニフォールド２１０を含む。示されるように真空プラットフォーム２０８は、真空マニフォールド２１０上に配置され、真空マニフォールド２１０は、ベース２０６上に配置される。これら要素は、基板およびそれから切り出された集積回路パッケージを真空で保持するよう共に働くよう構成される。これら要素はまた、切断ビームがそれを通ってｚ方向に導かれるよう共に働くように構成される。これら要素は、任意の適切な手段を用いて取り付けられえる。
【００６９】
図１４を参照して、チャックアセンブリ２００が詳細に説明される。真空プラットフォーム２０８は、その上に基板を受けるように構成される。真空プラットフォーム２０８は、その上に基板を保持するための、それを通して真空を提供する複数の開口２１２を含む。これら開口２１２は大きく変わりえる。開口構成およびサイズは一般に基板のサイズ、およびそれから切り出される集積回路パッケージのサイズおよび個数に依存する。たいていの場合、それぞれの集積回路パッケージについて開口が存在する。さらに開口は、典型的にはロウおよびカラムでグループ化される。ロウおよびカラムは、１つ以上のグループの一部でありえる。示される実施形態において、ロウおよびカラムは、４つのグループに分離される。例としてこれら４つのグループは、図３Ｂの基板上に示される４つのグループに対応する。
【００７０】
真空プラットフォーム２０８はまた、ｘおよびｙ軸に沿って切断するときそれを通して切断ビームが通る空間を提供する複数のスロット２１４を含む。スロット２１４は一般に、開口２１２の間の空間に配置される。スロット２１４の位置は一般に、基板のノコギリ通路（saw street）、すなわち切断のためにだけに用いられる集積回路パッケージ間の空間と一致する。スロット２１４のパスは、単一の方向（例えばｘまたはｙ）に方向付けられえ、またはそれらは２方向（例えばｘおよびｙ）でありえる。示される実施形態において、チャックのそれぞれの上のスロットは、単一の方向に方向付けられる。たいていの局面において同様であるが、チャック２０８のそれぞれは、異なる切断方向に用いられるよう構成され、よってスロット２１４は、２つのチャック２０２および２０４の真空プラットフォーム２０８上に異なる方向において配置される。示されるようにスロット２１４Ａは第１チャック２０２のｙ方向に直線状に配置され、スロット２１４Ｂは第２チャック２０２のｘ方向に直線状に配置される。
【００７１】
真空プラットフォーム２０８のそれぞれはまた、基板を真空プラットフォーム２０８上にアライメントさせる１つ以上のアライメントピン２１６を含む。アライメントピン２１８は、基板上のアライメントホール内に伸びるよう一般に構成される。
【００７２】
真空プラットフォーム２０８と同様に、真空マニフォールド２１０は、ｘおよびｙ軸に沿って切断するとき、ジェット流がそれを通って通過する空間を提供する複数のスロット２１８を含む。スロット２１８の真空マニフォールド２１０内での位置は、一般に真空プラットフォーム２０８でのスロット２１４の位置に一致し、すなわちそれらは同様のサイズおよび方向を有し、それらは真空プラットフォーム２０８が真空マニフォールド２１０に取り付けられるときにアラインされる。
【００７３】
真空マニフォールド２１０はまた、真空通路を真空ペデスタル２０８の開口２１２に提供する複数の真空チャネル２２２を含む。チャネル２２２は、大きく変わりえる。チャネル構成およびサイズは、スロット２１４／２１８の方向と同様、真空ペデスタル開口２１２のサイズおよび構成に依存する。示される実施形態において、開口２１２のそれぞれのロウまたはカラムについてチャネル２２２がある。チャネル２２２は典型的にはスロット２１４／２１８の間で直線状に走る。よって第１チャック２０２の真空マニフォールド２１０Ａ中のチャネル２２２Ａはｙ方向に走り、第２チャック２０４の真空マニフォールド２１０Ｂ中のチャネル２２２Ｂはｘ方向に走る。チャネル２２２は典型的には、真空マニフォールド２１０を通して伸びる１つ以上の開口２２６と交差するメインチャネル２２４に結合される。開口２２６は、チャックアセンブリ２００のベース２０６中の開口２２８の一致するセット（coinciding set）と嵌るように構成される。これら開口は、ベース２０６を通して走り、真空取付具（vacuum fittings）２３０に結合し、これらは真空配管（不図示）を介して真空源に結合する。
【００７４】
ベース２０６は、チャック２０２および２０４を互いに対して、および例えば図６の個別切断エンジンのような個別切断エンジンに対してそれらの所望の位置に支持するよう構成される。ベース２０６は、空隙２３２のペアを含み、それらのそれぞれはチャック２０２および２０４の一つの下に配置される。空隙２３２は、ｘおよびｙ軸に沿って、すなわちスロット２１４／２１８を通して切断するとき、それを通してジェット流が通過する空間を提供する。空隙２３２を囲むベース２０６の部分は、チャック２０２および２０４をベース２０６に接続する点として働く。空隙２３２の周辺は、チャック２０２および２０４の周辺よりも小さく、よってベース２０６は、チャック２０２および２０４が留まりまたは取り付けられえる肩部２３４を提供する。
【００７５】
真空プラットフォーム２０８またはその部分は、以下に限定されないが変形可能な、および／または堅固な材料を含むさまざまな材料から形成されえる。例として真空プラットフォームは、セラミック、金属、プラスチック、ゴムおよび／またはそれらのような材料から形成されえる。真空プラットフォーム２０８は、ジェット流切断シーケンスの激しさに耐えうる材料から好ましくは形成されえる。代替としてまたは加えて、真空プラットフォーム材料は、商業的に満足のいくサイクル数だけ、切断の前、その間、およびその後に行われえるイオン除去水による濯ぎプロセスに耐えることができることが好ましい。代替としてまたは加えて、真空プラットフォーム材料は、製造される集積回路へのダメージを防ぐために帯電防止特性を備えることが好ましい。代替としてまたは加えて、真空プラットフォーム材料は、切断の間および切断後に基板および／または個別のパッケージの平行および／または回転移動を防ぐために、基板の下面に対して高い摩擦係数を備えることが好ましい。代替としてまたは加えて、真空プラットフォーム材料は、封止機能を持つ表面を提供することが好ましい。例えば真空が真空開口を通してパッケージに与えられるとき、パッケージに接触する表面がパッケージのエッジの形に変形して、それによって真空プラットフォームおよびパッケージの表面の間の境界を封止できる。
【００７６】
ある実施形態において、真空プラットフォームは、カリフォルニア州のDowneyのMcDowell & Company、またはカリフォルニア州のHaywardのPacific State Felt & Mfg. Co. Inc. から入手可能な合成材料「ＶＩＴＯＮ」のようなゴムから形成される。可撓性のＶＩＴＯＮ材料は、適合可能および／または圧縮可能であることに加えて、機械加工性、帯電防止特性、洗浄化学物質に対する相対的不活性、および真空プラットフォームで採用されるときの一般的な耐久性についての実質的な優位性も提供する。「ゴム化」という語が用いられるが、真空プラットフォームはゴム材料には限定されず、「ゴム化」という語は、上述の特性（例えば封止）のうちのいくつかを指すのに用いられる。他の実施形態において、真空プラットフォームは、Ｃｏｒｒａｘステンレス鋼のようなステンレス鋼から形成される。この鋼材は、約４８～５０ＲＣの間の硬度を有しえる。さらに他の実施形態において、真空プラットフォームは、材料の組み合わせから形成されえる。例えば真空プラットフォームは、ＶＩＴＯＮから形成された上側レイヤおよびステンレス鋼から形成された下側レイヤを含みえる。
【００７７】
真空マニフォールドは、例えばセラミック、金属、プラスチック、ゴムなどのような真空プラットフォームと同様の材料から形成されえる。ある実施形態において、真空マニフォールドは、ステンレス鋼から形成される。例としてステンレス鋼は、Ｃｏｒｒａｘステンレス鋼でありえる。この鋼材は、約４８～５０ＲＣの間の硬度を有しえる。
【００７８】
真空プラットフォームおよびマニフォールドは、これに限定されないが機械加工、モールドなどを含む任意の適切な技術を用いて形成されえる。例えばステンレス鋼を用いるとき、開口およびスロットはＥＤＭによって形成されえる。ゴムのような材料を用いるとき、スロットは、初期切断シーケンスの間に個別切断エンジンの切断ビームによって形成されえる。すなわち切断ビームは、材料を通して切断し、必要となるスロットをそこに形成するのに用いられえる。真空ペデスタルは、以下に限定されないが、ボルト、接着剤、溶接、クランプなどのような従来の締め付け具を含む任意の適切な取付切断を用いて真空マニフォールドに取付されえる。ゴム化された真空ペデスタルを用いるとき、真空ペデスタルは、真空マニフォールドにグルーまたはエポキシのような接着剤を介して取り付けられえる。真空ペデスタル／マニフォールドの組み合わせは、１つ以上のボルトを介してベースに締め付けられえる。
【００７９】
図１５および１６を参照して、チャック２０２および２０４がより詳細に説明される。両方の図において、基板Ｓは、切断シーケンスの間、チャック２０２または２０４に保持されている。基板は典型的にはアライメントピン２１６を介してチャック２０２または２０４にアラインされる。図１５に示されるように、真空プラットフォーム２０８は、それぞれのパッケージＰについての真空開口２１２を含み、よって基板Ｓの全体がそれから切り出されるそれぞれの個々のパッケージＰと共に真空プラットフォーム２０８に個別切断の前、その間、およびその後に吸引力（例えば真空）を介して保持される。詳細に説明するなら、真空プラットフォーム２０８は、真空マニフォールド２１０上に配置され、開口２１２のそれぞれのロウ（またはカラム）は、真空マニフォールド２１０内の真空チャネル２２２の上に配置される。それぞれの真空チャネル２２２は、真空マニフォールド２１０のメインチャネル２２４に接続し、メインチャネル２２４は真空マニフォールド２１０の開口２２６に接続する。さらに真空マニフォールド２１０は、ベース２０６上に配置され、真空マニフォールドの開口２２６はベース２０６の開口２２８と噛み合う。開口２２８は、ベース２０６を通して走り、真空配管および真空取付具（不図示）を介して真空源に結合する。真空源がオンにされるとき、基板Ｓおよびそれから切り出される個々のパッケージＰを真空プラットフォーム２０８の表面に固定するため、吸引力が前述の真空通路（矢印によって示される）を通して引かれる。
【００８０】
図１６に示されるように、真空プラットフォーム２０８は、真空マニフォールド２１０の対応するスロット２１８とアラインされるスロット２１４を含む。スロット２１４／２１８は、協働してチャック２０２または２０４の開口２１９を形成する。開口２１９は、ベース２０６中の空隙２３２上に配置される。開口２１９の長さは典型的には空隙２３２の長さと同じサイズか、またはそれより小さい。切断シーケンスの間、ジェット流ＪＳは、基板を通って切断し、チャック２０２または２０４の開口２１９およびベース２０６の空隙２３２を通って通過する。空隙１３２を通って通過した後、ジェット流ＪＳは、前述のようにホールディングタンク内に拡散されえる。加えて、ジェット流ＪＳは、基板Ｓに直線カットＣを形成するために開口２１９を通して直線状に移動する。例としてジェット流ＪＳは、用いられるチャックに依存してｘまたはｙ方向に移動されえる。
【００８１】
図１５または１６に示されないが、真空プラットフォーム２０８の上側レイヤは、吸引力が供給されるとき、真空プラットフォーム２０８の上側表面および基板Ｓおよびそれから切り出される個別パッケージＰの底部表面の間に封止を提供するために、変形可能な材料を含みえる。上側レイヤは、真空プラットフォーム２０８の連続的な部分でありえ、またはそれはそこに固着される別個の要素でありえる。封止は、真空通路を封止するために、チャック２０２および２０４のさまざまなレイヤのそれぞれの間で提供されえる。
【００８２】
図１７Ａ～Ｆは、本発明のある実施形態による真空プラットフォーム２５０の図である。真空プラットフォーム２５０は、ｙ方向における直線カットを可能にするよう構成される。よって真空プラットフォーム２５０は、一般に図１３および１４に示される真空プラットフォーム２０８Ａに対応する。説明すると、図１７Ａは、プラットフォーム２５０の透視図であり、図１７Ｂは、プラットフォーム２５０の上面図であり、図１７Ｃは、真空プラットフォーム２５０の断面（線Ｃ－Ｃ’で切られた）における前面図であり、図１７Ｄは、真空プラットフォーム２５０の断面（線Ｄ－Ｄ’で切られた）における側面図であり、図１７Ｅは、真空プラットフォーム２５０の断面（線Ｅ－Ｅ’で切られた）における側面図であり、図１７Ｆは、ゴム状の真空プラットフォーム２５０の部分の断面における拡大前面図である。
【００８３】
示されるように真空プラットフォーム２５０は、複数の開口２５２および複数のスロット２５４を含む。開口２５２のそれぞれは、凹んだ、または座ぐりをされた部分２５６、およびスルーホール２５８の２つの部分によって形成される。凹部１５６は、スルーホール２５８よりも大きく、パッケージの周辺よりも小さい直径を有する。必要条件ではないが、開口２５２は４つのグループ２６０内に配置される。グループ２６０は、カラム２６２およびロウ２６４で配列される開口２５２を含む。それぞれのグループ２６０中のロウ２６４およびカラム２６０の個数は大きく変わりえる。示される実施形態においては７つのロウおよび７つのカラムがある。
【００８４】
スロット２５４は、それぞれのカラム２６２間にｙ方向に配置される。スロット２５４はまたそれぞれのグループ２６０の最初および最後のカラムの外に配置される。スロット２５４は一般にカラム２６２中の最初および最後の開口よりもより遠くまで伸びる。それぞれのグループ中の最初のスロット（開口の最初のカラムの外側のもの）は、スターターホール２６６に接続するようにスロットの残りよりもさらに遠くに伸びる。スターターホール２６６は、ジェット流がオンされるときの開始点を提供する。例えば、切断シーケンスは一般に、直線カットを行う前に、ノズルの中心線をスターターホール２６６上に置くことによって開始する。スターターホール２６６の直径は一般に、スロット２５４の幅より大きい。スロット２５４は一般にジェット流の幅よりわずかに大きい。
【００８５】
図１８Ａ～Ｅは、本発明のある実施形態による真空プラットフォーム２７０の図である。真空プラットフォーム２７０は、ｘ方向における直線カットを可能にするよう構成される。よって真空プラットフォーム２７０は、一般に図１３および１４に示される真空プラットフォーム２０８Ｂに対応する。説明すると、図１８Ａは、真空プラットフォーム２７０の透視図であり、図１８Ｂは、真空プラットフォーム２７０の上面図であり、図１８Ｃは、真空プラットフォーム２７０の断面（線Ｃ－Ｃ’で切られた）における前面図であり、図１８Ｄは、真空プラットフォーム２７０の断面（線Ｄ－Ｄ’で切られた）における側面図であり、図１８Ｅは、真空プラットフォーム２７０の断面における一部である。
【００８６】
示されるように真空プラットフォーム２７０は、複数の開口２７２および複数のスロット２７４を含む。開口２７２のそれぞれは、凹んだ、または座ぐりをされた部分２７６、およびスルーホール２７８の２つの部分によって形成される。凹部１７６は、スルーホール２７８よりも大きく、パッケージの周辺よりも小さい直径を有する。必要条件ではないが、開口２７２は４つのグループ２７０内に配置される。グループ２７０は、カラム２７２およびロウ２７４で配列される開口２７２を含む。それぞれのグループ２７０中のロウ２７４およびカラム２６２の個数は大きく変わりえる。示される実施形態においては７つのロウおよび７つのカラムがある。
【００８７】
スロット２７４は、それぞれのロウ２８４間にｘ方向に配置される。スロット２７４はまたそれぞれのグループ２８０の最初および最後のカラムの外に配置される。スロット２７４は一般にロウ２８４中の最初および最後の開口２７２よりもより遠くまで伸びる。それぞれのグループ中の最初のスロット（開口の最初のロウの外側のもの）は、第１スロットに直角なスタータースロット２８８を介してスターターホール２８６に接続するようにスロットの残りよりもさらに遠くに伸びる。スターターホール２８６は、ジェット流がオンされるときの開始点を提供する。例えば、切断シーケンスは一般に、直線カットを行う前に、ノズルの中心線をスターターホール２８６上に置くことによって開始する。スターターホール２８６の直径は一般に、スロット２７４の幅より大きい。スロット２７４は一般にジェット流の幅よりわずかに大きい。
【００８８】
図１９Ａ～Ｅは、本発明のある実施形態による真空プラットフォーム２４０の図である。例として真空プラットフォーム２４０は、一般に図１３および１４に示される真空プラットフォーム２０８Ａまたは２０８Ｂに対応する。ゴム状真空プラットフォーム２４０は、その中にスロットが形成される前として示される。前述のようにスロットは、個別切断エンジンのジェット流で形成されえる。例えばゴム状真空プラットフォーム２４０は、真空マニフォールドに取付されえ、その後、個別切断エンジン内でジェット流を介して切断されえる。ある実施形態において、ゴム状真空プラットフォームはＶＩＴＯＮから形成される。
【００８９】
説明すると、図１９Ａは、ゴム状真空プラットフォーム２４０の透視図であり、図１９Ｂは、ゴム状真空プラットフォーム２４０の上面図であり、図１９Ｃは、ゴム状真空プラットフォーム２４０の断面（線Ｃ－Ｃ’で切られた）における前面図であり、図１９Ｄは、ゴム状真空プラットフォーム２４０の断面（線Ｄ－Ｄ’で切られた）における側面図であり、図１９Ｅは、ゴム状真空プラットフォーム２４０の断面における一部である。全ての図に示されるように、ゴム状真空プラットフォーム２４０は、複数の開口２４２を含む。開口２４２のそれぞれは、凹んだ、または座ぐりをされた部分２４４、およびスルーホール２４６の２つの部分によって形成される。凹部２４４は、スルーホール１４６よりも大きく、パッケージの周辺よりも小さい。
【００９０】
図２０Ａ～Ｆは、本発明のある実施形態による真空マニフォールド２９０の図である。真空マニフォールド２９０は、ｙ方向における直線カットを可能にするよう構成される。よって真空マニフォールド２９０は、一般に図１３および１４に示される真空マニフォールド２１０Ａに対応する。説明すると、図２０Ａは、真空マニフォールド２９０の透視図であり、図２０Ｂは、真空マニフォールド２９０の上面図であり、図２０Ｃは、真空マニフォールド２９０の断面（線Ｃ－Ｃ’で切られた）における前面図であり、図２０Ｄは、真空マニフォールド２９０の断面（線Ｄ－Ｄ’で切られた）における側面図であり、図２０Ｅは、真空マニフォールド２９０の断面（線Ｅ－Ｅ’で切られた）における側面図であり、図２０Ｆは、真空マニフォールド２９０の断面における一部である。
【００９１】
示されるように真空マニフォールド２９０は、複数のチャネル２９２および複数のスロット２９４を含む。チャネル２９２およびスロット２９４の両方はｙ方向に配置される。必要条件ではないが、チャネル２９２は４つのグループ３０２内に配置される。それぞれのグループ３０２中のチャネル２９２の個数は大きく変わりえる。チャネル２９２の個数は一般に、真空マニフォールド２９０に接続する真空プラットフォーム中に見いだされる開口のカラムの個数に対応する。すなわちチャネル２９２は、真空プラットフォームの開口と一致するよう構成され、それによってそこを通って吸引力を提供する。チャネル２９２のそれぞれは、真空プラットフォーム中の開口の対応するカラムに流体的に結合する。示される実施形態においては７つのカラムがある。チャネル２９２に真空を提供するために、チャネル２９２のそれぞれは、メインチャネル３０４に流体的に結合し、メインチャネル３０４は今度は開口３０６のペアに結合する。チャネル３００および３０４は、真空マニフォールド２９０の上側表面内で凹部が設けられ、一方、開口３０６は真空マニフォールド２９０を通して伸びる。
【００９２】
スロット２９４は、それぞれのチャネル２９２の間に配置される。スロット２９４は、また、それぞれのグループ３０２の最初および最後のチャネル２９２の外に配置される。スロット２９４は一般にチャネル２９２に比較される一端においてより遠くまで伸びる。それぞれのグループ中の最初のスロット（第１チャネルの外側のもの）は、スターターホール３０８に接続するようにスロットの残りよりもさらに遠くに伸びる。スターターホール３０８は、ジェット流がオンされるときの開始点を提供する。例えば、切断シーケンスは一般に、直線カットを行う前に、ノズルの中心線をスターターホール３０８上に置くことによって開始する。スターターホール３０８の直径は一般に、スロット２９４の幅より大きい。スロット２９４は一般にジェット流の幅よりわずかに大きい。理解されるように、真空マニフォールド２９０中のスロット２９４の位置、およびサイズは、噛み合う真空プラットフォーム中のスロットの位置、およびサイズに一致し、すなわちそれらは統合されたスロットを形成するようにアラインされる。
【００９３】
図２１Ａ～Ｇは、本発明のある実施形態による真空マニフォールド３１０の図である。真空マニフォールド３１０は、ｘ方向における直線カットを可能にするよう構成される。よって真空マニフォールド３１０は、一般に図１３および１４に示される真空マニフォールド２１０Ｂに対応する。説明すると、図２１Ａは、真空マニフォールド３１０の透視図であり、図２１Ｂは、真空マニフォールド３１０の上面図であり、図２１Ｃは、真空マニフォールド３１０の断面（線Ｃ－Ｃ’で切られた）における前面図であり、図２１Ｄは、真空マニフォールド３１０の断面（線Ｄ－Ｄ’で切られた）における側面図であり、図２１Ｅは、真空マニフォールド３１０の断面（線Ｅ－Ｅ’で切られた）における側面図であり、図２１Ｆは、真空マニフォールド３１０の断面における側面図であり、図２１Ｇは、真空マニフォールド３１０の断面における一部である。
【００９４】
示されるように真空マニフォールド３１０は、複数のチャネル３１２および複数のスロット３１４を含む。チャネル３１２およびスロット３１４の両方はｙ方向に配置される。必要条件ではないが、チャネル３１２は２つのグループ３１６内に配置される。それぞれのグループ３１６中のチャネル３１２の個数は大きく変わりえる。チャネル３１２の個数は一般に、真空マニフォールド３１０に接続する真空プラットフォーム中に見いだされる開口のロウの個数に対応する。すなわちチャネル３１２は、真空プラットフォームの開口と一致するよう構成され、それによってそこを通って吸引力を提供する。チャネル３１２のそれぞれは、真空プラットフォーム中の開口の対応するカラムに流体的に結合する。示される実施形態においては７つのカラムがある。チャネル３１２に真空を提供するために、チャネル３１２のそれぞれは、メインチャネル３１８に流体的に結合し、メインチャネル３１８は今度は開口３２０のペアに結合する。チャネル３１２および３１８は、真空マニフォールド３１０の上側表面内で凹部が設けられ、一方、開口３２０は真空マニフォールド３１０を通して伸びる。
【００９５】
スロット３１４は、それぞれのチャネル３１２の間に配置される。スロット３１４は、また、それぞれのグループ３１６の最初および最後のチャネル３１２の外に配置される。それぞれのグループ中の最初のスロット（第１チャネルの外側のもの）は、第１スロットに直角であるスタータースロット３２４を介してスターターホール３２２に結合される。スターターホール３２２は、ジェット流がオンされるときの開始点を提供する。例えば、切断シーケンスは一般に、直線カットを行う前に、ノズルの中心線をスターターホール３２２上に置くことによって開始する。スターターホール３２２の直径は一般に、スロット３１４の幅より大きい。スロット２１４は一般にジェット流の幅よりわずかに大きい。理解されるように、真空マニフォールド３１０中のスロット３１４の位置、およびサイズは、噛み合う真空プラットフォーム中のスロットの位置、およびサイズに一致し、すなわちそれらは統合されたスロットを形成するようにアラインされる。
【００９６】
図２２Ａ～Ｊは、図７Ａおよび７Ｂに示される連結マニフォールドアセンブリ（gang manifold assembly）８０、および図１３および１４に示されるチャックアセンブリ２００を用いる切断シーケンスを示す。このシーケンスは一般に、図２２Ａに示されるように基板３５０をチャック２０２上に置くことによって開始する。これは一般に、手動で、またはある種のピックアンドプレースマシン（不図示）を用いることによって達成される。配置中、基板３５０は、真空プラットフォーム２０８Ａの表面上に配置され、基板３５０はアライメントピン２１６を介してチャック２０２に対してアラインされる。配置の後、真空がオンにされ、基板３５０は吸引力によって位置が固定される。この吸引力は、真空プラットフォーム２０８Ａの開口２１２、および真空マニフォールド２１０Ａのチャネル（不図示）を通して発生される。図２２Ａに示されるように、基板３５０は、その上に形成された複数の集積回路パッケージ３５２を含む。例として集積回路パッケージ３５２は、ＱＦＮパッケージでありえる。
【００９７】
いったん基板３５２が吸引力によって固定されると、連結マニフォールドアセンブリ８０は、図２２Ｂに示されるようにチャック２０２上のその開始位置へ移動する。これは一般に、連結マニフォールド８０を初期位置から切断位置へと移動させるｘ、ｙ、ｚロボットによって達成される。例として、連結マニフォールドアセンブリ８０のマニフォールド８４は、ロボットシステムの移動腕（transfer arm）に取付されえる。示されるように連結マニフォールド８０、およびより具体的にはノズル８２は、基板３５０の表面の近傍に配置される。すなわちロボットは、ノズル８２が特定の切断高さに達するまで連結マニフォールド８０をｚ方向に動かし、この切断高は一般に基板に非常に近い。たいていの場合、ｘおよびｙ方向における開始位置は、チャック２０２上のスターターホール（不図示）によって規定される。
【００９８】
吸引力を維持しながら、連結マニフォールドアセンブリ８０は、図２２Ｃおよび２２Ｄで示されるように基板３５０上で直線カットをｙ方向において行い始める。これは一般に、ジェット流（不図示）をオンにし、連結マニフォールドをロボットシステムを介してｙ方向に移動させることによって達成される。連結マニフォールドアセンブリ８０の動きは大きく変わりえる。一般に、ノズル８２は、直線パスに沿って共に移動されることによって、複数の直線カット３６０が作られる。単一のノズル８２では一度に単一の直線カット３６０しか作られないが、基板３５０の表面は、複数のカットを作るために、連続的にジェット流に曝される。ノズルは、ｙ方向において１つのパス（pass）を作りえ、それからｙ方向においてもう一つパスを作るためにｘ方向に移動しえる。直線カット３６０は一般に、そのグループ中の最初のパッケージ３６２の端部から、最後のパッケージ３６４の端部まで伸びる。ある実施形態において、ｙ軸の方向に行ったり来たりして移動しながら、それぞれの横断の端部においてｘ方向に逐次移動するジグザグパスも用いられえる。この特定の実施形態において、ジェット流が基板を切断しないように、ｘ方向の動きは高速で実行される。この実施形態は、以下により詳細に説明される。
【００９９】
最後の直線カットを行った後、連結マニフォールドアセンブリ８０は、チャック２０２から離れるように移動し、真空がオフにされ、それによって基板３５０を保持してきた吸引力が解放される。その後、カットされた基板３５０はチャック２０２から取り除かれ、図２２Ｅおよび２２Ｆに示されるように第２チャック２０４上に配置される。これは一般に、手動で、またはある種のピックアンドプレースマシン（不図示）を用いることによって達成される。配置中、基板３５０は、真空プラットフォーム２０８Ｂの表面上に配置され、基板３５０はアライメントピン２１６を介してチャック２０４に対してアラインされる。配置の後、真空がオンにされ、基板３５０は吸引力によって位置が固定される。この吸引力は、真空プラットフォーム２０８Ｂの開口２１２、および真空マニフォールド２１０Ｂのチャネル（不図示）を通して発生される。
【０１００】
いったん基板３５０が吸引力によって固定されると、連結マニフォールドアセンブリ８０は、図２２Ｂに示されるようにチャック２０４上のその開始位置へ移動する。これは一般に、連結マニフォールド８０を初期位置または第１切断位置から第２切断位置へと移動させるｘ、ｙ、ｚロボットによって達成される。上述と同様に、連結マニフォールド８０、およびより具体的にはノズル８２は、基板３５０の表面の近傍に配置される。すなわちロボットは、ノズル８２が特定の切断高さに達するまで連結マニフォールド８０をｚ方向に動かす。たいていの場合、ｘおよびｙ方向における開始位置は、チャック１０４上のスターターホール（不図示）によって規定される。
【０１０１】
吸引力を維持しながら、連結マニフォールドアセンブリ８０は、図２２Ｈおよび２２Ｉで示されるように基板３５０上で直線カットをｘ方向において行い始める。これは一般に、ジェット流（不図示）をオンにし、連結マニフォールドをロボットシステムを介してｘ方向に移動させることによって達成される。連結マニフォールドアセンブリ８０の動きは大きく変わりえる。一般に、ノズル８２は、直線パスに沿って共に移動されることによって、複数の直線カット３６６が作られる。単一のノズル８２では一度に単一の直線カット３６６しか作られないが、基板３５０の表面は、複数のカット３６６を作るために、連続的にジェット流に曝される。例えばノズルは、ｘ方向において１つのパス（pass）を作りえ、それからｘ方向においてもう一つパスを作るためにｙ方向に移動しえる。直線カット３６６は一般に、そのグループ中の最初のパッケージ３６２の端部から、最後のパッケージ３６８の端部まで伸びる。ある実施形態において、ｘ軸の方向に行ったり来たりして移動しながら、それぞれの横断の端部においてｙ方向に逐次移動するジグザグパスも用いられえる。この実施形態は、以下により詳細に説明される。
【０１０２】
最後の直線カットを行った後、連結マニフォールドアセンブリ８０は、チャック２０４から離れるように移動し、基板３５０の残り３５０’がチャック２０４から取り除かれる。これは一般に、手動で、またはある種のピックアンドプレースマシン（不図示）を用いることによって達成される。残り３５０’が取り除かれた後、個別切断されたパッケージ３５２はチャック２０４上に留まる。ここから個別切断されたパッケージは所望であるならさらにプロセスされえる。例えばそれらは、ピックアンドプレースマシンによってチャックから取り除かれ、またはそれらを移動腕を介してスライドさせる。しかしそれを行う前によって、真空がオフにされ、それによって個別切断されたパッケージ３５２を保持してきた吸引力を解放する。用いられえるポストパッケージ処理システムは、２００２年８月２２日に出願された「Integrated Circuit Processing System」と題された米国特許出願第１０／２２７，１６３号において詳細に記載され、ここで参照によって援用される。用いられえるピックアンドプレースマシンは、２００２年８月２２日に出願された「High Speed Pickhead」と題された米国特許出願第１０／２２６，６３０号においてより詳細に記載され、ここで参照によって援用される。
【０１０３】
図２３Ａおよび２３Ｂは、本発明のある実施形態によるジグザグパス３８０および３８２を示す上面図である。ジグザグパス３８０および３８２は、パッケージを基板３５０から切り出すためにマニフォールドアセンブリ８０によって用いられえる。図２３Ａは、ｙ方向のカットに関し、図２３Ｂは、ｘ方向のカットに関する。図２３Ａにおいて、マニフォールドアセンブリ８０は、ｙ軸の方向に行ったり来たりして移動しながら、それぞれの横断の端部においてｘ方向に逐次移動するようにさせられる。そうすることで、ジェット流３８４が、基板３５０の所定の領域に渡って（ジグザグパス３８０に沿って）移動するようにさせ、それによってｙ直線カット３８８およびｘ直線カット３９０を形成する。所定の領域はパッケージ３５２のグループに対応しえる。
【０１０４】
図２３Ｂにおいて、マニフォールドアセンブリ８０は、ｘ軸の方向に行ったり来たりして移動しながら、それぞれの横断の端部においてｙ方向に逐次移動するようにさせられる。そうすることで、ジェット流３８４が、基板３５０の所定の領域に渡って（ジグザグパス３８２に沿って）移動するようにさせる。所定の領域はパッケージ３５２のグループに対応しえる。パス３８０および３８２は一般に、基板３５０のノコギリ通路（saw street）３８６、すなわち基板３５０をダイシングする専用に用いられるパッケージ３５２のそれぞれの間の領域中に配置される。
【０１０５】
ある特定の実施形態において、直線カット３８８および３９０は、第１速度において実行され、一方、それに直交する逐次移動３９２および３９４は、第２速度において実行される。基板を切ることを防ぐために、かつパッケージ３５２を個別切断するのに関連するサイクル時間を減らすために、第２速度は、第１速度よりも速く構成される。第２速度および第１速度の間の比率は、約４０：１から約５：１の間でありえ、より具体的には約２０：１である。例として、直線カット３８８および３９０は、約５から約１０ｍｍ／ｓで切られえ、逐次移動３９２および３９４は約２００ｍｍ／ｓで切られえる。
【０１０６】
図２４は、本発明のある実施形態による切断方法４００のフロー図である。例として切断方法は、図２３Ａおよび２３Ｂに示される図と関連しえる。切断方法４００は典型的には、本願を通して説明された例えばｚ軸ジェット流のようなｚ軸ビームで実行される。ｚ軸ビームは典型的には、切断シーケンスを実現するために、ｚ軸ビームと直角な平面内で移動される。さらにｚ軸ビームはオフにされることなく連続的に移動される。
【０１０７】
切断方法４００は一般にブロック４０２において始まり、ここでビームは第１方向において第１速度で第１距離だけ移動される。例として第１方向は、ｘまたはｙ軸に沿いえる。第１速度は一般に、直線カットを形成するために、ビームが基板を通して切ることを可能にするよう構成される。第１距離は一般に、１つ以上のパッケージの側部に沿った直線カットを形成するのに必要とされる長さに対応する。たいていの場合、直線カットは、例えばパッケージのロウまたはカラムのような、１つ以上のパッケージを含むよう構成される。
【０１０８】
ブロック４０２に続いて、プロセスファイルはブロック４０４に進み、ここでビームは、第２方向に第２速度で第２距離だけ移動される。たいていの場合、第２方向は第１方向に直交する。例として、もし第１方向がｙ軸であるなら、第２方向はｘ軸に沿う（またはその逆である）。第２速度は、第１速度よりも速く構成される。例として、それは５から４０倍のオーダーでより速く、より具体的には約２０倍速い。より速い速度は、切断を防ぐためと同時に切断シーケンスのサイクル時間を減少させるのに用いられる。第２距離は大きく変わりえるが、たいていの場合、第２距離は典型的には第１距離よりも小さい。
【０１０９】
図２５は、本発明のある実施形態による個別切断エンジン５００の図である。示されるように、個別切断エンジン５００は、連結マニフォールドアセンブリ５１０およびチャックアセンブリ５１２を含む。連結マニフォールド５１０は、その初期またはアイドル位置にあるよう示される。カットされるとき、連結マニフォールド５１０は切断位置に移動し、これは一般にチャックアセンブリ５１２上である。示されるように、連結マニフォールド５１０は、マニフォールド５１６に結合される複数のノズル５１４を含む。マニフォールド５１６は、連結マニフォールドアセンブリ５１０を初期および切断位置の間で移動させ、連結マニフォールドアセンブリ５１０を切断シーケンスの間、移動させるよう構成されるロボットシステム５１８に取り付けられる。ロボットシステムは変わりえるが、図２５のロボットシステムは、ＳＣＡＲＡロボットシステムに対応する。
【０１１０】
チャックアセンブリ５１２は、一方で、第１チャック５２０および第２チャック５２２を含む。第１チャック５２０は、ｙ軸切断の間、基板を保持するよう構成され、第２チャック５２２は、ｘ軸切断の間、基板を保持するよう構成される。この特定の実施形態において、第１および第２チャックは横に並ぶよう配置される。個別切断エンジン５００は、また、２つのチャック５２０および５２２の下に一般に配置されるホールディングタンク（不図示）を含む。ホールディングタンクは、スラリを蓄え、ジェット流を受け取るよう構成される。
【０１１１】
個別切断エンジン５００はまた、リサイクルライン５３２を介してホールディングタンクに動作可能に結合され、放出ライン５３４を介してノズルマニフォールド５１０に結合された研磨スラリ送出システム５３０を含む。リサイクルライン５３２は、スラリ送出システムに使用済みスラリを供給するのに用いられ、放出ラインは、良好なスラリをノズルアセンブリに送出するのに用いられる。使用済みスラリは、例えば図１０に示されるシステムのようなフィルタリングシステム５３６を通って通過しえる。いったんフィルタリングされると、濾過されたスラリは、スラリ貯蔵槽５３８に導入されえる。スラリ貯蔵槽が良好なスラリで満たされるとき、ポンプ５４０は、良好なスラリを貯蔵槽５３８から押しやり、ノズルアセンブリ５１０へ放出ライン５３４を介して運ぶのに用いられえる。
【０１１２】
良好なスラリがノズルから放出されるとき、切断シーケンスが始まる。理解されるように、ロボットシステムは、良好なスラリが切断ビームに押し出される前に、ノズルアセンブリを初期位置から切断位置に移動させる。切断シーケンスの間、ノズルアセンブリは、必要とされる切断パスを追従するために、ロボットシステムのさまざまな腕を介して連続的に再位置付けされえる。例えばロボットシステムは、ノズルアセンブリを、第１チャック５２０の上を切断するときにはｙ方向に、第２チャック５２２の上を切断するときにはｘ方向に動かしえる。もしノズル間の間隔が、基板上の集積回路パッケージ間の間隔に比べて大きいなら、十分に基板を個別切断するために、複数のパスが両方の方向について必要とされえる。パス（passes）は互いに重なりえる。
【０１１３】
ある実施形態において、ノズルアセンブリの角度は、直線切断シーケンスを実行する前に、ノズルによって作られる切断ビーム間の間隔を小さくするために、ロボットシステムによって調整されえる。図２６Ａおよび２６Ｂを参照して、ノズル調整がより詳細に説明される。図２６Ａに示されるように、切断ビーム間の間隔Ｄは、基板５５２上のデバイスまたはデバイス５５０のグループの間の間隔ｄと一致しない。間隔Ｄは典型的には、ノズルの互いに対する位置によって制御される。間隔ｄおよびＤが一致するためには、ノズルは互いに対して移動できるか、または全体のノズルアセンブリが回転されえる。ノズルアセンブリを回転することは、最も容易な解法を提供すると信じられる。図２６Ｂに示されるように、切断ビーム間の間隔Ｄは、デバイス５５０間の間隔ｄと一致（ｄ＝Ｄ）させるために、全体のノズルアセンブリθを回転し、一方で固定された互いに対するノズルの位置を保持することによって減らされえる。
【０１１４】
図２５に示される構成は限定ではないことに注意されたい。例えば第１および第２チャックは横に並ぶのではなく、縦に並んでもよい。さらに１つ以上の連結マニフォールドアセンブリも用いられえる。例えば第１連結マニフォールドアセンブリがｙ軸切断について用いられえ、第２マニフォールドアセンブリがｘ軸切断について用いられえる。この特定の構成は、追加のロボットシステムおよび放出ラインを必要としえる。
【０１１５】
本発明の優位性は数多い。異なる実施形態または実現例は以下の優位性の１つ以上を有しえる。本発明は、直線および曲線エッジの両方を持つ細かい幾何学的デバイスのための費用効果の高い切断プロセスを提供する。加えて水ジェット切断プロセスは、材料について特定ではなく、したがって延性があり脆性である材料を持つ積層物およびコーティングされたデバイスが単一のパスで切断されえる。さらに切断ビームは基板と垂直軸に沿ってだけ相互作用するので、剪断応力の形成を防ぐことができる。デバイスはしたがって、それらの意図された位置に保持され、切断幾何学形状は統一がとれたまま維持される。この水およびスラリベースの方法の他の効果は、高価ではない研磨剤（Ａｌ2Ｏ3またはガーネット）の連続的な補充である。研磨剤は、延性またはコンプライアンスのある材料によって決して「鈍く」ならない。プロセスは、高価ではなく、ロバストのままで残り、これは非常に異なる材料の積層物を個別切断するときにもそうである。最後に、単一のノズルは、切断のための点源として働くので、よって例えば光電デバイスのための曲線切断パスを可能にする。
【０１１６】
従来の刃のノコギリおよびジェット流の比較が、以下の表１に示される。表１のデータは、第１世代の研究室モデルを用いて得られた。ジェット流は、変更されたＪｅｔｓｉｓマイクロジェットシステムを用いて作られた。
【０１１７】
【表１】
イメージ ID=000003

【０１１８】
本発明は、いくつかの好ましい実施形態について説明されてきたが、本発明の範囲に入る改変、組み合わせ、および等価物が存在する。本発明の方法および装置を実現する多くの改変の方法があることに注意されたい。例えば、本発明は集積回路を処理する（そのさまざまな形態において）ことについて記載されてきたが、本発明は任意のデバイスを処理するために用いられえることに注意されたい。例えば本発明は、半導体ウェーハを処理するのに用いられえる。加えて、本発明は、抵抗、トランジスタ、コンデンサなどのような個別電気要素部品を処理するのに用いられえる。本発明はまた、生物工学デバイス、光学デバイス、光電気デバイス、電気機械デバイス（例えばＭＥＭＳ―マイクロエレクトロメカニカル）などを処理するのに用いられえる。したがって以下の添付の特許請求の範囲は、このような全ての改変物、組み合わせ、および等価物が本発明の真の精神および範囲に入るとして解釈されるよう意図されている。

JET SINGULATION Cross Reference to Related Application This application claims the priority of U. S. Provisional Patent Application No.: 60/410,744 entitled "JET SINGULATION", filed on September 13,2002 and which is incorporated herein by reference.

FIELD OF THE INVENTION

The invention generally relates to integrated circuit processing equipment.

More particularly, the invention relates to an improved apparatus and method of singulating a substrate into a plurality of component parts.

BACKGROUND OF THE INVENTION

A singulation procedure is typically performed to separate integrated circuit packages such as IC chips from a substrate such as a circuit board. During singulation, the substrate is typically held in place while one or more saw blades cut straight lines through the substrate to form the individual integrated circuit packages.

Although dicing with saw blades has worked well, continuing advancements in the industry have tested the limitations of saw singulation.

Cutting small devices is particularly problematic for saw singulation. When device dimensions are small as for example less than 3mm x 3mm, vacuum fixtures are unable to retain the small devices during sawing, with consistency. As the saw blade passes through a device, it is both rotating and translating relative to the device under process. The resulting force vectors have both vertical and shear components.

As the shear component overwhelms the holding force of the vacuum fixture, the singulation yield drops due to non-conforming geometries, damage, or lost parts. As feed rates increase, the magnitude of the shear component increases commensurately and magnifies the device retention problem. Therefore, feed rates are minimized to protect yields. The result, however, is lower throughput.

High consumable cost is also problematic for saw singulation. Saw singulation may require specially formulated blades that must constantly expose new diamonds to the cut interface. As the diamonds remove material, they are"dulled"by the materials used in the substrate and must be sloughed-off as the blade wears at a higher-than-normal rate. The balance between blade wear and cut quality is a delicate trade-off requiring costly technology to extend blade life while minimizing burrs and chips.

Curvilinear cutting paths are also problematic for saw singulation. Many new devices as for example photonic devices are produced with precise curved boundaries rather than straight edges. Curved boundaries require curvilinear cut paths, which saw blades do not readily accommodate. By definition, the cut path of a rotating blade must be the straight line defined by the intersection of the blade plane and the device plane. Saw singulation simply does not lend itself to curvilinear cutting paths as needed by these new devices.

Based on the foregoing, there is desired an improved apparatus and method of singulating a substrate into a plurality of component parts.

SUMMARY OF THE INVENTION

The invention relates, in one embodiment, to a singulation engine configured to produce a cutting beam capable of cutting through a substrate in order to form small discrete parts. The singulation engine includes an abrasive delivery system and a nozzle operatively coupled to the abrasive delivery system. The abrasive delivery system is configured to supply an abrasive slurry to the nozzle and the nozzle is configured to produce a cutting beam with the abrasive slurry. The abrasive slurry is formed by an abrasive and a fluid. The abrasive delivery system includes a pump a slurry vessel and a slurry source. The pump is configured to force the abrasive slurry out of the slurry vessel and deliver the abrasive slurry to the nozzle. The slurry vessel is configured to contain the abrasive slurry. The slurry source is configured to supply the components of the abrasive slurry to the slurry vessel.

The invention relates, in another embodiment, to a singulation engine for singulating a substrate into a plurality of smaller component parts. The singulation engine includes a gang manifold assembly including a manifold configured to distribute a slurry to a plurality of nozzles. Each of the nozzles being configured to discharge an individual jet stream in the form of a beam for cutting through the substrate at the same time. The singulation engine further includes a chuck assembly configured to hold and support the substrate and the smaller component parts formed therefrom before, during and after the jet stream cuts through the substrate.

The invention relates, in another embodiment, to a vacuum chuck assembly configured to hold an unsingulated substrate and the singulated substrate parts cut therefrom before, during and after jet stream singulation. The vacuum chuck assembly includes a first chuck configured to hold the substrate during x axis cutting, the first chuck including a plurality of vacuum passageways and a plurality of cutting slots. The vacuum passageways are configured to provide suction to the substrate in order to hold the substrate before, during and after jet stream singulation. The cutting slots provide a space through which a jet stream passes when cutting in a first direction. The vacuum chuck assembly also includes a second chuck configured to hold the substrate during y axis cutting. The second chuck includes a plurality of vacuum passageways and a plurality of cutting slots. The vacuum passageways are configured to provide suction to the substrate in order to hold the substrate before, during and after jet stream singulation. The cutting slots provide a space through which a jet stream passes when cutting in a second direction that is orthogonal to the first direction.

The invention relates, in another embodiment, to a method of singulating a substrate having a plurality of integrated circuits formed thereon. The method includes producing one or more jet streams in the form of a beam. The configuration of the jet streams being sufficient to cut the substrate. The method also includes directing the jet streams over the surface of the substrate. The method further includes selectively operating the jet streams so as to cut the substrate into the plurality of integrated circuits.

The invention relates, in another embodiment, to a method of separating a substrate into a plurality of integrated circuit chips. The substrate and plurality of integrated circuit chips have a first side that is smoother than a second side. Each of the plurality of integrated circuit chips includes an array of contacts at said second side. The method includes providing a vacuum platform having a plurality of vacuum openings. Each of the vacuum openings correspond to individual ones of said plurality of integrated circuit chips. Each of the vacuum openings are surrounded by an upper surface of the vacuum platform. The method further includes disposing the first side of the substrate on the upper surface of the vacuum platform. The method additionally includes holding the first side of the substrate against the upper surface of the vacuum platform with a vacuum. Moreover, the method includes cutting the substrate into the plurality of integrated circuit chips while the substrate is held against the upper surface of the vacuum platform. The cutting is performed by a jet stream formed into a beam.

The invention relates, in another embodiment, to a process of making an integrated circuit. The process includes producing one or more jet streams in the form of a beam. The configuration of the jet streams are sufficient to cut a substrate. The substrate has a plurality of integrated circuits formed thereon. The process includes directing the jet streams over the surface of the substrate. The process also includes selectively operating the jet streams so as to cut the substrate into the plurality of integrated circuits.

BRIEF DESCRIPTION OF THE DRAWINGS The invention may best be understood by reference to the following description taken in conjunction with the accompanying drawings in which: Fig. 1 is a simplified block diagram of a cutting apparatus in accordance with one embodiment of the present invention.

Fig. 2A is a simplified perspective diagram of a fine beam cutting through a substrate to form individual packaged devices, in accordance with one embodiment of the present invention.

Fig. 2B is a simplified perspective diagram of a fine beam cutting through a substrate to form photonic devices, in accordance with one embodiment of the present invention.

Fig. 3A is a bottom view of a substrate having a plurality of lead less integrated circuit packages formed thereon.

Fig. 3B is a top view of a substrate having a plurality of lead less integrated circuit packages formed thereon.

Fig. 3C is a top view of a group of singulated lead less integrated circuit packages.

Fig. 3D is a side view of a singulated integrated circuit package.

Fig. 3E is a perspective view of a singulated integrated circuit package.

Fig. 4A is a top view of a substrate having a plurality of ball grid array (BGA) integrated circuit packages formed thereon.

Fig. 4B is a top view of a group of singulated BGA integrated circuit packages.

Fig. 4C is a side view of a singulated BGA integrated circuit package.

Fig. 4D is a perspective view of a singulated BGA integrated circuit package.

Fig 5 is an illustration showing a photonic devices after singulation.

Fig. 6 is a simplified diagram of a singulation engine, in accordance with one embodiment of the present invention.

Fig. 7A is a front view, in cross section, of a gang manifold assembly, in accordance with one embodiment of the present invention.

Fig. 7B is a side view, in cross section, of a gang manifold assembly, in accordance with one embodiment of the present invention.

Fig. 8 is a side view, in cross section, of a nozzle, in accordance with one embodiment of the present invention.

Fig. 9 is a side view, in cross section, of an abrasive slurry delivery assembly, in accordance with one embodiment of the present invention.

Fig. 10 is a simplified side view of a wet slurry filter arrangement, in accordance with one embodiment of the present invention.

Fig. 11 is a top view of a chuck assembly, in accordance with one embodiment of the present invention.

Fig. 12A is a top view of a chuck assembly, in accordance with an alternate embodiment of the present invention.

Fig. 12B is a top view of a chuck assembly, in accordance with an alternate embodiment of the present invention.

Fig. 12C is a top view of a chuck assembly, in accordance with an alternate embodiment of the present invention.

Fig. 13 is a perspective view of a chuck assembly, in accordance with one embodiment of the present invention.

Fig. 14 is an exploded view of the chuck assembly shown in Fig. 13, in accordance with one embodiment of the present invention.

Fig. 15 is a simplified side view, in cross section, of a chuck, in accordance with one embodiment of the present invention.

Fig. 16 is a simplified side view, in cross section, of a chuck, in accordance with one embodiment of the present invention.

Figs. 17A-F are diagrams of a vacuum platform, in accordance with one embodiment of the present invention.

Figs. 18A-E are diagrams of a vacuum platform, in accordance with one embodiment of the present invention.

Figs. 19A-E are diagrams of a rubber like vacuum platform, in accordance with one embodiment of the present invention.

Figs. 20A-F are diagrams of a vacuum manifold, in accordance with one embodiment of the present invention.

Figs. 21A-G are diagrams of a vacuum manifold, in accordance with one embodiment of the present invention.

Figs. 22A-J illustrate a cutting sequence using the gang manifold assembly shown in Figs. 7A and 7B and the chuck assembly shown in Figs. 13 and 14, in accordance with one embodiment of the present invention.

Fig. 23A and 23B are top view diagrams showing serpentine paths, in accordance with one embodiment of the present invention.

Fig. 24 is a flow diagram of a cutting method, in accordance with one embodiment of the present invention.

Fig. 25 is a simplified diagram of a singulation engine, in accordance with one embodiment of the present invention.

Fig. 26 is a diagram showing a gang manifold initiation sequence, in accordance with one embodiment.

DETAILED DESCRIPTION OF THE INVENTION The present invention generally relates to an improved apparatus and method for singulating a substrate into a plurality of component parts. More particularly, the invention relates to a singulation system capable of singulating integrated circuit devices (e. g. , dies, unpackaged chips, packaged chips, and the like). The singulation system is configured to generate a jet stream that contains an abrasive and fluid that cuts through large components so as to produce smaller components. The system described herein is particularly suitable for singulating surface mount devices such as chip scale packages, ball grid arrays (BGA), flip chips, lead less packages (QFN) and the like. The system is also suitable for singulating photonic devices.

Water jet machining has been available for decades; however, its potential has never been realized in semiconductor manufacturing. The fine geometries required by semiconductor manufacturers were beyond the reach of traditional water jets and their nozzle technologies. Though small aperture nozzles delivered sufficiently fine beams of water, the nozzle aperture would increase with use causing unacceptable deviations from target geometries. In addition, traditional water jets rely on the impact forces of high-energy water means to erode material. Manufacturers with expensive clean rooms have been concerned about these high pressures, since a relatively small leak at 40,000 psi can be devastating. Some water jets operate at lower pressures by employing an abrasive mixed with the water; however these can only provide cut widths down to 0.5 mm. The cut beams of abrasive water jets have traditionally been difficult to control. As dry abrasive is introduced into the pressurized water stream, a large amount of air is also introduced. This air destroys any hope of generating a consistent and dense coherent beam of water. The resulting spreading beam cannot produce the small cut widths or the 25 micron tolerance required in semiconductor singulation. The present invention overcomes these disadvantages.

Embodiments of the invention are discussed below with reference to Figs. 1- 26. However, those skilled in the art will readily appreciate that the detailed description given herein with respect to these figures is for explanatory purposes as the invention extends beyond these limited embodiments.

Fig. 1 is a simplified block diagram of a cutting apparatus 10, in accordance with one embodiment of the present invention. The cutting apparatus 10 is configured to produce a cutting beam 11 capable of cutting through a substrate 12 in order to form small discrete parts. For example, the cutting beam may be configured to singulate a substrate into a plurality of individual packaged devices including but not limited to CSPs, BGAs, QFNs and the like. The cutting beam may also be configured to singulate a substrate into photonic devices such as arrayed wave grating photonic devices.

The cutting apparatus 10 generally includes an abrasive delivery system 14 and a nozzle 16 operatively coupled to the abrasive delivery system 14. The abrasive delivery system 14 is configured to supply an abrasive slurry to the nozzle 16 and the nozzle 16 is configured to produce a cutting beam 11 with the abrasive slurry. The abrasive slurry is typically formed by an abrasive and a fluid. The cutting nature of the beam 11 relies on the fluid to carry the abrasive and on the abrasive to remove the material from the substrate 12. In most cases, the abrasive slurry is squeezed through a small opening in the nozzle 16. Squeezing the slurry through the nozzle 16 causes it to exit the nozzle 16 in a very fine and high speed cutting beam 11.

As shown in Fig. 1, the abrasive delivery system 14 generally includes a pump 18, a slurry vessel 20 and a slurry source 22. The pump 18 is configured to pump the abrasive slurry out of the slurry vessel 20 and deliver the abrasive slurry to the nozzle 16. The slurry vessel 20 is configured to contain the abrasive slurry and may serve as a location for mixing the components (e. g. , abrasive and fluid) of the abrasive slurry.

The slurry source 22, on the other hand, is configured to supply the components of the abrasive slurry. For example, the slurry source may distribute the abrasive, fluid, or other component of the slurry separately and/or mixed. The slurry source may for example include storage containers that contain the individual or mixed components of the abrasive slurry. The components may be pumped into the slurry vessel using any suitable technique.

In one embodiment, the abrasive delivery system 14 is a re-circulatory system.

For example, the abrasive slurry is recaptured after cutting through the substrate 12 and recycled for future use. In cases such as these, a filter may be used to prevent cut particles from entering the delivery system, i. e. , the cut particles may be larger than the abrasives and thus they have the ability to clog the system. In another embodiment, the abrasive delivery system 14 is not a recirculatory system. In this embodiment, new components are continuously supplied and used components are discarded, i. e. , the slurry is continuously refreshed. As should be appreciated, this type of system prevents particle contamination altogether. In one implementation, the abrasive is pumped into the slurry vessel at low pressure before the fluid is pumped into the slurry vessel at high pressure. In order to transfer the abrasive to the slurry vessel the typically dry abrasive may be delivered to the slurry vessel in a wet condition. In some cases, the aforementioned embodiments may be combined to both re-circulate used material and add new material to the system.

The diameter of the cutting beam 11 is small in order to dice small parts such as packaged or photonic devices. The cutting beam 11 typically produces cut widths in the substrate with similar dimensions as the diameter of the cutting beam. The diameter of the cutting beam is generally determined by the diameter of the opening in the nozzle. The diameter of the cutting beam generally corresponds to the diameter of the opening in the nozzle. Although not a requirement, the diameter of the beam is typically on the order of about 0.050 mm to about 3. 0mm, and more particularly between about 0.25 mm and about 0.3 mm. This range is well within the typically saw street dimensions for packaged and photonic devices.

As shown in Figs. 2A and 2B, the cutting beam 11 may be used to make rectilinear cuts (Fig. 2A) as for example when forming individual packaged devices and/or curvilinear cuts (Fig. 2B) as for example when forming wave grating photonic devices. These types of cuts may be accomplished by moving the substrate 12 and/or the cutting beam 11 relative to one another. For example, the substrate 12 may be moved by a stage and/or the nozzle 16 may be moved by a robot. In Fig. 2A, the z axis oriented beam 11 is moved in the x direction to make parallel rows of x directed rectilinear cuts 28, and in the y direction to make parallel rows of y directed rectilinear cuts 30. Rectilinear cuts such as x and y directed cuts are suitable for singulating individual packaged devices 24 such as CSPs, BGAs, QFNs and the like.

One advantage of cutting package devices with this type of cutting method is that the cutting beam interacts with the substrate along the z axis thereby preventing the formation of shear forces that can adversely effect the singulated packages. In Fig.

2B, the z axis oriented beam 11 is moved in both the x and y directions (simultaneously or incrementally) in order to make curvilinear cuts.

Figs. 3A-3E are illustrations showing lead less integrated circuit packages before and after being singulated from a substrate with a cutting beam, in accordance with one embodiment of the present invention. By way of example, the cutting beam may generally correspond to the cutting beam discussed in the previous Figures. Figs.

3A and 3B show a substrate 32 before singulation. As shown, the substrate 32 is formed by a plurality of integrated circuit packages 33. Although not a requirement, the packages 33 are generally formed in rows and columns on the substrate 32.

Furthermore, the integrated circuit packages 33 may be positioned in one or more closely packed groups 34. Fig. 3C shows a group 34 of leadless integrated circuit packages 33 after being cut from the substrate 32. The group 34 may correspond to any of the four groups 34 shown in Figs. 3A and 3B. Figs. 3D and 3E show a single integrated circuit package 35 after being separated from the group 34. Lead less packages are generally well known in the art and for the sake of brevity will not be discussed in any greater detail.

In one particular embodiment, the substrate 32 corresponds to those substrates that contain Quad Flat Pack No Lead (QFN) packages. QFN packages generally refer to leadless packages with peripheral terminal pads and an exposed die pad. QFN packages may be used in a variety of applications including cell phones, personal digital assistants, portable music players, portable video players and the like. QFN substrates typically include a copper carrier A, and a mold compound B through which the cutting beam cuts in order to singulate the individual QFN packages 33 from the substrate 32. It should be noted that QFN packages are not a limitation and that other types of packages may be used.

Figs. 4A-4D are illustrations showing a plurality of ball grid array (BGA) integrated circuit packages before and after being singulated from a substrate with a cutting beam, in accordance with one embodiment of the present invention. By way of example, the cutting beam may generally correspond to the cutting beam discussed in the previous Figures. BGA integrated circuit packages typically refer to a packaging technology that allows an integrated circuit to be attached to a printed circuit board face-down, with the chip's contacts connecting to the printed circuit board's contacts through individual balls of solder. During fabrication thereof, multiple integrated circuit chips (ball grid arrays and dies) are formed on a single substrate (e. g. , wafer or circuit board), and thereafter separated into a plurality of individual or single integrated circuit chips. Although a substrate may be separated at substantially any point during an overall fabrication process, the substrate is typically separated after the ball grid arrays and dies are formed on the substrate.

To elaborate, Fig. 4A shows a substrate 36 formed by a plurality of BGA integrated circuit packages 37 before singulation. Fig. 4B shows a group 38 of BGA integrated circuit packages 37 after singulation. Figs. 4C and 4D show a single BGA integrated circuit package 37 after being separated from the group 38. BGA integrated circuit packages are generally well known in the art and for the sake of brevity will not be discussed in any greater detail.

Fig. 5 is an illustration showing a photonic devices after singulation, in accordance with one embodiment of the present invention.

Fig. 6 is a simplified diagram of a singulation engine 40, in accordance with one embodiment of the present invention. The singulation engine 40 is configured to singulate a substrate 42 into smaller component parts via a cutting beam 44. By way of example, the component parts may be CSPs, BGAs, QFNs, photonic devices and the like. The singulation engine 40 includes a jet stream distribution unit 46 formed by at least a nozzle assembly 47, an abrasive slurry delivery assembly 48 and a tank assembly 49. The abrasive slurry delivery assembly 48 is configured to deliver an abrasive slurry to the nozzle assembly 47. The nozzle assembly 47 is configured to discharge a jet stream in a laminar and collimated manner towards the substrate 42 in order to produce the cutting action of the cutting beam 44. The tank assembly 49 is configured to receive and diffuse the jet stream once it passes through the substrate 42 during the cutting action.

During operation, for example, the abrasive slurry delivery assembly 48 supplies the nozzle assembly 47 with the abrasive slurry and the nozzle assembly 47 directs the abrasive slurry towards the substrate 42. Once discharged from the nozzle assembly 47, the abrasives in the slurry work against the substrate 42 to remove material therefrom. Almost instantaneously, the cutting beam 44 forms a hole through the substrate 42. After forming the hole, the cutting beam 44 continues along its path until it reaches a medium stored in the tank assembly 49.

The nozzle assembly 47, abrasive slurry delivery assembly 48 and tank assembly 49 may be widely varied. In the illustrated embodiment, the nozzle assembly 47 includes one or more nozzles 50 coupled to a nozzle manifold 52. The one or more nozzles 50 are configured to direct the abrasive slurry towards the substrate 42 in the form of one or more cutting beams 44. Each of the nozzles 50 includes an opening 51 through which the abrasive slurry is discharged. The size of the opening 51 generally effects the size of the cutting beam 44, which in turn effects the width of the cut in the substrate 42. The nozzle manifold 52 is configured to distribute the abrasive slurry from the abrasive delivery system 48 to the one or more nozzles 50. As shown, the nozzle manifold 52 is coupled to the abrasive slurry delivery system 48 via one or more tubes 54A. The number of nozzles and thus the number of cutting beams may vary according to the specific needs of each device.

The abrasive delivery assembly 48, on the other hand, includes a high pressure pump 55, an abrasive slurry vessel 56, and an abrasive slurry source 57. The high pressure pump 55 is configured to pump fluid to the abrasive slurry vessel 56 in order to carry and deliver the abrasive slurry to the nozzle assembly 47 at very high pressures. By way of example, the high pressure pump may pressurize the slurry vessel with pressures ranging between about 1,000 PSI to about 50,000 PSI. The slurry vessel 56 is configured to contain the abrasive slurry before being sent to the nozzle assembly 47 and may serve as a location for mixing the components (e. g., abrasive and fluid) of the abrasive slurry. The slurry source 57 is configured to supply the components of the abrasive slurry. The abrasive is generally introduced into the slurry vessel 56 at low pressures as for example between about 10 and about 75 PSI. The slurry source 57 may be a re-circulatory and/or non circulatory system.

That is, the slurry source 57 may supply previous used abrasive slurry and/or it may supply new components to the abrasive slurry vessel.

It has been found that the slurry should be completely devoid of air in order to maintain small diameter cutting beams as for example 50 micron cutting beams. In one implementation, the abrasive is first soaked with water at ambient pressure as it is introduced into the singulation system. The wet abrasive is then introduced into the slurry vessel 56 and exposed to high-pressure water via the high pressure pump.

Once the abrasive/water mixture is pressurized, the abrasive slurry moves through high-pressure tubing 54A to the nozzle assembly 47.

Referring to the tank assembly 49, the tank assembly 49 typically includes a holding tank 58, which contains a medium 60 for diffusing the jet stream. The medium may for example correspond to a slurry such as the abrasive slurry used to cut the substrate. In some cases, the abrasive slurry is mixed and held in the holding tank 58 before being sent to the abrasive slurry vessel 56. For example, the holding tank 58 may serve as the abrasive slurry source for the abrasive delivery assembly 48.

In cases such as these, the holding tank 58 may include one or more inlets/outlets for refilling and removing the components of the abrasive slurry. Furthermore, the holding tank 58 may be coupled to the abrasive slurry delivery assembly 48 and more particularly the slurry vessel via one more tubes 54B. In order to prevent contaminants (caused by the cutting action) from entering the abrasive slurry delivery assembly 48, a filter mechanism 61 may be placed between the holding tank 58 and the abrasive delivery assembly 48.

The abrasive slurry may be widely varied. The abrasive slurry is typically formed by an abrasive and a fluid. The abrasive and fluid may be selected from any suitable material or medium. By way of example, an abrasive such as A1203 or garnet and a fluid such as water may be used. The type of material selected depends on many factors including but not limited to cutting ability and cost. Generally speaking, garnet provides good cutting ability at reasonable cost while A1203 provides better cutting ability at higher cost. The size of the abrasive used generally depends on the size (diameter) of the opening in the nozzle. The size of the abrasive generally ranges between about 1/10 and about 1/2 the diameter of the opening in the nozzle, and more particularly about'/4 the diameter of the opening in the nozzle. Furthermore, the percentage of abrasive to water (by weight) is generally between about 1 % and about 200%, more particularly between about 10% and about 100% and even more particularly about 40% The substrate 42 and cutting beam 44 are generally moved relative to one another in order to produce a linear cutting path (e. g. , rectilinear and/or curvilinear).

For example, the cutting beam 44 and/or the substrate 42 may be moved. The method of moving may be widely varied. In the illustrated embodiment, the singulation engine 40 includes a robot assembly 64 capable of moving the nozzle assembly 47.

For example, the robot assembly 64 may include a transfer arm that is attached to the manifold 52 of the nozzle assembly 47. The robot assembly 64 may provide linear movements in the x, y and z directions as well as rotations about the x, y and z axis.

In most cases, the robot assembly 64 moves the nozzle assembly 47 within a single plane along a desired cutting path so that all or any selected part of the substrate 42 may be cut by the cutting beam 44 (e. g. , x, y and Oz). When cutting integrated circuit packages, the robot assembly 64 may make one or more passes in the x direction and one or more passes in the y direction in order to cut the substrate 42 into integrated circuit packages (see Figs. 2A, 3 and 4). The robot assembly 64 may also be arranged to move in a serpentine fashion. The robot assembly 64 may be widely varied. For example, the robot assembly 64 may consist of linear actuators (servos, steppers), SCARA robots and the like. In one particular embodiment, a SCARA robot assembly is used. By way of example, SCARA robot assemblies manufactured by Epson Robots of Carson, CA may be used.

The singulation engine 40 also includes a chuck 66 configured to support and hold the substrate 42 and the parts cut therefrom before, during and after singulation.

As shown, the chuck 66 includes one or more openings 67 disposed therethrough.

The openings 67 allow the cutting beam 44 to flow past the substrate 42, through the chuck 66, and to the slurry stored in the holding tank 58. The opening configuration generally provides a path that corresponds to the cutting path produced by the robot assembly 64. For example, it may be formed as a linear opening in the x and/or y directions. The openings may include one large continuous opening or a plurality of discontinuous openings. A continuous opening typically has the advantage that the cutting beam can follow its cutting path without being stopped. The width of the opening 67 is typically larger than the diameter of the cutting beam 44.

Any number of chucks may be used. For example, a single chuck for holding a single substrate, or a plurality of chucks for holding a plurality of substrates may be used. In one embodiment, a first chuck includes openings for a cutting path in a first direction (e. g. , x) and a second chuck includes openings for a cutting path in a second direction (e. g. , y) that is orthogonal to the first direction. The integrated circuit packages may be singulated from the substrate by performing a first cutting sequence in the first direction on the first chuck and thereafter transferring the substrate to the second chuck and performing a second cutting sequence in the second direction on the second chuck. The position of the first and second chucks relative to one another varies according to the specific needs of the singulation engine. In one embodiment, the chucks are positioned in line with one another. In another embodiment, the chucks are placed side by side.

The chuck 66 itself may be widely varied. For example, the chuck 66 may be an electrostatic chuck, a mechanical chuck, a vacuum chuck or the like. In the illustrated embodiment, the chuck 66 is configured to provide a vacuum in order to hold the substrate 42 and packages before, after and during singulation. In this particular embodiment, the chuck 66 includes a vacuum platform 68 and a vacuum manifold 70 disposed underneath the vacuum platform 68. The vacuum platform 68 is generally configured to receive the substrate 42 and the packages. For example, the vacuum platform 68 may be configured to receive the molded side of the substrate 42 (and package) so as to place the substrate 42 (and packages) in an upwards position for singulation. The vacuum platform 68 generally includes a plurality of openings (not shown), each of which generally corresponds to one of the singulated packages.

That is, the vacuum platform 68 includes an opening that applies a vacuum to each package to be singulated. The vacuum manifold 70, on the other hand, is generally configured to supply a vacuum to each of the openings of the vacuum platform 68. In most cases, the vacuum manifold 218 includes channels therein that fluidly couple the openings of the vacuum platform 68 to a vacuum source 72. The vacuum manifold 70 is typically mounted to a base 74 that serves to support the chuck 66 in its position relative to the other components of the singulation engine 40.

The singulation engine 40 may also include a controller 76 for controlling the various components of the singulation engine 40. For example, the controller 76 may include capabilities for, but not limited to, controlling the movement of nozzle 50 via the robot assembly 64, controlling the flow of the slurry 60 via the pump 56, controlling the vacuum that holds the substrate 42 via the vacuum source 72, and the like. The controller 76 may be arranged to act as an operator console and master controller of the system. That is, all system interfaces with an operator and the user's facilities may be made through the controller. Commands may be issued to and status may be monitored from all components so as to facilitate completion of operator assigned tasks. By way of example, the controller may include a keyboard for accepting operator inputs, a monitor for providing visual displays, a database for storing reference information, and the like.

In one embodiment, the controller 76 is configured to initiate a cutting sequence. During the cutting sequence, the controller may cause the cutting beam to turn on and off while the nozzle and thus the cutting beam moves via the robot assembly. A continuous cutting sequence may be implemented where the cutting beam is continuously produced while the robot assembly moves the nozzle along a path. During a continuous cutting sequence, for example, the cutting beam may be turned on when moving in a first direction (e. g. , x) as well as a second direction (e. g., y). In addition, an incremental cutting sequence may be implemented where the cutting beam is turned on and off incrementally while the robot assembly moves the nozzle along a path. During an incremental cutting sequence, for example, the cutting beam may be turned on when moving in a first direction (e. g. , x) and turned off when moving in a second direction (e. g. , y).

A method of producing integrated circuit packages (product by process) will now be discussed. By way of example, the integrated circuit package may be any one of those previously described. The method generally begins by forming a plurality of integrated circuit packages on a substrate. In the case of QFN packages, for example, the packages are generally formed in groups on a metal strip or carrier (e. g. , copper).

The metal strip is processed to include an exposed die attach pad and a plurality of peripheral terminal pads for each individual QFN package. A die is generally attached to each of the die attach pads using a conventional die attach material. The die is also coupled to the plurality of peripheral terminal pads via a plurality of wires.

A mold compound is generally used to encase or surround portions of the die, wires, exposed peripheral terminal pads and the exposed die attach pad. The die itself is typically sandwiched between the mold compound and the metal strip. The mold compound helps to keep the wires and terminal pads electrically isolated from each other as well as to help protect the die.

Once the packages are formed on the substrate, the substrate is cut with a cutting beam in order to separate the individual integrated circuit packages from the substrate. This may be accomplished with the one or more jet streams that are made incident on the surface of the substrate and that are configured to cut through the substrate as for example, the metal strip and mold compound of the QFN substrate.

The jet streams are generally configured to move in a manner that cuts the integrated circuit packages as for example into rectangles or squares (see for example, Figs.

22A-J or Figs. 23A-B).

The substrate may be cut using a variety of techniques. One such technique will now be discussed with reference to Fig. 6. The substrates are typically received and loaded into the singulation engine, as for example, at a loading dock of the singulation engine. Once received, the substrates 42 are placed on the chuck 66 by a transfer assembly (not shown). During placement, the substrates 42 are aligned to a reference surface (e. g. , alignment pins) and secured or held to the top surface of the chuck 66 using a suction force produced by the vacuum source 72. Thereafter, the nozzle assembly 47 is moved into a starting position relative to the substrate 42 held on the chuck 66. Once in position, the abrasive slurry delivery system 48 delivers the abrasive slurry to the nozzle assembly 47 and the abrasive slurry is subsequently squeezed out the nozzles 50. The abrasive slurry is forced into a jet stream that strikes and cuts through the substrate 42 while the substrate 42 is held by the chuck 66. The nozzle assembly and thus the jet stream is then moved along a cutting path via the robot assembly 64 in order to separate the integrated circuit packages from the substrate. During the cutting sequence, the abrasive slurry in the jet stream is collected in the holding tank 58 after passing through the substrate 42 and the opening 67 in the chuck 66.

Figs. 7A and 7B are diagrams of a nozzle assembly 80, in accordance with one embodiment of the present invention. Fig. 7A is a front view, in cross section, of the nozzle assembly 80 and Fig. 7B is a side view, in cross section, of the nozzle assembly 80. By way of example, the nozzle assembly 80 may generally correspond to the manifold assembly 47 shown in Fig. 6. The nozzle assembly 80 generally includes one or more nozzles 82 fluidly coupled to a nozzle manifold 84. In this particular configuration, the nozzle assembly 80 includes multiple nozzles 82 so that multiple jet streams can be generated. As should be appreciated, multiple jet streams can reduce the amount of time needed to singulate a substrate, i. e. , more nozzles typically reduce the cycle time of the system. For example, each jet stream produced by each of the nozzles 82 may be configured to cut a different group of packaged devices located on a substrate at the same time, for example, the four groups of integrated circuit packages located on the substrate shown in Figs 3A and 3B.

As shown, the manifold 84 includes one or more first coupling receptacles 85A configured to receive one or more first couplings 86A. The first couplings 86A are configured to receive a slurry distribution tube 87 from a slurry delivery assembly (e. g. , assembly 48 in Fig. 6). The manifold 84 also includes one or more second coupling receptacles 86B configured to receive one or more second couplings 86B.

Each of the second couplings 86B are configured to receive an individual nozzle 82.

A collar 90 may be used to hold the nozzle 82 relative to the end of the second couplings 86B.

The manifold 84 additionally includes a plurality of channels 92,94, 96 therein for fluidly connecting the first and second receptacles 85A and 85B and thus the slurry delivery assembly to the nozzles 82. The channels may be widely varied.

The channels generally include one or more slurry receiving channels 92, a main channel 94 and one or more slurry distribution channels 96. The slurry receiving channels 92 connect the first coupling receptacles 85A to the main channel 94. The slurry distribution channels 96 connect the second coupling receptacles 85B to the main channel 94. The manifold 84 may also include one or more through holes 97 for attaching the manifold assembly 80 to a robot assembly.

During operation, the first couplings 86A, which are mounted in the first coupling receptacles 85A, receive slurry from the slurry tube 87 and deliver the slurry to the slurry receiving channels 92. The slurry receiving channels 92 receive slurry from the first couplings 86A and deliver the slurry to the main channel 94. The main channel 94 receives the slurry from each of the slurry receiving channels 92 and delivers the slurry to each of the slurry distribution channels 96. The slurry distribution channels 96 receive the slurry from the main channel 94 and delivers the slurry to the second couplings 86B. The second couplings receive the slurry from the slurry distribution channels 96 and delivers the slurry to each of the nozzles 82.

Thereafter, the slurry is forced through the aperture 88 in the nozzle 82.

The couplings 86A, tube 87 slurry receiving channels 92 and main channel 94 are generally large diameter so as to move large volumes of pressurized slurry at very low speeds, preventing wear to the tubing, manifold and joints. By way of example, the diameter may be about 5mm. The slurry distribution channels 96 and couplings 86B on the other hand typically have a smaller diameter. By way of example, the diameter may be about 3mm. The nozzles 82 themselves include a small diameter aperture 88. "Squeezing"the slurry through the small aperture 88 causes it to exit the nozzle 82 at very high speeds and in a fine diameter. The size of the nozzle aperture 88 is generally selected based on the desired cutting width. The length of the aperture 88 is generally configured to match the abrasive size and the desired beam diameter so as to cause the slurry to proceed through the nozzle 82 in an orderly and predictable manner, i. e. , becomes collimated. As should be appreciated, the nozzle aperture does not widen during use because the exiting beam is kept laminar and straight (and the lack of air in the pressurized stream). By way of example, the diameter of the nozzle aperture may be about 0.050 mm to about 3.0 mm, and more particularly between about 0.25 mm and about 0.3 mm. In addition, the length of the nozzle aperture may be between about 2D and about 20D, and more particularly between about 10D and about 15D, where D= the diameter of the nozzle aperture.

In one embodiment, the main channel 94 is formed by drilling a hole entirely through the manifold 84 from one side to the other and then capping the hole with a set of plugs 98, and the slurry receiving and slurry distribution channels 92,96 are formed by drilling holes partially through the manifold 84 from opposite sides of the manifold 84 respectively to the main channel 94. The slurry receiving and slurry distribution channels 92,96 are generally perpendicular to the main channel 94. The manifold, couplings and nozzles are generally formed from a material that is resistant to the effects of the slurry flowing therethrough. These components are generally formed from high hardness materials such as stainless steel.

Fig. 8 is a side view, in cross section, of a nozzle 100. By way of example, the nozzle 100 may generally correspond to the nozzle 82 shown in Figs. 7A and 7B. The nozzle 100 generally includes a nozzle tip 102 attached to a nozzle body 104. The nozzle tip 102 includes an aperture 105. The nozzle tip is preferably formed by a high hardness material in order to minimize wear at the nozzle exit. In one embodiment, the nozzle tip 102 is formed from stainless steel and the aperture 105 is formed from a diamond material. The aperture may also be formed from a carbide material. The diameter and length of the aperture 105 typically varies according to the specific needs of the device. As mentioned above, the diameter may be between about 0.05 mm and about 3.0 mm and the length may be between about 2D and about 20D, where D= the diameter of the nozzle aperture.

The nozzle body 104 includes a tip receptacle 106 for receiving the nozzle tip 102 and a seat receptacle 108 for receiving the end of a coupling as for example coupling 86B of Fig. 7. The tip receptacle 106 includes a slope that matches the nozzle tip 102 thus allowing the nozzle tip to seat therein. As shown, the nozzle tip may extend past the bottom surface of the nozzle body 104 when seated in the receptacle 106 of the nozzle body 104. The seat receptacle 108 includes a slope that matches the end of the coupling thus allowing the end of the coupling to seat therein.

The nozzle 100 also includes a retaining mechanism 110 located above the nozzle tip 102. The retaining mechanism may be widely varied. In one embodiment, the nozzle body 104 is formed from stainless steel and the retaining mechanism 110 is formed from sintered metal. As shown, the inner surfaces of the seat receptacle, retaining mechanism and nozzle tip inlet cooperate to form a conical entry point.

The dimensions of the nozzle 100 will now be described in accordance with one embodiment. The slope of the seat receptacle is about 30 degrees from center or 60 degrees in total. The slope of the tip receptacle is about 11 degrees from center or 22 degrees in total. The nozzle body is about 9.5 mm in length and has about a 12 mm diameter at its widest section and about 9 mm diameter at its thinnest section.

The seat receptacle opening is about 7.8 mm and the diameter of the aperture 105 is about 0.300 mm + 0.003 mm. The nozzle tip is about 4 mm in length and the aperture is about 3 mm in length. Furthermore, the diamond nozzle extension distance (the distance between surfaces of the body and the tip) is may be about 0.1-0. 5 mm.

Fig. 9 is a side elevation view, in cross section, of an abrasive slurry delivery assembly 112, in accordance with one embodiment of the present invention. By way of example, the abrasive slurry delivery assembly 112 may generally correspond to the abrasive slurry delivery assembly shown in Fig. 6. The abrasive slurry delivery assembly 112 generally includes a slurry containment vessel 114, a fluid source 116 and an abrasive source in the form of an abrasive cartridge 118. The slurry containment vessel 114 is configured to contain an abrasive slurry 120 for use by a singulation engine. The abrasive slurry 120 generally contains a fluid such as water and an abrasive such as garnet. The slurry vessel 114 receives the fluid from the fluid source 116 and the abrasive from the abrasive cartridge 118 through a recharge valve 122 located at the top of the slurry containment vessel 114. In order to supply the abrasive slurry 120 to a nozzle assembly of a singulation engine, the slurry containment vessel 114 is pressurized and the abrasive slurry 120 is released through a port 124 located in the bottom of the slurry containment vessel 114 (or a tubing connected the top of vessel 114).

The slurry containment vessel 114 is pressurized by a high pressure pump 126.

The manner in which the high pressure pump 126 builds pressure may be widely varied. In the illustrated embodiment, the high pressure pump 126 pumps a fluid from the fluid source 116 into the slurry containment vessel 114 until the slurry containment vessel 114 is adequately pressurized. By way of example, the slurry containment vessel may be pressurized between about 1, OOOPSI and about 50, OOOPSI.

The abrasive cartridge 118 is configured to supply new abrasive material to the assembly 112. When emptied, the abrasive cartridge 118 is removed from the assembly 112 and a new abrasive cartridge 118 filled with new abrasive material is inserted into the assembly 112. This particular method prevents contaminants from entering the singulation engine. The abrasive material filled in the cartridge 118 may be wet or dry. In the illustrated embodiment, however, the cartridge is prefilled with only the dry abrasive material. This is done to reduce the weight of the cartridge 118 so that it can be easily handled by an operator. Once the cartridge 118 is connected to the assembly 112, a fluid may be introduced into the cartridge 118 in order to"wet"the dry abrasive thereby helping to reduce air in the system. As should be appreciated, the lack of air in the pressurized stream helps prevent the nozzle aperture from widening. The fluid may also help move the wet abrasive (slurry) to the slurry containment vessel.

As shown in Fig. 9, a diaphragm pump 128 is used to both feed a fluid into the abrasive cartridge 118 in order to"wet"the abrasive material and to force the"wet" abrasive material to the slurry containment vessel 114. The diaphragm pump generally operates at low pressure, as for example between about 1 PSI and about 75PSI. The diaphragm pump 127 may receive the fluid directly from a fluid source or it may receive the fluid indirectly from the slurry containment vessel 114 as shown.

In operation, the diaphragm pump 127 pumps the fluid into the cartridge 118 thereby allowing the fluid to mix with the abrasive and forcing the wet abrasive from the cartridge 118 into the vessel 114 through the recharge valve 122. In order to flush and drain the components of the assembly 112, the assembly 112 may include a flush water valve 128 for introducing a fluid into the assembly 112, and a drain 129 to remove air or fluid from the system.

An operational sequence of the abrasive slurry delivery assembly 112 will know be discussed in accordance with one embodiment. The sequence generally begins by opening the flush water valve 128 in order to introduce water into the cartridge 118. Once the cartridge 118 is filled with water, the flush water valve 128is closed. Thereafter, the recharge valve 122of the slurry containment vessel 114 is opened. Once opened, the diaphragm pump 128 is activated thereby causing the abrasive to be sucked from cartridge 118 to the slurry containment vessel 114. Once the containment vessel 114 is full of abrasive, the flush water valve 128 is opened in order to clean the hose and recharge valve 122. After the system is cleaned, the diaphragm pump 128 is deactivated, i. e. , shuts down, and the recharge valve 122 and flush valve 128 are closed. The abrasive slurry delivery assembly 112 is now ready to pump the abrasive to the nozzle assembly. In particular, the high pressure pump 126 is activated thereby pressurizing the slurry containment vessel and forcing the abrasive slurry 120 out of the slurry containment vessel 114 and into the nozzle assembly.

Fig. 10 is a simplified side view of a wet slurry filter arrangement 130, in accordance with one embodiment of the present invention. By way of example, the filter arrangement 130 may be used in a re-circulatory delivery assembly between the holding tank and the vessel (see Fig. 6). The filter arrangement 130 includes a plurality of filter elements 132, which are layered one on top of the other. Each filter element 132 includes a container 134 and a filter 136. The filter 136 is configured to separate the container 134 into first and second chambers 138 and 140. The filter 136 is preferably designed to allow good abrasive material to flow from the first chamber 138 into the second chamber 140 while preventing oversized abrasive material or contaminant material from flowing therethrough (e. g. , oversized material). This is generally accomplished with mesh screen having a plurality of openings 142  dimensioned similarly to the size of the good abrasive material, i. e. , particles in the slurry that are smaller than size of the opening pass through the openings 142 while particles that are larger than the size of the openings 142 are blocked from passing through the openings. In essence, the oversized material is retained in the first chamber 138 and the good material is retained in the second chamber 140. By way of example, the size of the openings may be between about 20mesh and about 500mesh, and more particularly between about 100mesh and about 150mesh.

In order to utilize the wet slurry filter arrangement 130, each filter element 132 includes a used slurry inlet 142 for receiving used slurry. For example, a slurry that has been previously used to cut through a substrate. As should be appreciated, used slurry may contain particles from the cut substrate. The used slurry inlet 142 is located in the first chamber 138 thereby allowing the used slurry to be introduced into the first chamber 138. Each filter element 132 also includes an oversized slurry outlet 144 and a good slurry outlet 146. The bad slurry outlet 144 is located in the first chamber 138 and the good slurry outlet 146 is located in the second chamber 140. The outlets 144 and 146 are generally positioned opposite the inlet 142, i. e. , the inlets and outlets are on opposing ends of the filter element. During operation, the used slurry is introduced into the first chamber 138. As it passes from one end of the first chamber 138 to the other end of the first chamber 138, the good slurry drops through the filter 136 into the second chamber 140. Once in the second chamber 140, the good slurry exits out of the good slurry outlet 146. The good slurry from each of the good slurry outlets 146 are combined and reintroduced back into the system. The slurry left in the first chamber 138 exits out of the bad slurry outlet 144. The bad slurry from each of the filtering elements 132 are combined and removed from the system.

Because the particles are small, the size of each of the filter arrangements can be small. By way of example, each of the filter arrangements may have a length (from opposing sides) between about 300 to about 600 mm, a width between about 100 to about 400 mm and a height between about 20 to about 200mm. As should be appreciated, multiple filtering elements can be layered on top of each other to increase the speed that the slurry is filtered. By way of example, the wet slurry filter arrangement 130 may include 2 to about 20 filter elements.

Fig. 11 is top view of a chuck assembly 150, in accordance with one embodiment of the present invention. The chuck assembly 150 is generally configured to hold an unsingulated substrate and the singulated integrated circuit packages cut therefrom before, during and after a singulation procedure carried out with a cutting beam. The chuck assembly 150 generally includes a chuck 152 having a plurality of openings 154 and a plurality of slots 156. The openings 154 provide a vacuum therethrough so as to hold the substrate thereon. The slots 156 provide a passageway through which a jet stream may pass when cutting the substrate. By way of example, the chuck 152 may generally correspond to the chuck shown in Fig. 6.

The configuration of the openings 154 and slots 156 may be widely varied. In general, the chuck 152 includes one or more groups of openings 154 that are arrayed in rows and columns. The slots 156 are spatially separated from the openings 154 and are typically positioned in either rows or columns alongside the openings 154. In the illustrated embodiment, the slots 156 are positioned in columns. In most cases, there is a slot 156 outside the first and last column or rows of openings 154 and between each row and column of openings 154. The slots 156 may include starter holes 158.

The starter holes 158 provide a place where a cutting path can begin. The configuration and number of starter holes 158 generally depends on the configuration of packages formed on the substrate (e. g. , number of groups, package spacing, etc.), the number of nozzles used to cut the substrate (e. g. , single, multiple) and the cutting sequence used to cut the substrate (e. g. , continuous, incremental, etc.).

The chuck assembly 150 may include any number of chucks 152. When using a single chuck, a first set of linear cuts may be performed when the substrate is in a first position relative to the chuck and a second set of linear cuts may be performed when the substrate is in a second position relative to the chuck. For example, the substrate may be rotated between sets of cuts in order to make orthogonal cuts on the substrate. Although the cutting path is in a single direction, multidirectional cuts on the substrate may be performed thereby leaving a plurality of square or rectangle packages. When using multiple chucks, a first set of linear cuts may be performed in a first direction on a first chuck and a second set of linear cuts may be performed in a second direction on a second chuck. In this implementation, the position of the slots generally depends on the direction of the cuts being performed on the chuck. For example, if the chuck is configured for x axis cutting then the slots are situated in the x direction (columns), and if the chuck is configured for y axis cutting then the slots are situated in the y direction (rows).

Although only one chuck configuration is shown in Fig. 11, it should be noted that this is not a limitation and that other configurations may be used. For example, Figs. 12A-12 C each show different configurations of a chuck. In Fig. 12A, each slot 156 includes a starter hole 158 and all of the starter holes 158 are on the same side of the slots 156. In Fig. 12B, each slot 156 includes a starter hole 158, however, the starting holes 158 alternate back and forth between opposing sides of the slots 156. In Fig. 12C, the slot is formed by one continuous slot rather than a plurality of spatially separated slots (e. g. , serpentine configuration).

Fig. 13 is a perspective view of a chuck assembly 200, in accordance with one embodiment of the present invention. By way of example, the chuck assembly 200 may correspond to the chuck shown in Fig. 6. The chuck assembly 200 is generally configured to hold an unsingulated substrate and the singulated integrated circuit packages cut therefrom before during and after a singulation procedure carried out with a cutting beam. The chuck assembly 200 generally includes a first chuck 202 and a second chuck 204. The first chuck 202 is configured to hold a substrate (and the integrated circuit packages formed therefrom) during y axis cutting, and the second chuck 204 is configured to hold the substrate (and the integrated circuit packages formed therefrom) during x axis cutting. For a given substrate, the substrate is typically cut in a first direction, as for example the y direction, and thereafter it is cut in a second direction, as for example the x direction. As should be appreciated, this cross cutting technique is configured to cut rectangle or square integrated circuit packages from the substrate.

A typical sequence may include, placing a substrate on the first chuck 202, making multiple cuts in the y direction on the first chuck 202, thereafter transferring the substrate to the second chuck 204, and then making multiple cuts in the x direction on the second chuck 204. The cuts may be made by one or more cutting beams that are moved in the x and y directions via a robot assembly. Furthermore, the transferring may be accomplished with some sort of pick and place machine that uses pick devices to pick and place the substrate and a robot assembly to move the substrate.

Each of the chucks 202 and 204 is supported on a base 206, and includes a vacuum platform 208 and a vacuum manifold 210. As shown, the vacuum platform 208 is disposed on the vacuum manifold 210 and the vacuum manifold 210 is disposed on the base 206. These components are configured to work together to hold the substrate and the integrated circuit packages cut therefrom with a vacuum. These components are also configured to work together to allow a cutting beam to be directed therethrough in the z direction. These components may be attached using any suitable means.

Referring to Fig. 14, the chuck assembly 200 will be described in greater detail. The vacuum platform 208 is configured to receive the substrate thereon. The vacuum platform 208 includes a plurality of openings 212 that provide a vacuum therethrough so as to hold the substrate thereon. The openings 212 may be widely varied. The opening configuration and size generally depends on the size of the substrate and the size and number of integrated circuit packages cut therefrom. In most cases, there is an opening for each integrated circuit package. Furthermore, the openings are typically grouped in rows and columns. The rows and columns may be part of one or more groups. In the illustrated embodiment, the rows and columns are separated into four groups. By way of example, these four groups may correspond to the four groups shown on the substrate in Fig. 3B.

The vacuum platform 208 also includes a plurality of slots 214 that provide a space through which a cutting beam may pass when cutting along the x and y axis.

The slots 214 are generally positioned in the space between the openings 212. The position of the slots 214 generally coincide with the saw streets of the substrate, i. e., the space between the integrated circuit packages that is dedicated for cutting. The  path of the slots 214 may be oriented in a single direction (e. g. , x or y) or they may be<BR> bidirectional (e. g. , x and y). In the illustrated embodiment, the slots on each of the chucks are oriented in a single direction. Although similar in most respects, each of the chucks 208 is configured to serve different cutting directions, and therefore the slots 214 are positioned in different directions on the vacuum platforms 208 of the two chucks 202 and 204. As shown, the slots 214 A are positioned linearly in the y direction in the first chuck 202, and the slots 214 B are positioned linearly in the x direction in the second chuck 202.

Each of the vacuum platforms 208 also include one or more alignment pins 216 for aligning the substrate on the vacuum platforms 208. The alignment pins 216 are generally configured to extend into alignment holes in the substrate.

Similarly to the vacuum pedestals 208, the vacuum manifolds 210 include a plurality of slots 218 that provide a space through which a jet stream may pass when cutting along the x and y axis. The position of the slots 218 in the vacuum manifold 210 generally coincide with the position of the slots 214 in the vacuum platform 208, i. e. , they have a similar size and direction, and they are aligned when the vacuum platform 208 is attached to the vacuum manifold 210.

The vacuum manifolds 210 also include a plurality of vacuum channels 222 configured to provide a vacuum passageway to the openings 212 of the vacuum pedestals 208. The channels 222 may be widely varied. The channel configuration and size generally depends on the size and configuration of the vacuum pedestal openings 212 as well as the direction of the slots 214/218. In the illustrated embodiment, there is a channel 222 for each row or column of openings 212. The channels 222 typically run linearly between the slots 214/218. As such, the channels 222A in the vacuum manifold 210A of the first chuck 202 run in the y direction, and the channels 222B in the in the vacuum manifold 21 OB of the second chuck 204 run in the x direction. The channels 222 are typically coupled to a main channel 224 that intersects one or more openings 226 that extend through the vacuum manifolds 210.

The openings 226 are configured to mate with a coinciding set of openings 228 in the base 206 of the chuck assembly 200. These openings run through the base 206 and couple to vacuum fittings 230, which couple to a vacuum source via vacuum tubing (not shown).

The base 206 is configured to support the chucks 202 and 204 in their desired position relative to each other and relative to a singulation engine such as for example the singulation engine shown in Fig. 6. The base 206 includes a pair of voids 232, each of which is disposed underneath one of the chucks 202 and 204. The voids 232 provide a space through which a jet stream may pass when cutting along the x and y axis, i. e. , through the slots 214/218. The portion of the base 206 that surrounds the voids 232 serves as a point for connecting the chucks 202 and 204 to the base 206.

The periphery of the voids 232 is smaller than the periphery of the chucks 202 and 204 and thus the base 206 provides a shoulder 234 for which the chucks 202 and 204 may rest or be attached.

The vacuum platform 208 or portions thereof may be formed from various materials, including but not limited to, deformable and/or rigid materials. By way of example, the vacuum platform may be formed from materials such as ceramic, metal, plastic, rubber and/or the like. It may be preferable that the vacuum platform 208 be formed from materials that are capable of withstanding the rigors of a jet stream cutting sequence. Alternatively or additionally, it may be preferable that the vacuum platform material be able to withstand, for a commercially satisfactory number of cycles, the de-ionized water rinsing process that may be employed before, during and after cutting. Alternatively or additionally, it may be preferable that the vacuum platform material possess anti-static properties to prevent damage to the integrated circuits being fabricated. Alternatively or additionally, it may be preferable that the vacuum platform material possess a high friction coefficient relative to the undersurface of the substrate to prevent translational and/or rotational movement of the substrate and/or the individual packages during and after cutting. Alternatively or additionally, it may be preferable that the vacuum platform material provide a surface with sealing capabilities. For example, when a vacuum is applied to the package through the vacuum opening, the surface contacting the package deforms to the edge of the package thereby sealing the interface between the surface of the vacuum platform and the surface of the package.

In one embodiment, the vacuum platform is formed from a rubber like material such as"VITON"a synthetic material available from McDowell & Company of Downey, CA or Pacific State Felt & Mfg. Co. Inc. of Hayward CA. The resilient VITON material, in addition to being conformable and/or compressible, also offers substantial advantages with respect to machinability, high friction, anti-static property, relative inertness to the rinsing chemicals, and general durability when employed in the vacuum platform application. Although the term"rubberized"is used, it should be noted that the vacuum platform is not limited to rubber materials and that the term"rubberized"is used to reference some of the above mentioned properties (e. g. , sealing). In another embodiment, the vacuum platform is formed from stainless steel such as Corrax stainless steel. The steel may have a hardness between about 48-50 RC. In yet another embodiment, the vacuum platform may be formed from a combination of materials. For example, the vacuum platform may include a top layer formed from VITON and a lower layer formed from stainless steel.

The vacuum manifold may be formed from similar materials as the vacuum platform, as for example ceramics, metal, plastics, rubber and the like. In one embodiment, the vacuum manifold is formed from stainless steel. By way of example, the stainless steel may be Corrax stainless steel. The steel may have a hardness between about 48-50 RC.

The vacuum platform and manifolds may be formed using any suitable technique including but not limited to machining, molding and the like. For example, when using stainless steel, the openings and the slots may be formed by EDM. When using a rubber like material, the slots may be formed by the cutting beam of the singulation engine during an initial cutting sequence. That is, the cutting beam may be used to cut through the material and form the requisite slots therein. The vacuum pedestal may be attached to the vacuum manifold using any suitable attachment means including but not limited to conventional fasteners such as bolts, adhesives, welding, clamps, and the like. When using a rubberized vacuum pedestal, the vacuum pedestal may be attached to the vacuum manifold via an adhesive such as glue or epoxy. The vacuum pedestal/manifold combination can be fastened to the base via one or bolts.

Referring to Figs. 15 and 16, the chucks 202 and 204 will be described in greater detail. In both these Figures, a substrate S is being held to the chuck 202 or 204 during a cutting sequence. The substrate is typically aligned with the chuck 202 or 204 via alignment pins 216. As shown in Fig. 15, the vacuum platform 208 includes a vacuum opening 212 for each package P and thus the entire substrate S as well as each individual package P being cut therefrom is held on the vacuum platform 208 before, during and after singulation via a suction force (e. g. , vacuum). To elaborate, the vacuum platform 208 is positioned over the vacuum manifold 210 and each row (or column) of openings 212 is located over a vacuum channel 222 in the vacuum manifold 210. Each vacuum channel 222 connects to the main channel 224 of the vacuum manifold 210 and the main channel 224 connects to the opening 226 of the vacuum manifold 210. Moreover, the vacuum manifold 210 is positioned over the base 206 and the opening 226 of the vacuum manifold mates with the opening 228 of the base 206. The opening 228 runs through the base 206 and couples to a vacuum source via vacuum tubing and vacuum fittings (not shown). When the vacuum source is turned on, a suction force is pulled through the previously mentioned vacuum passageways (as shown by the arrows) in order to secure the substrate S and individual package P being cut therefrom to the surface of the vacuum platform 208.

As shown in Fig. 16, the vacuum platform 208 includes a slot 214 that is aligned with a corresponding slot 218 of the vacuum manifold 210. The slots 214/218 cooperate to form an opening 219 in the chuck 202 or 204. The opening 219 is positioned over the void 232 in the base 206. The length of the opening 219 is typically the same size or smaller than the length of the void 232. During the cutting sequence, the jet stream JS cuts through the substrate and passes through opening 219 of the chuck 202 or 204 and the void 232 of the base 206. After passing through the void 132, the jet stream JS may be diffused in a holding tank as discussed previously.

In addition, the jet stream JS moves linearly to the right through the opening 219 in order to form a linear cut C in the substrate S. By way of example, the jet stream JS may be moved in the x or y direction depending on the chuck being used.

Although not shown in either Fig. 15 or 16, the top layer of the vacuum platform 208 may include a deformable material so as to provide a seal between the top surface of the vacuum platform 208 and the bottom surface of the substrate S and individual package P being cut therefrom when the suction force is supplied. The top layer may be a continuous portion of the vacuum platform 208 or it may be a separate component adhered thereto. A seal may also be provided between each of the various layers of the chucks 202 and 204 in order to seal the vacuum passageways.

Figs. 17A-F are diagrams of a vacuum platform 250, in accordance with one embodiment of the present invention. The vacuum platform 250 is configured to allow linear cuts in the y direction. As such, the vacuum platform 250 may generally correspond to the vacuum platform 208A shown in Figs. 13 and 14. To elaborate, Fig. 17A is a perspective view of the vacuum platform 250, Fig. 17B is a top view of the vacuum platform 250, Fig. 17C is a front view, in cross section (taken along line C-C'), of the vacuum platform 250, Fig. 17D is a side view, in cross section (taken along line D-D'), of the vacuum platform 250, Fig. 17E is a side view, in cross section (taken along line E-E'), of the vacuum platform 250 and Fig. 17F is a close up front view, in cross section, of a portion of the rubber like vacuum platform 250.

As shown, the vacuum platform 250 includes a plurality of openings 252 and a plurality of slots 254. Each of the openings 252 is formed by two parts, a recessed or countersunk portion 256 and a through hole 258. The recessed portion 156 has a greater diameter than the through hole 258, but is smaller than the periphery of the package. Although not a requirement, the openings 252 are positioned in four groups 260. The groups 260 include openings 252 that are arrayed in columns 262 and rows 264. The number of rows 264 and columns 262 in each group 260 may be widely varied. In the illustrated embodiment, there are 7 rows and 7 columns.

The slots 254 are positioned in the y direction between each column 262. The slots 254 are also positioned outside the first and last column of each group 260. The slots 254 generally extend further than the first and last opening in the columns 262.

The first slot in each group (the one that is outside the first column of openings) extends even further than the rest of the slots so as to connect to a starter hole 266.

The starter hole 266 provides a starting point for when the jet stream is turned on. For example, a cutting sequence generally begins by placing the centerline of the nozzle over the starter hole 266 before making any linear cuts. The diameter of the starter hole 266 is generally bigger than the width of the slot 254. The slot 254 is generally slightly larger than the width of the jet stream.

Figs. 18A-E are diagrams of a vacuum platform 270, in accordance with one embodiment of the present invention. The vacuum platform 270 is configured to allow linear cuts in the x direction. As such, the vacuum platform 270 may generally correspond to the vacuum platform 208B of Figs. 13 and 14. To elaborate, Fig. 18A is a perspective view of the vacuum platform 270, Fig. 18B is a top view of the vacuum platform 270, Fig. 18C is a front view, in cross section (taken along line C- C'), of the vacuum platform 270, Fig. 18D is a side view, in cross section (taken along line D-D'), of the vacuum platform 270, and Fig. 18E is a portion, in cross section, of the vacuum platform 270.

As shown, the vacuum platform 270 includes a plurality of openings 272 and a plurality of slots 274. Each of the openings 272 is formed by two parts, a recessed or countersunk portion 276 and a through hole 278. The recessed portion 276 has a greater diameter than the through hole 278, but is smaller than the periphery of the package so that the package may be retained by a suction force. Although not a requirement, the openings 272 are positioned in four groups 270. The groups 270 include openings 272 that are arrayed in columns 272 and rows 274. The number of rows 274 and columns 262 in each group 270 may be widely varied. In the illustrated embodiment, there are 7 rows and 7 columns.

The slots 274 are positioned in the x direction between each row 284. The slots 274 are also positioned outside the first and last rows of each group 280. The slots 274 generally extend further than the first and last opening 272 in the row 284.

The first slot in each group (the one that is outside the first row of openings) is coupled to a starter hole 286 via a starter slot 288 that is perpendicular to the first slot.

The starter hole 286 provides a starting point for when the jet stream is turned on. For example, a cutting sequence generally begins by placing the centerline of the nozzle over the starter hole 286 before making any linear cuts. The diameter of the starter hole 286 is generally bigger than the width of the slot 274. The slot 274 is generally a slightly larger than the width of the jet stream.

Figs. 19A-E are diagrams of a rubber like vacuum platform 240, in accordance with one embodiment of the present invention. By way of example, the rubber like vacuum platform 240 may generally correspond to any of the vacuum platforms 208A or 208B shown in Figs. 13 and 14. The rubber like vacuum platform 240 is shown before the slots have been formed therein. As mention previously, the slots may be formed with a jet stream of the singulation engine. For example, the rubber like vacuum platform 240 may be attached to a vacuum manifold, and thereafter cut via the jet stream while in the singulation engine. In one embodiment, the rubber like vacuum platform is formed from VITON.

To elaborate, Fig. 19A is a perspective view of the rubber like vacuum platform 240, Fig. 19B is a top view of the rubber like vacuum platform 240, Fig. 19C is a front view, in cross section (taken along line C-C'), of the rubber like vacuum platform 240, Fig. 19D is a side view, in cross section (taken along line D-D'), of the rubber like vacuum platform 240, and Fig. 19E is a close up front view, in cross section, of a portion of the rubber like vacuum platform 240. As shown in all the Figures, the rubber like vacuum platform 240 includes a plurality of openings 242.

Each of the openings 242 is formed by two parts, a recessed or countersunk portion 244 and a through hole 246. The recessed portion 244 has a greater diameter than the through hole 146, but is smaller than the periphery of the package.

Figs. 20A-F are diagrams of a vacuum manifold 290, in accordance with one embodiment of the present invention. The vacuum manifold 290 is configured to allow linear cuts in the y direction. As such, the vacuum manifold 290 may generally correspond to the vacuum manifold 210A shown in Figs. 13 and 14. To elaborate, Fig. 20A is a perspective view of the vacuum manifold 290, Fig. 20B is a top view of the vacuum manifold 290, Fig. 20C is a front view, in cross section (taken along line C-C'), of the vacuum manifold 290, Fig. 20D is a side view, in cross section (taken along line D-D'), of the vacuum manifold 290, Fig. 20E is a side view, in cross section (taken along line E-E'), of the vacuum manifold 290 and Fig. 20F is a portion, in cross section, of the vacuum manifold 290.

As shown, the vacuum manifold 290 includes a plurality of channels 292 and a plurality of slots 294. Both the channels 292 and the slots 294 are positioned in the y direction. Although not a requirement, the channels 292 are positioned in four groups 302. The number of channels 292 in each group 302 may be widely varied. The number of channels 292 generally corresponds to the number of columns of openings found in the vacuum platform, which connects to the vacuum manifold 290. That is, the channels 292 are configured to coincide with the openings of the vacuum platform so as to provide a suction force therethrough. Each of the channels 292 fluidly couples to a corresponding column of openings in the vacuum platform. In the illustrated embodiment, there are 7 columns. In order to provide a vacuum to the channels 292, each of the channels292 fluidly couples to a main channel 304, which in turn couples to a pair of openings 306. The channels 300 and 304 are recessed within the top surface of the vacuum manifold 290 while the openings 306 extend through the vacuum manifold 290.

The slots 294 are positioned between each channel 292. The slots 294 are also positioned outside the first and last channel 292 of each group 302. The slots 294 generally extend further at the one end compared to the channels 292. The first slot in each group (the one that is outside the first channel) extends even further than the rest of the slots so as to connect to a starter hole 308. The starter hole 308 provides a starting point for when the jet stream is turned on. For example, a cutting sequence generally begins by placing the centerline of the nozzle over the starter hole 308 before making any linear cuts. The diameter of the starter hole 308 is generally bigger than the width of the slot 294. The slot 294 is generally slightly larger than the width of the jet stream. As should be appreciated, the position, and size of the slots294 in the vacuum manifold 290 generally coincides with the position and size of  the slots in the mating vacuum platform, i. e. , they are aligned such that they form a unified slot.

Figs. 21A-G are diagrams of a vacuum manifold 310, in accordance with one embodiment of the present invention. The vacuum manifold 310 is configured to allow linear cuts in the x direction. As such, the vacuum manifold 310 may generally correspond to the vacuum manifold 210B shown in Figs. 13 and 14. To elaborate, Fig. 21A is a perspective view of the vacuum manifold 310, Fig. 21B is a top view of the vacuum manifold 310, Fig. 21C is a front view, in cross section (taken along line C-C'), of the vacuum manifold 310, Fig. 21D is a front view, in cross section (taken along line D-D'), of the vacuum manifold 310, Fig. 21E is a side view, in cross section (taken along line E-E'), of the vacuum manifold 310, Fig. 21F is a side view, in cross section (taken along line F-F'), of the vacuum manifold 310, and Fig. 21G is a portion, in cross section, of the vacuum manifold 310.

As shown, the vacuum manifold 310 includes a plurality of channels 312 and a plurality of slots 314. Both the channels 312 and the slots 314 are positioned in the y direction. Although not a requirement, the channels 312 are positioned in two groups 316. The number of channels 312 in each group 316 may be widely varied. The number of channels 312 generally corresponds to the number of rows of openings found in the vacuum platform, which connects to the vacuum manifold 310. That is, the channels 312 are configured to coincide with the openings of the vacuum platform so as to provide a suction force therethrough. Each of the channels 312 fluidly couples to a corresponding column of openings in the vacuum platform. In the illustrated embodiment, there are 7 columns. In order to provide a vacuum to the channels 312, each of the channels 312 fluidly couples to a main channel 318, which in turn couples to a pair of openings 320. The channels 312 and 318 are recessed within the top surface of the vacuum manifold 310 while the openings 320 extend through the vacuum manifold 310.

The slots 314 are positioned between each channel 312. The slots 314 are also positioned outside the first and last channel 312 of each group 316. The first slot in each group (the one that is outside the first channel) is coupled to a starter hole 322 via a starter slot 324 that is perpendicular to the first slot. The starter hole 322 provides a starting point for when the jet stream is turned on. For example, a cutting sequence generally begins by placing the centerline of the nozzle over the starter hole 322 before making any linear cuts. The diameter of the starter hole 322 is generally bigger than the width of the slot 314. The slot 214 is generally slightly larger than the width of the jet stream. As should be appreciated, the position, and size of the slots 314 in the vacuum manifold 310 generally coincides with the position and size of the slots in the mating vacuum platform, i. e. , they are aligned such that they form a unified slot.

Figs. 22A-J illustrate a cutting sequence using the gang manifold assembly 80 shown in Figs. 7A and 7B and the chuck assembly 200 shown in Figs. 13 and 14. The sequence generally begins by placing a substrate 350 on the chuck 202 as shown in Fig. 22A. This is generally accomplished manually or using some sort of pick and place machine (not shown). During placement, the substrate 350 is positioned on the surface of the vacuum platform 208A and the substrate 350 is aligned relative to the chuck 202 via alignment pins 216. After placement, the vacuum is turned on, and the substrate 350 is held in place by a suction force. The suction force is generated through the openings 212 of the vacuum platform 208A, and the channels (not shown) of the vacuum manifold 210A. As shown in Fig. 22A, the substrate 350 includes a plurality of integrated circuit packages 352 formed thereon. By way of example, the integrated circuit packages 352 may be QFN packages.

Once the substrate 352 is fixed by the suction force, the gang manifold assembly 80 moves into its starting position over the chuck 202 as shown in Fig. 22B.

This is generally accomplished by an x, y, z robot that moves the gang manifold 80 from an initial position to the cutting position. By way of example, the manifold 84 of the gang manifold assembly 80 may be attached to a transfer arm 356 of a robot system. As shown, the gang manifold 80, and more particularly the nozzles 82 are positioned in close proximity to the surface of the substrate 350. That is, the robot moves the gang manifold 80 in the z direction until the nozzles 82 reach a specified cutting height, which is generally very close to the substrate. In most cases, the starting position in the x and y directions is defined by starter hole (not shown) on the chuck 202.

While maintaining the suction force, the gang manifold assembly 80 begins to make linear cuts 360 on the substrate 350 in the y direction as shown in Figs. 22C and 22D. This is generally accomplished by turning on the jet stream (not shown) and moving the gang manifold in the y direction via the robot system. The movement of the gang manifold assembly 80 may be widely varied. In general, the nozzles 82 are moved together along a linear path so that multiple linear cuts 360 are made.

Although only one linear cut 360 can be made with a single nozzle 82 at any one time, the surface of the substrate 350 is sequentially exposed to the jet stream in order to make multiple cuts. The nozzles may make one pass in the y direction and then step over in the x direction in order to make another pass in the y direction. The linear cuts 360 generally extend from the edge of the first package 362 to the edge of the last package 364 in the group. In one embodiment, a serpentine path, which moves back and forth in the direction of the y-axis while being incremented in the x-direction at the end of each traverse, may be used. In this particular embodiment, the movements in the x direction are performed at high speeds so that the jet stream is prevented from cutting through the substrate. This embodiment will be described in greater detail below.

After making the final linear cut, the gang manifold assembly 80 moves away from the chuck 202 and the vacuum is turned off thereby releasing the suction force that had been holding the substrate 350. Thereafter, the cut substrate 350 is removed from the chuck 202 and placed on the second chuck 204 as shown in Figs. 22E and 22F. This is generally accomplished manually or using some sort of pick and place machine (not shown). During placement, the substrate 350 is positioned on the surface of the vacuum platform 208B and the substrate 350 is aligned relative to the chuck 204 via alignment pins 216. After placement, the vacuum is turned on, and the substrate 350 is held in place by a suction force. The suction force is generated through the openings 212 of the vacuum platform 208B, and the channels (not shown) of the vacuum manifold 21 OB.

Once the substrate 350 is fixed by the suction force, the gang manifold assembly 80 moves into its starting position over the chuck 204 as shown in Fig. 22B.

This is generally accomplished by an x, y, z robot that moves the gang manifold 80 from either the initial position or the first cutting position to a second cutting position.

Simarly to the above, the gang manifold 80, and more particularly the nozzles 82 are positioned in close proximity to the surface of the substrate 350. That is, the robot moves the gang manifold 80 in the z direction until the nozzles 82 reach a specified cutting height. In most cases, the starting position in the x and y directions is defined by starter hole (not shown) on the chuck 104.

While maintaining the suction force, the gang manifold assembly 80 begins to make linear cuts 366 on the substrate 350 in the x direction as shown in Figs. 22H and 22I. This is generally accomplished by turning on the jet stream (not shown) and moving the gang manifold assembly 80 in the x direction via the robot system. The movement of the gang manifold assembly 80 may be widely varied. In general, the nozzles 82 are moved together along a linear path so that multiple linear cuts 366 are made. Although only one linear cut 366 can be made with a single nozzle 82 at any one time, the surface of the substrate 350 is sequentially exposed to the jet stream in order to make multiple cuts 366. For example, the nozzles 82 may make one pass in the x direction and then step over in the y direction in order to make another pass in the x direction. The linear cuts 366 generally extend from the edge of the first package 362 to the edge of the last package 368 in the group. In one embodiment, a serpentine path, which moves back and forth in the direction of the x-axis while being incremented in the y-direction at the end of each traverse, may be used. This embodiment will be described in greater detail below.

After making the final linear cut, the gang manifold assembly 80 moves away from the chuck 204 and the remnant 350'of the substrate 350 is removed from the chuck 204. This is generally accomplished manually or using some sort of pick and place machine (not shown). After removing the remnant 350'the singulated packages 352 remain on the chuck 204. From here, the singulated packages can be further processed if desired. For example, they may be moved off of the chuck by a pick and place machine or by sliding them via a transfer arm. Before doing so, however, the vacuum is turned off thereby releasing the suction force that had been holding the singulated packages 352. A post package processing system that be used is described in greater detail in Pat. App. No. 10/227,163, titled"Integrated Circuit Processing System, filed on August 22,2002, which is herein incorporated by reference. A pick and place machine that can be used is described in greater detail in Pat. App. No.

10/226,630, titled"High Speed Pickhead", filed on August 22,2002, which is herein incorporated by reference.

Figs. 23A and 23B are top view diagrams showing serpentine paths 380 and 382, in accordance with one embodiment of the present invention. The serpentine paths 380 and 382 may be used by the manifold assembly 80 to cut the packages from the substrate 350. Fig. 23A is directed at y direction cuts, and Fig. 23B is directed at x direction cuts. In Fig. 23A, the manifold assembly 80 is caused to move back and forth in the direction of the y-axis while being incremented in the x-direction at the end of each traverse. In so doing, the jet stream 384 is caused to move across a predetermined area of the substrate 350 (along the serpentine path 380) thereby forming y-linear cuts 388 and x-linear cuts 390. The predetermined area may correspond to a group of packages 352.

In Fig. 23B, the manifold assembly 80 is caused to move back and forth in the direction of the x-axis while being incremented in the y-direction at the end of each traverse. In so doing, the jet stream 384 is caused to move across a predetermined area of the substrate 350 (along the serpentine path 382). The predetermined area may correspond to a group of packages 352. Paths 380 and 382 are generally  positioned in the saw street 386 of the substrate 350, i. e. , the area between each of the packages 352 that is dedicated to dicing the substrate 350.

In one particular embodiment, the linear cuts 388 and 390 are performed at a first speed while the increments 392 and 394 orthogonal thereto are performed at a second speed. The second speed is configured to be faster than the first speed in order to prevent cuts through the substrate and to decrease the cycle time associated with singulating the packages 352. The ratio between the second speed and the first speed may be between about 40: 1 to about 5: 1, and more particularly about 20: 1. By way of example, the linear cuts 388 and 390 may be cut at about 5 to about 10 mm/s and the increments 392 and 394 may be cut at about 200 mm/s Fig. 24 is a flow diagram of a cutting method 400, in accordance with one embodiment of the present invention. By way of example, the cutting method may be associated with the diagram shown in Fig. 23A and 23B. The cutting method 400 is typically performed with a z axis beam such as for example a z axis jet stream as discussed throughout this document. The z axis beam is typically moved within a plane that is perpendicular to the z axis beam in order to implement a cutting sequence. Furthermore, the z axis beam is moved continuously without turning it off.

The cutting method 400 generally begins at block 402 where the beam is moved in a first direction at a first speed over a first distance. By way of example, the first direction may be along the x or y axis. The first speed is generally configured to allow the beam to cut through a substrate so as to form a linear cut. The first distance generally corresponds to the length needed to form the linear cut along the side of one or more packages. In most cases, the linear cut is configured to span more than one package, as for example, a row or column of packages.

Following block 402, the process flow proceeds to block 404 where the beam is moved in a second direction at a second speed over a second distance. In most cases, the second direction is orthogonal to the first direction. By way of example, if the first direction is along the y axis then the second direction is along the x axis (or vice versa). The second speed is configured to be faster than the first speed. By way of example, it may be faster on an order of 5 to 40 times, and more particular about 20 times. The faster speed is used to prevent cutting as well as to decrease the cycle time of the cutting sequence. The second distance may be widely varied, however the second distance is typically smaller than the first distance in most cases.

Fig. 25 is a diagram of a singulation engine 500, in accordance with one embodiment of the present invention. As shown, the singulation engine 500 includes a gang manifold assembly 510 and a chuck assembly 512. The gang manifold assembly 510 is shown in its initial or idle position. When a cut is to be made, the gang manifold 510 moves to a cutting position, which is generally over the chuck assembly 512. As shown, the gang manifold 510 includes a plurality of nozzles 514 that are coupled to a manifold 516. The manifold 516 is attached to a robot system 518 configured to move the gang manifold assembly 510 between the initial and cutting positions and to move the gang manifold assembly 510 during a cutting sequence. Although the robot system may vary, the robot system in Fig. 25 corresponds to a SCARA robot system.

The chuck assembly 512, on the other hand, includes a first chuck 520 and a second chuck 522. The first chuck 520 is configured to hold a substrate during y axis cutting and the second chuck 522 is configured to hold the substrate during x axis cutting. In this particular embodiment, the first and second chucks are positioned side by side. The singulation engine 500 also includes a holding tank (not shown) generally positioned below the two chucks 520 and 522. The holding tank is configured to store the slurry and receive the jet stream.

The singulation engine 500 also includes an abrasive slurry delivery system 530 that is operatively coupled to the holding tank via a recycle line 532 and to the nozzle manifold 510 via a discharge line 534. The recycle line 532 is used to supply the slurry delivery system with used slurry and the discharge line is used to delivery good slurry to the nozzle assembly. The used slurry may pass through a filtering system 536 as for example the system shown in Fig. 10. Once filtered, the filtered slurry can be introduced into a slurry containment vessel 538. When the slurry containment vessel is filled with good slurry, a pump 540 may be used to force the good slurry out of the containment vessel 538 and into nozzle assembly 510 via the discharge line 534.

When the good slurry is forced out of the nozzles, a cutting sequence commences. As should be appreciated, the robot system moves the nozzle assembly to the cutting position from the initial position before the good slurry is forced into a cutting beam. During a cutting sequence, the nozzle assembly can be continuously repositioned via the various arms of the robot system in order to follow the requisite cutting path. For example, the robot system may move the nozzle assembly in the y direction when cutting over the first chuck 520 and in the x direction when cutting over the second chuck 522. If the spacing between nozzles is large compared to the spacing between integrated circuit packages on the substrate then multiple passes in both directions may be required in order to fully singulate the substrate. The passes may overlap on another.

In one embodiment, the angle of the nozzle assembly may be adjusted by the robot system before performing a linear cutting sequence in order to reduce the spacing between cutting beams produced by the nozzles. Referring to Figs. 26A and 26B, the nozzle adjustment will be described in greater detail. As shown in Fig. 26A, the spacing D between the cutting beams does not coincide with the spacing d between devices or groups of devices 550 on a substrate 552. The spacing D is typically controlled by the position of the nozzles relative to one another. In order for the spacings d and D to match, the nozzles can move relative to one another or the entire nozzle assembly can be rotated. Rotating the nozzle assembly is believed to provide the easiest solution. As shown in Fig. 26B, the spacing D between the cutting beams can be reduced to match the spacing d between device 550 (d = D) by rotating the entire nozzle assembly A while keeping the positions of the nozzles relative to one another fixed.

It should be noted that the configuration shown in Fig. 25 is not a limitation.

For example, the first and second chucks may be positioned in line rather than side by side. Furthermore, more than one gang manifold assembly may be used. For example, a first gang manifold assembly may be used in conjunction with y axis cuts and a second manifold assembly may be used in conjunction with x axis cuts. This particular configuration may require additional robot systems and discharge lines.

The advantages of the invention are numerous. Different embodiments or implementations may have one or more of the following advantages. The present invention provides a cost-effective cutting process for fine geometry devices with both straight line and curvilinear edges. In addition, the water jet cutting process is material non-specific; therefore, laminates and coated devices with both ductile a brittle material can be cut in a single pass. Furthermore, the cutting beam interacts with a substrate only along the vertical axis thereby preventing the formation of shear forces. The devices are therefore retained in their intended position and cut geometries remain consistent. Another benefit of this water and slurry-based method is the continual renewal of inexpensive abrasive (A1203 or garnet). The abrasive is never"dulled"by ductile or compliant materials. The process remains inexpensive and robust, even when singulating laminates of very dissimilar materials. Finally, a single nozzle acts as a point source for cutting, thus, enabling curvilinear cut paths as for example photonic devices.

A comparison between a conventional blade saw and a jet stream is shown below in Table 1. The data in Table 1 was obtained using a first generation lab model. The jet stream was produced using a modified Jetsis microJet system.

Table 1 Jet Stream Blade Saw BGA Minimum Device Size 0.5 mm x 0.5 mm 4.0 mm x 4. 0mm 8x8 FBGA Throughput 160 mm/sec* lOOmm/sec 144 units/strip Chipping <10tm <40Lm Consumable Cost 0. 001119USD/unit 0. 022222USD/unit 0.000017 USD/pin 0.000347 USD/pin QFN Minimum Device Size 0.5 mm x 0.5 mm 4.0 mm x 4.0 mm 4x4 QFN 176 Throughput 160 mm/sec* 18 mm/sec units/strip Chipping <10u. m <40um full copper Burrs/Smearing <lOIlm <501lm no etch Consumable Cost 0. 000852 USD/unit 0.104748 USD/unit 0.000053 USD/unit 0.0065467 USD/pin Photonic Curvilinear Cut Yes No 8"Si Wafer Throughput 160 mm/sec* Not Measurable Chipping <10um <50um Consumable Cost Low Acceptable *the throughput was limited by prototype table speed While this invention has been described in terms of several preferred embodiments, there are alterations, permutations, and equivalents, which fall within the scope of this invention. It should also be noted that there are many alternative ways of implementing the methods and apparatuses of the present invention. For example, although the invention has been described in terms of processing integrated circuits (in all its various forms), it should be noted that the invention may be used to process any device. For example, the invention may be used to process semiconductor wafers. In addition, the invention may be used to process discrete electrical components such as resistors, transistors, capacitors and the like. The invention may also be used to process biotechnological devices, optical devices, opto-electrical devices, electro-mechanical devices (e. g. , MEMS-micro electro-mechanical) or the like. It is therefore intended that the following appended claims be interpreted as including all such alterations, permutations, and equivalents as fall within the true spirit and scope of the present invention.

「特表2005-539381およびWO2004025724より引用」

[Claims] フリップチップ及びフリップチップアセンブリのための選択的アンダーフィル

【特許請求の範囲】
【請求項１】
フリップチップをプリント配線板に装着する方法であって、
バンプが形成されたフリップチップを提供する工程と、
前記フリップチップの第一の部分にアンダーフィル材を適用する工程と、フリップチップの第二の部分はアンダーフィル材を有さないことと、
前記フリップチップをプリント配線板上に配置する工程と、
前記フリップチップのバンプ形成部分を加熱して、同フリップチップをプリント配線板に対して電気接続する工程と、前記フリップチップがプリント配線板に対して電気接続される際に、フリップチップの第二の部分はアンダーフィル材を有さない状態に維持されることとを含む方法。
【請求項２】
前記バンプ形成フリップチップは、同フリップチップの活性表面上において少なくとも一つのはんだバンプ、及びはんだボールのいずれか一方を備える請求項１に記載の方法。
【請求項３】
前記フリップチップの第二の部分は、少なくとも一つの光デバイスを備える請求項１に記載の方法。
【請求項４】
前記光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、及びこれらの組み合わせから選択される請求項３に記載の方法。
【請求項５】
前記フリップチップの第二の部分は、少なくとも一つの電気機械デバイスを有する請求項１に記載の方法。
【請求項６】
前記電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイスから選択される請求項５に記載の方法。
【請求項７】
前記アンダーフィル材を適用する工程は、
パターン化されたマスクを前記フリップチップのバンプ形成面に配置する工程と、
前記パターン化マスクの全体にアンダーフィル材を分配する工程とを含む請求項１に記載の方法。
【請求項８】
前記アンダーフィル材は、少なくとも一つのバンプの高さより厚く分配される請求項７に記載の方法。
【請求項９】
前記アンダーフィル材を適用する工程は、
パターン化されたアンダーフィルの薄膜を、フリップチップのバンプ形成面に対向して配置する工程と、
前記パターン化アンダーフィル薄膜をフリップチップ上に加圧する工程とを含む請求項１に記載の方法。
【請求項１０】
前記アンダーフィル材は不透明である請求項１に記載の方法。
【請求項１１】
前記アンダーフィル材は、電気接続されたフリップチップの緊張を緩和する請求項１に記載の方法。
【請求項１２】
前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリ
ウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択された材料を含む請求項１に記載の方法。
【請求項１３】
前記プリント配線板は、ＦＲ４基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、及び光電子回路基板から選択される請求項１に記載の方法。
【請求項１４】
前記バンプ形成フリップチップのバンプ形成部分は、同フリップチップのリフロー温度に加熱される請求項１に記載の方法。
【請求項１５】
第一の部分と第二の部分とを有するバンプ形成フリップチップと、
前記フリップチップの第一の部分上に配置されたアンダーフィル材とを備え、
前記フリップチップの第二の部分は、フリップチップがプリント配線板上に配置されて、フリップチップをプリント配線板に対して電気接続するために加熱される際に、アンダーフィル材を有さない状態に維持されるフリップチップアセンブリ。
【請求項１６】
前記フリップチップは、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、及びはんだボールのいずれか一方を有する請求項１５に記載のアセンブリ。
【請求項１７】
前記フリップチップの第二の部分は、少なくとも一つの光デバイスを備える請求項１５に記載のアセンブリ。
【請求項１８】
前記光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、及びこれらの組み合わせから選択される請求項１７に記載のアセンブリ。
【請求項１９】
前記フリップチップの第二の部分は、少なくとも一つの電気機械デバイスを有する請求項１５に記載のアセンブリ。
【請求項２０】
前記電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイスから選択される請求項１９に記載のアセンブリ。
【請求項２１】
前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択された材料を含む請求項１５に記載のアセンブリ。
【請求項２２】
更にプリント配線板を備え、前記フリップチップの活性表面が同プリント配線板上に配置され、かつ固定されており、フリップチップの第二の部分内の少なくとも一つの光電子デバイスが、プリント配線板上の関連するデバイスに対して光学的に接続されている請求項１５に記載のアセンブリ。
【請求項２３】
前記プリント配線板は、ＦＲ４基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、
及び光電子回路基板から選択される請求項２２に記載のアセンブリ。
【請求項２４】
バンプが形成された半導体ウエハを提供する工程と、同バンプ形成半導体ウエハは少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方と、少なくとも一つのはんだバンプとを備えていることと、
前記バンプ形成半導体ウエハに、パターン化されたマスクを整合する工程と、同パターン化マスクは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方に対応する少なくとも一つのバリア状部分を備えていることと、
前記パターン化マスクを介してアンダーフィル材をバンプ形成半導体ウエハ上に分配する工程と、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方はアンダーフィル材を有さないことと、
前記アンダーフィル材を加熱する工程と、前記少なくとも一つのはんだバンプの周囲においてアンダーフィル材を流動させる一方で、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方は、アンダーフィルを有さない状態に維持されることとを含むプロセス。
【請求項２５】
前記バンプ形成半導体ウエハは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方を有するシリコンウエハからなる請求項２４に記載のプロセス。
【請求項２６】
前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択される請求項２４に記載のプロセス。
【請求項２７】
前記アンダーフィル材は、同アンダーフィル材のステージ温度に加熱される請求項２４に記載のプロセス。
【請求項２８】
バンプが形成された半導体ウエハを提供する工程と、同バンプ形成半導体ウエハは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方と、少なくとも一つのはんだバンプとを備えていることと、
パターン化されたアンダーフィルの薄膜を前記バンプ形成半導体ウエハに整合する工程と、同パターン化アンダーフィル薄膜は、後部支持層と、同支持層上に配置されたアンダーフィル材と、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方に対応する少なくとも一つの開口部とを備えていることと、
前記パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに貼付する工程と、
前記パターン化アンダーフィル薄膜から後部支持層を除去する工程と、アンダーフィル材の層はバンプ形成半導体ウエハに貼付された状態に維持され、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方はアンダーフィル材を有さないことと、
前記アンダーフィル材を加熱する工程と、前記少なくとも一つのはんだバンプの周囲においてアンダーフィル材を流動させる一方で、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方は、アンダーフィル材を有さない状態に維持されることとを含む選択的アンダーフィルプロセス。
【請求項２９】
前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択される請求項２８に記載のプロセス。
【請求項３０】
前記パターン化アンダーフィル薄膜を貼付する工程は、パターン化アンダーフィル薄膜
とバンプ形成半導体ウエハとが貼付温度にあるときに、パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに対して加圧する工程を含む請求項２８に記載のプロセス。
【請求項３１】
前記パターン化アンダーフィル薄膜を貼付する工程は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとの間の領域を揚出する工程と、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとを貼付温度に加熱する工程とを含む請求項２８に記載のプロセス。

1. A method for attaching a flip chip to a printed wiring board, comprising: providing a bumped flip chip; applying an underfill material to a first portion of the flip chip, wherein a second portion of the flip chip is free of the underfill material ; positioning the flip chip on the printed wiring board; and heating a bumped portion of the flip chip to electrically connect the flip chip to the printed wiring board, wherein the second portion of the flip chip remains free of the underfill material when the flip chip is electrically connected to the printed wiring board.

2. The method of claim 1 wherein the bumped flip chip comprises at least one solder bump or at least one solder ball on an active surface of the flip chip.

3. The method of claim 1 wherein the second portion of the flip chip comprises at least one optical device.

4. The method of claim 3 wherein the optical device is selected from the group consisting of a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical-cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, and a combination thereof.

5. The method of claim 1 wherein the second portion of the flip chip comprises at least one electromechanical device.

6. The method of claim 5 wherein the electromechanical device is selected from the group consisting of an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, and a micro-electro-mechanical device.

7. The method of claim 1 wherein applying the underfill material comprises: positioning a patterned mask against a bumped surface of the flip chip; and dispensing the underfill material through the patterned mask.

8. The method of claim 7 wherein the underfill material is dispensed to a thickness less than a height of at least one bump.

9. The method of claim 1 wherein applying the underfill material comprises: positioning a patterned underfill film against a bumped surface of the flip chip; and pressing the patterned underfill film onto the flip chip.

10. The method of claim 1 wherein the underfill material is non- transparent.

11. The method of claim 1 wherein the underfill material provides strain relief for the electrically connected flip chip.

12. The method of claim 1 wherein the underfill material comprises a material selected from the group consisting of an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, and a suitable underfill compound.

13. The method of claim 1 wherein the printed wiring board is selected from the group consisting of an FR4 board, an organic circuit board, a motherboard, an opto-electronic module, an electromechanical module, a ceramic substrate, a hybrid circuit substrate, a package substrate, a semiconductor substrate, a polyimide tape, a flex circuit, a high-density interconnect board, an electromechanical circuit board, and an opto-electronic circuit board.

14. The method of claim 1 wherein the bumped portion of the flip chip is heated to a reflow temperature of the bumped flip chip.

15. A flip-chip assembly comprising: a bumped flip chip including a first portion and a second portion; and an underfill material disposed on the first portion of the flip chip; wherein the second portion of the flip chip remains free from the underfill material when the flip chip is placed on a printed wiring board and heated to electrically connect the flip chip to the printed wiring board.

16. The assembly of claim 15 wherein the flip chip comprises at least one solder bump or at least one solder ball on an active surface of the flip chip.

17. The assembly of claim 15 wherein the second portion of the flip chip comprises at least one optical device.

18. The assembly of claim 17 wherein the optical device is selected from the group consisting of a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical-cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, and a combination thereof.

19. The assembly of claim 15 wherein the second portion of the flip chip comprises at least one electromechanical device.

20. The assembly of claim 19 wherein the electromechanical device is selected from the group consisting of an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, and a micro-electro-mechanical device.

21. The assembly of claim 15 wherein the underfill material comprises a material selected from the group consisting of an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, and a suitable underfill compound.

22. The assembly of claim 15 further comprising: a printed wiring board, wherein an active surface of the flip chip is positioned and secured to the printed wiring board, and an at least one opto-electronic device in the second portion of the flip chip is optically coupled to an associated device on the printed wiring board.

23. The assembly of claim 22 wherein the printed wiring board is selected from the group consisting of an FR4 board, an organic circuit board, a motherboard, an opto-electronic module, an electromechanical module, a ceramic substrate, a hybrid circuit substrate, a package substrate, a semiconductor substrate, a polyimide tape, a flex circuit, a high-density interconnect board, an electromechanical circuit board, and an opto-electronic circuit board.

24. A selective underfill process, comprising: providing a bumped semiconductor wafer, the bumped semiconductor wafer including at least one of an opto-electronic device or an electromechanical device, and at least one solder bump; aligning a patterned mask to the bumped semiconductor wafer, the patterned mask including at least one barrier feature corresponding to the at least one of an opto-electronic device or an electromechanical device; dispensing an underfill material through the patterned mask onto the bumped semiconductor wafer, wherein the at least one of an opto- electronic device or an electromechanical device is free from the underfill material; and heating the underfill material to flow the underfill material around the at least one solder bump, while the at least one of an opto-electronic device or an electromechanical device remains free from the underfill material.

25. The process of claim 24 wherein the bumped semiconductor wafer comprises a silicon wafer containing at least one of an opto-electronic device or an electromechanical device.

26. The process of claim 24 wherein the underfill material is selected from the group consisting of an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, and a suitable underfill compound.

27. The process of claim 24 wherein the underfill material is heated to an underfill material staging temperature.

28. A selective underfill process, comprising: providing a bumped semiconductor wafer, the bumped semiconductor wafer including at least one of an opto-electronic device or an electromechanical device, and at least one solder bump; aligning a patterned underfill film to the bumped semiconductor wafer, the patterned underfill film including a backing layer, an underfill material disposed on the backing layer, and at least one open feature in the underfill material corresponding to the at least one of an opto-electronic device or an electromechanical device; laminating the patterned underfill film to the bumped semiconductor wafer; removing the backing layer from the patterned underfill film, wherein the underfill material layer remains laminated to the bumped semiconductor wafer, and the at least one of an opto-electronic device or an electromechanical device is free from the underfill material; and heating the underfill material to flow the underfill material around the at least one solder bump, while the at least one of an opto-electronic device or an electromechanical device remains free from the underfill material.

29. The process of claim 28 wherein the underfill material is selected from the group consisting of an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, and a suitable underfill compound.

30. The process of claim 28, wherein laminating the patterned underfill film comprises pressing the patterned underfill film against the bumped semiconductor wafer when the patterned underfill film and the bumped semiconductor wafer are at a lamination temperature.

31. The process of claim 28, wherein laminating the patterned underfill film comprises pumping out a region between the patterned underfill film and the bumped semiconductor wafer, and heating the patterned underfill film and the bumped semiconductor wafer to a lamination temperature.

「特表2006-511964およびWO2004061934より引用」

フリップチップ及びフリップチップアセンブリのための選択的アンダーフィル

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハプロセスと集積回路のパッケージングとに関する。より詳細には、本発明は、バンプが形成された光電子、又は電気機械半導体ウエハ、フリップチップ、及びフリップチップアセンブリのための選択的アンダーフィルと、同選択的アンダーフィルを備えた半導体ウエハ、フリップチップ又はフリップチップモジュールの製造方法とに関する。
【背景技術】
【０００２】
光電子アセンブリと電気機械アセンブリとをプリント配線板（ＰＷＢ）に対して組み立てることは、別個の構成要素が集積されてコスト効果の高いモジュールを形成する点で益々重要になっている。フリップチップ接合技術を用いて、小さいサイズのアセンブリを作動させることにより卓越した性能を実現することが可能である。光電子集積回路（ＩＣｓ）は、ダイとＰＷＢとの間で機能する光放射素子と光検出素子とを有するため、光エミッタ又は光ディテクタの光路を妨害するアセンブリ技術を使用することは不可能である。一般に、フリップチップアセンブリ技術では、フリップチップをＰＷＢに接合するためのアンダーフィル材を必要とするが、このアンダーフィル材は光路を妨害し得る。アンダーフィル材ははんだバンプを構造的に補強して、かつフリップチップをＰＷＢに機械的に接着させてアセンブリの信頼性を向上させる。
【０００３】
弾性表面波（ＳＡＷ）デバイス、微小電気機械システム（ＭＥＭＳ）デバイス等の電気機械デバイス、集積された電気機械デバイス、及び可動部品を有する他のデバイス等の電気機械デバイスは、アンダーフィル材で完全に覆われた場合、その機能が低下するか、又は全く機能しなくなり得る。これらのデバイスは、バンプが形成されてフリップチップアセンブリにて使用される際に、アンダーフィル材を有さない状態に維持される必要がある。
【０００４】
先行技術において、アンダーフィル材はＩＣインターフェイスの全表面に適用される。液体アンダーフィル材の分配技術においては、アンダーフィルはフリップチップ接合ダイの縁部に適用されて、毛管現象により流体をダイの下部へ移動させる。このプロセス中、ダイの全面がアンダーフィル材により被覆される。高粘度、非流動性のアンダーフィルを使用する場合、ダイ配置に先だってアンダーフィルがＰＷＢに適用され得る。はんだリフロー中、アンダーフィルは液化してダイの全表面を湿潤させる。これらいずれの場合でも、アンダーフィルはダイの全表面を覆ってダイのエミッタとダイのディテクタ間における光の伝搬を妨害する。アンダーフィル材が不透明で光学素子を覆っている場合、光放射は全く伝達されない。透明なアンダーフィル材が使用される場合は、フリップチップ、又はプリント配線板に隣接する気泡、空隙、粒子、又は空気ポケット等の欠陥部が光の伝達を歪曲、又は阻止し得る。透明材料は時間と共に劣化し得る。膨張適合性（thermal matching)の熱係数のためにアンダーフィル材中に含有された充填材によって、必要以上の光の
分散が発生し得る。圧電デバイス、又は表面微小化機械リレー（surface micromachine relay)等の機械的、又は音声的動作構造を有する電気機械デバイスでは、そのデバイスの
作動を妨害しないように電気機械素子を覆うアンダーフィル材を設けることが不可能である。
【０００５】
特許文献１に開示されているように、フリップチップアセンブリの縁部の周囲にアンダーフィル材を適用して同アンダーフィル材を内部領域へ部分的に移動させることによって、フリップチップの一部をアンダーフィル材が存在しない状態に残留させ得る。特許文献
２の開示においては、導光管のクラッドの屈折率よりも小さい屈折率を有する透明なアンダーフィル樹脂が、フリップチップ上、及びプリント配線板上の光デバイス間のアンダーフィル材として使用されている。他の製造業者は、アンダーフィルに付随する利点は損失されるが、アンダーフィル材が全く塗布されていないはんだバンプを用いることによって、フリップチップ上の光電子デバイスと、プリント配線板上のマイクロレンズ、導光管、又は他の光学素子との間の光の伝達を妨害させない。
【０００６】
フリップチップとＰＷＢとの間の光伝送路が光学的に妨害されていない状態に維持する一方で、光電子フリップチップを下部のパッケージ基板、即ちＰＷＢに直接装着するパッケージング技術が存在すれば有利であろう。このようなパッケージング技術により、信頼性の高い電気接続と、堅固なダイ接合、バンプの緊張緩和、かつ環境からの効果的な保護を提供するアンダーフィル材の保護性とを有し、その一方で、関連する光デバイス間の制限されない自由空間伝達特性が保持された状態で、フリップチップを基板に対して接合することが可能になる。電気機械フリップチップは、フリップチップがＰＷＢ即ちパッケージ基板に接合される際に、同フリップチップの動きを妨害することなく基板、即ちＰＷＢに装着されることが重要であろう。
【特許文献１】米国特許第６，３６５，４４１号（撤artial Underfill for Flip Chip Electronic Packages狽Q００２年４月２日発行）
【特許文献２】米国特許出願公開公報第２００２／００３７１３８号（念ptical Module and Method for Manufacturing Same狽Q００２年３月２８日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、バンプが形成された光電子、及び電気機械フリップチップを、プリント配線板に装着する方法を提供することにある。本発明の別の目的は、フリップチップアセンブリの光学部分、及び電気機械部分がアンダーフィル材を有さないフリップチップアセンブリを提供することにある。本発明の更なる別の目的は、ダイ又はウエハレベルにおけるバンプ形成光電子フリップチップ、及びバンプ形成電気機械フリップチップのための選択的アンダーフィルプロセスを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一局面において、プリント配線板にフリップチップを装着する方法を提供する。バンプ形成フリップチップの第一の部分にアンダーフィル材を適用し、フリップチップの光学部分、又は電気機械部分はアンダーフィル材を有さない状態に維持される。選択的アンダーフィルを有するフリップチップをプリント配線板上に配置した後、加熱してフリップチップをプリント配線板に電気的かつ機械的に接続するとともに、フリップチップの光学部分、又は電気機械部分をアンダーフィル材が存在しない状態に維持する。
【０００９】
本発明の別の一局面において、第一の部分と第二の部分とを有するバンプ形成フリップチップと、同バンプ形成フリップチップの第一の部分に対して選択的に配置されたアンダーフィル材とを備えたフリップチップアセンブリに関する。フリップチップの第二の部分は、一つ以上の光デバイス、又は電気機械デバイスを有し得る。フリップチップの第二の部分は、フリップチップがプリント配線板上に配置された後、加熱されて同フリップチップがプリント配線板に電気接続される際に、アンダーフィル材を有さない状態に維持される。フリップチップアセンブリはプリント配線板を備えてもよく、フリップチップの活性表面がプリント配線板上に配置され、かつ固定されており、フリップチップ上の少なくとも一つの光電子デバイスはプリント配線板上の関連するデバイスに対して光学的に接続されている。
【００１０】
本発明の別の一局面は、選択的アンダーフィルプロセスに関する。少なくとも一つの光
電子デバイス、又は電気機械デバイスと、少なくとも一つのはんだバンプとを有するバンプ形成半導体ウエハを、パターン化されたマスクに整合する。パターン化マスクは少なくとも一つの光電子、又は電気機械デバイスに対応する少なくとも一つのバリア状部分を有し得る。パターン化マスクを介してアンダーフィル材をバンプ形成半導体ウエハ上に分配して、光電子、及び電気機械デバイスをアンダーフィル材が存在しない状態に保つ。アンダーフィルを加熱して、はんだバンプ周囲のアンダーフィル材を流動させるとともに、光電子、又は電気機械デバイスをアンダーフィル材が存在しない状態に維持する。
【００１１】
本発明の別の一局面は、パターン化されたアンダーフィル薄膜を基とする選択的アンダーフィルプロセスに関する。少なくとも一つの光電子デバイス、又は電気機械デバイスと、少なくとも一つのはんだバンプとを有するバンプ形成半導体ウエハを、パターン化アンダーフィル薄膜に整合する。アンダーフィル薄膜は後部支持層と、後部支持層上に配置されたアンダーフィル材とを有し、光電子、又は電気機械デバイスに対応する少なくとも一つの開口部を備える。パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに貼付して、後部支持層を除去する。アンダーフィル材を加熱して、少なくとも一つのはんだバンプの周囲のアンダーフィル材を流動させる。
【発明を実施するための最良の形態】
【００１２】
本発明を多様な実施形態の添付された図面と、以下の詳細な説明とにより説明する。図面は本発明を特定の実施形態に限定することを意図するものではなく、説明と理解とを意図するものである。詳細な説明及び図面は、本発明の単なる解説ではなく、本発明の範囲は添付の特許請求の範囲と、その等価物とによって限定される。前述した本発明の局面及び他の付随する利点は、添付の図面と関連する詳細な説明によりより容易に理解されるであろう。
【００１３】
本発明は、選択的アンダーフィルを備えた光電子、又は電気機械フリップチップアセンブリを提供する。本発明の一局面は、光電子、又は電気機械フリップチップをプリント配線板に装着する方法に関する。フリップチップアンダーフィルアセンブリプロセスでは、アンダーフィル材をフリップチップの非光学部分、及び非電気機械部分に対して選択的に配置する。アンダーフィル材はダイの所定領域を覆わないように制限される。フリップチップアンダーフィルのプロセス中、アンダーフィル材は、非光学、及び非電気機械部分におけるダイ表面上に配置され得る。アンダーフィル材は、アンダーフィル材がフリップチップと、基板、即ちプリント配線板との間の光の伝達を制限、又は妨害し得る箇所である、光エミッタや光ディテクタ等の光デバイス、及び光電子デバイス上に存在しないように配置される。またアンダーフィル材は、ダイのストリート、はんだバンプの頂部上、又はフリップチップ上のはんだバンプの選択領域等、ダイ又はウエハの他の領域からも制限され得る。ダイの光学的活性部分のアンダーフィル材による被覆を制限することによって、フリップチップとＰＷＢ間の光の伝達を妨害することなくアンダーフィルの付随する利点を維持しながら、アンダーフィル材によって選択的アンダーフィル備えた光電子ダイをＰＷＢに対してフリップチップアセンブルし得る。アンダーフィル材によるダイの電気機械部分の被覆を制限することによって、電気機械デバイスの特性が低下されない。
【００１４】
アンダーフィル材は十分な粘度を有するため、アンダーフィル材の適用中、ダイの選択領域は開放されたまま残留して、アンダーフィル材を有さない。はんだリフロー中、アンダーフィル材は外側方向へ流動してダイ縁部において平縁を形成し得るが、光学的活性領域の周囲にて内方向に折り込まれない。平縁はアンダーフィル材の内側の縁部にも形成され得る。本発明はアンダーフィル材を用いて光電子ダイをフリップチップアセンブルする全ての光電子アセンブリに適用され得る。本発明はアンダーフィル材を用いて電気機械ダイをフリップチップアセンブルする全ての電気機械アセンブリに適用され得る。リフロー後、アンダーフィル材は、バンプ形成フリップチップとプリント配線板との間にて付加的
な接合強度を付与し、また、電気接続されたフリップチップの緊張を緩和する。
【００１５】
図１に、先行技術にて代表的な非選択的アンダーフィルを有する光電子フリップチップアセンブリを示す。フリップチップアセンブリ１００は、はんだバンプ１２０のアレイが形成されたフリップチップ１１０を備え、非選択的アンダーフィル材１４０を用いて基板１３０に装着されている。フリップチップ１１０は一連の電子デバイス、電気接続トレース、電気バイア、及びフリップチップパッド１１２の配列を有し得る。フリップチップ１１０は一つ以上の光電子デバイス１６４も有し得る。はんだボール、又ははんだバンプ１２０は、当業者に公知の金属蒸着法、金属電気メッキ、はんだボール配置、又は他のバンプ形成プロセスによりフリップチップのパッド１１２上に形成されている。はんだバンプ１２０は基板１３０に対向して配置され、はんだの共晶融点よりも高温に加熱されることによって融解して基板１３０に接続される。基板１３０はフリップチップを基板に対して電気接続するための接続トレースと基板パッド１３２とを有する。基板１３０はフリップチップの光電子デバイス１６４に対応する一つ以上の光デバイス１３４も有し得る。基板１３０は電子構成要素、光学構成要素、及び他のフリップチップも有し得る。
【００１６】
はんだリフロー後、はんだバンプ１２０はフリップチップ１１２と基板パッド１３２とを介して、基板１３０に対して電気的、機械的及び冶金的に接続される。非選択的アンダーフィル１４０はダイ装着に付加的な接合強度を付与する。非選択的アンダーフィル材１４０は、フリップチップアセンブリの温度過渡中のはんだボールインターフェイスにおける緊張を緩和し、かつフリップチップの性能を低下させ得る湿気、粒子、及び環境による他の汚染物質からフリップチップを保護する。アンダーフィル材は、リフロー工程に先立ってフリップチップに塗布されるか、又はリフロー完了後にフリップチップの縁部に塗布された後に、毛管現象によりフリップチップ表面と基板との間の領域内に移動させて、フリップチップと基板とを接合して保護を提供し得る。非選択的アンダーフィル材１４０は、フリップチップの光電子デバイス１６４と、基板の光電子デバイス１３４との間にも配置される。このアンダーフィルプロセスは選択的なものではなく、フリップチップ上の光電子デバイスと対応する基板上のデバイス間において光信号の自由空間伝達の光路を妨害する。非選択的アンダーフィル材１４０は、フリップチップ１１０と基板１３０間で光エネルギーを伝達するために、関心波長において僅かに透過性を有し、かつ非透明部分、空隙、及び他の光学的形状異常を含む任意の欠陥部を有さないものである必要がある。ＴＣＥ適合性のために非選択的アンダーフィル材１４０中に含有された充填材は、光を必要以上に散乱、又は分散させないものでなければならない。代替的に、アンダーフィル材を完全に省略することも可能であるが、付随する利益も消失される。
【００１７】
図２の符号２００に、本発明の一実施形態による選択的アンダーフィルを備えた光電子、又は電気機械フリップチップアセンブリを示す。選択的アンダーフィルフリップチップアセンブリ２００は、基板、即ちプリント配線板（ＰＷＢ）２３０に電気接続された少なくとも一つのはんだボール、又ははんだバンプ２２０を有する、一つ以上の光電子、又は電気機械フリップチップ２１０と、フリップチップ２１０のバンプ形成面とＰＷＢ２３０との間に存在する選択的アンダーフィル材２４０とを有する。
【００１８】
フリップチップ２１０は、多数の能動構成要素、受動構成要素、又はこれらの任意の組み合わせを有し得る。フリップチップ２１０はレジスタ、キャパシタ及びトランジスタ等の電子構成要素を有し得る。これらの構成要素はフリップチップ２１０上に集積され得る。フリップチップ２１０は、一つ以上の集積回路２１２を有し得る。フリップチップ２１０は、電気接続トレースとフリップチップパッド２１２の一組を有し得る。フリップチップ２１０は光学、又は電気機械部分２６０内に一つ以上の光デバイスを有し得る。フリップチップ２１０はフォトダイオード、フォトディテクタ、フォトダイオード・アレイ、又はフォトディテクタ・アレイ等、一つ以上の光電子デバイス、又は電気機械デバイス２６
４を有し得る。フリップチップ２１０は一つ以上の発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、又は光ディテクタを有し得る。フリップチップ２１０は、導光管、マイクロレンズ又はマイクロレンズ・アレイ等の屈折素子、鏡等の反射素子、又は光学素子等、一つ以上の受動光デバイスを有し得る。フリップチップ２１０はこれら能動素子及び受動素子の任意の組み合わせを有し得る。
【００１９】
代替的に、フリップチップ２１０は、電気機械部分２６０内に一つ以上の電気機械デバイスを有してもよい。フリップチップ２１０は電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は微小電気機械デバイス等、一つ以上の電気機械デバイスを有し得る。本発明の代表的な実施形態において、フリップチップ２１０は、バンプ形成光電子フリップチップ、又はバンプ形成電気機械フリップチップであり得る。フリップチップ２１０は、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、又ははんだボールを有し得る。一般に、はんだボール、又ははんだバンプ２２０は、公知の金属蒸着法、金属めっき法、はんだボール配置、又は他のバンプ形成プロセスにより形成される。はんだボール又ははんだバンプ２２０はＰＷＢ２３０に対向して配置されて、溶解してＰＷＢ２３０に接続されるために加熱され得る。ＰＷＢ２３０は、フリップチップ２１０をＰＷＢ２３０に電気接続するための接続トレースのアレイと基板パッド２３２とを有し得る。ＰＷＢ２３０は、ＰＷＢ２３０に接合された、又はＰＷＢ２３０上に形成された一つ以上の能動デバイス、及び受動デバイスを有し得る。ＰＷＢ２３０はプリント回路基板であってもよい。プリント配線板は、単層又は複層からなるＦＲ４基板、有機回路基板、又はマザーボードであり得る。ＰＷＢ２３０は光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、又はシリコン基板等の半導体基板、若しくは化合物半導体基板であり得る。ＰＷＢ２３０はポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、又は光電子回路基板であり得る。フリップチップ２１０の活性表面はＰＷＢ２３０上に配置かつ固定され、フリップチップ上の少なくとも一つの光電子デバイスはＰＷＢ２３０上の関連するデバイスに対して光学的に接続され得る。
【００２０】
一実施形態のＰＷＢ２３０は、フリップチップの光電子、又は電気機械デバイス２６４に対応する、一つ以上の基板の光電子デバイス２３４を有している。基板の光電子デバイス２３４は、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせであり得る。例えば、フリップチップ２１０上のＶＣＳＥＬレーザは、ＰＷＢ２３０上のフォトディテクタ、又は受動導光管に対して光学的に整合され得る。ＰＷＢ２３０は導光管、プリズム、鏡、及び他の光学素子を伴う開口部と複数の層とを有し得る。
【００２１】
選択的アンダーフィル材２４０は、フリップチップ２１０の非光学、及び非電気機械部分２５０上に配置され得る。非光学、及び非電気機械部分２５０は一つ以上の受動、又は能動電子デバイス２５４を備え得る。選択的アンダーフィル材２４０は、フリップチップ２１０の一つ以上の光学、又は電気機械部分２６０の箇所を除いて配置され得る。フリップチップ２１０の一つ以上の光学、又は電気機械部分２６０は、フリップチップ２１０がプリント配線板上に配置されて、フリップチップ２１０をＰＷＢ２３０に対して電気接続するために加熱される際に選択的アンダーフィル材２４０を有さなくてもよい。光学、又は電気機械部分２６０は、少なくとも一つの光学、又は電気機械デバイス２６４を有し得る。フリップチップ２１０の光学、又は電気機械部分２６０がアンダーフィル材により負の影響を受けない場合、又はＰＷＢ２３０上に対応する素子が存在しない場合は、フリッ
プチップ２１０の光学、及び電気機械部分２６０の全部が選択的アンダーフィル材２４０を有さない必要はない。
【００２２】
選択的アンダーフィル材２４０は一部、又は二部エポキシ等の充填エポキシからなっていてもよく、該充填エポキシはダイ装着プロセス中にフリップチップ２１０をＰＷＢ２３０から分離する絶縁微小球を含有している。選択的アンダーフィル材に充填材を添加して、アンダーフィル材の熱膨張特性を改良してもよい。選択的アンダーフィル材２４０は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。
【００２３】
図３の符号３００に、本発明の一実施形態による選択的アンダーフィル材を備えたバンプ形成光電子、又は電気機械フリップチップの断面図を示す。選択的アンダーフィルを備えたバンプ形成光電子フリップチップ、又は電気機械フリップチップ３００は、バンプ３２０を有するバンプ形成フリップチップ３１０と、選択的アンダーフィル材３４０とを有し得る。バンプ３２０は、フリップチップ３１０の活性表面上のはんだバンプ、又ははんだボールであり得る。バンプ３２０はフリップチップパッド３１２においてフリップチップ３１０に対して接続され得る。フリップチップパッド３１２は、一つ以上のオンチップ接続トレースによりフリップチップ３１０上の電気、電子、及び光デバイスに対して接続され得る。
【００２４】
選択的アンダーフィル材を有するバンプ形成光電子フリップチップ、又は電気機械フリップチップ３００は、非光学、及び非電気機械部分３５０と、光学、又は電気機械部分３６０とを有する場合が多い。非光学、及び非電気機械部分３５０は一つ以上の受動、又は能動電子デバイス３５４を有し得る。バンプ形成フリップチップ３１０は少なくとも一つの光学、又は電気機械デバイス３６４を有し得る。光学部分３６０は少なくとも一つの光学、又は電気機械デバイス３６４を有し得る。光デバイス３６４はフォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせであり得る。電気機械デバイス３６４は電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は微小電気機械デバイスであり得る。
【００２５】
選択的アンダーフィル材３４０は非光学、及び非電気機械部分３５０上に配置されている一方、フリップチップ３１０の光電子、又は電気機械部分３６０はアンダーフィル材３４０を有さない。選択的アンダーフィル材３４０は、ガラス又は絶縁微小球で充填されたエポキシ等の充填エポキからなり得る。アンダーフィル材３４０はエポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。アンダーフィル材は、フリップチップ３１０の非光学、及び非電気機械部分３５０上に配置され得る。アンダーフィル材３４０はバンプ３２０の高さより薄く形成され得る。アンダーフィル材３４０は、バンプの厚さの１／２よりも厚く、かつバンプの高さよりも低く形成され得る。アンダーフィル材３４０は、リフローされた際にフリップチップ３１０に対して良好な電気接続が形成されることを条件として、バンプの高さより厚く形成され得る。フリップチップ３１０の光学部分はアンダーフィル材を有さず、かつフリップチップの非光学部分はアンダーフィル材の透過率の影響を受けないため、アンダーフィル材３４０は、透明材料、半透明材料、又は非透明材料のいずれからなっていてもよい。アンダーフィル材３４０は、電気接続されたフリップチップ３１０の緊張を緩和し得る。
【００２６】
図４の符号４００に、本発明の一実施形態による選択的アンダーフィルを備えたバンプ形成光電子、又は電気機械フリップチップの平面図を示す。バンプ形成フリップチップ４００は光電子、又は電気機械フリップチップ４１０と、フリップチップバンプのアレイ４２０と、選択的アンダーフィル材４４０とを有する。バンプ形成フリップチップ４００は、非光学、及び非電気機械部分４５０と、一つ以上の光学、又は電気機械部分４６０ａ，４６０ｂ，４６０ｃとを有する。非光学、及び非電気機械部分４５０は、一つ以上の能動、又は受動電子デバイス４５４を有し得る。光学、又は電気機械部分４６０ａ，４６０ｂ，４６０ｃは、一つ以上の光学、又は電気機械デバイス４６４を有し得る。
【００２７】
光電子、又は電気機械フリップチップ４１０は、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせ等の、能動光学デバイス、及び電子デバイスと、受動光学デバイス、及び電子デバイスとの任意の組み合わせを有し得る。光電子フリップチップ４１０は、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、又ははんだボールを有する。電気機械フリップチップ４１０は、能動電子デバイス、及び受動電子デバイスと、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイス等、一つ以上の電気機械デバイスとの任意の組み合わせを有し得る。
【００２８】
フリップチップバンプ４２０は被覆金属、めっき金属、はんだボール配置技術、又は公知の任意のはんだボール、又ははんだバンププロセスにより光電子、又は電気機械フリップチップ４１０上に形成され得る。
【００２９】
アンダーフィル材４４０は、光電子、又は電気機械フリップチップ４１０の非光学、及び非電気機械部分上に対して選択的に配置される。アンダーフィル材４４０は少なくとも一つのバンプの高さより薄く形成され得る。アンダーフィル材４４０は、フリップチップバンプ４２０の全部、又は一部を覆い得る。アンダーフィル材４４０は、関心波長において透過性、半透過性を、又は不透過性を有し得る。アンダーフィル材４４０は、電気接続されたフリップチップの緊張を緩和する。アンダーフィル材４４０は、通常、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含む。
【００３０】
図５の符号５００は、本発明の一実施形態による光電子、又は電気機械フリップチップをプリント配線板に装着する方法を示すブロック図である。フリップチップ装着方法５００は、プライムチップ装着とも称される。この方法は、バンプ形成光電子、又は電気機械フリップチップにアンダーフィル材を選択的に塗布する工程と、同フリップチップをプリント配線板に装着する工程とを含む。フリップチップは、フリップチップの光学、又は電気機械部分内に配置された少なくとも一つの光学、又は電気機械デバイスを有する。光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせを有し得る。電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は任意の微小電気機械デバイスを有し得る。
【００３１】
本発明の代表的な一実施形態では、バンプ形成光電子、又は電気機械フリップチップを提供する。ブロック５１０に示すように、光電子、又は電気機械フリップチップのバンプ形成面にパターン化されたマスクを配置する。光電子、又は電気機械フリップチップは、通常、フリップチップの活性表面上に一つ以上のはんだバンプ、又ははんだボールを備えている。パターン化マスクは微細なメッシュからなるスクリーンを備えてもよく、該スクリーン上には一つ以上のバリア状部分が存在している。バリア状部分はフリップチップの光学、及び電気機械部分を覆う部分からなり得る。パターン化マスクは、ウエハレベルでアンダーフィルが塗布される際に、ストリート上にバリア状部分を有していてもよい。代替的に、パターン化マスクは、プラスチック又は金属等のシート材内に打ち抜かれた、又は形成された孔、及びその他の形態を有するステンシルであってもよい。マスクの開放領域を介してゲル、懸濁液、スラリー及び粘液等の物質を通過させて、下部の基板上に物質の薄膜を形成する。アンダーフィル材は、フリップチップの非光学、及び非電気機械部分に塗布され得て、一つ以上の光学、又は電気機械部分はアンダーフィル材を有さない状態に保持される。その後、アンダーフィル材を乾燥及び安定化して半硬化させるか、又は別様に固形化する。
【００３２】
符号５２０に示すように、アンダーフィル材はパターン化マスクを介してフリップチップの一つ以上の非光学、及び非電気機械部分上に分配され得る。アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。アンダーフィル材は、関心波長において透過性、半透過性、又は不透過性を有し得る。アンダーフィル材は、フリップチップ上のバンプの厚さ迄、分配され得る。アンダーフィル材は、アンダーフィル材がリフロー中に軟化して、バンプがプリント配線板に電気接続されることを条件として、バンプの厚さより厚く分配されてバンプを覆ってもよい。
【００３３】
ブロック５３０に示すように、アンダーフィル材は熱処理され得る。アンダーフィル材を加熱して、はんだバンプの周囲のアンダーフィル材を流動させる一方、光電子、及び電気機械デバイスはアンダーフィル材を有さない状態に維持される。アンダーフィル材の粘度は、アンダーフィル材がバンプ周囲において十分に流動するが、フリップチップの光学、及び電気機械領域内に流入しないように選択され得る。アンダーフィル材は予め設定された温度に加熱されて溶媒を除去することによって固形化されるが、必ずしも硬化される必要はない。エポキシや他の高分子材料を基材とするアンダーフィル材を同アンダーフィル材のステージ温度に加熱して、アンダーフィル材がもはや粘着性を有さなくなるまで乾燥する。アンダーフィル材は乾燥されて未硬化のまま残留されるか、又は加熱工程の後、半硬化され得る。アンダーフィル材のステージ温度は８０～１５０℃であり得る。熱処理ステップは、空気、窒素、又は真空等の制御環境内で実行され得る。ステージ温度は、通常、３０分～２時間持続される。
【００３４】
代替的に、型抜きフィルム、アンダーフィル材と後部支持層との積層体、又は他のシート形態を備えたパターン化アンダーフィル材を使用して、アンダーフィル材をフリップチップの非光学、及び非電気機械部分に塗布してもよい。型抜きフィルム、即ちパターン化アンダーフィル薄膜をバンプ形成フリップチップに整合し、フリップチップのバンプ形成面に対向して配置してフリップチップ上を加圧すると同時に加熱して、アンダーフィル材をフリップチップに接着する。その後、後部支持層を除去し得る。別の一実施形態形態では、パターン化アンダーフィル薄膜間の領域を揚出して、パターン化アンダーフィル薄膜とフリップチップ間に存在する空気を除去した後、アンダーフィル材をフリップチップと共に加熱して、選択的アンダーフィルをフリップチップに接着し得る。
【００３５】
アンダーフィル材を熱処理、即ち乾燥した後、ブロック５４０に示すように、フリップ
チップ上の光デバイスが、プリント配線板上の対応する光デバイスに整合するように、フリップチップをプリント配線板上に配置し得る。プリント配線板は、単層、又は複層からなるＦＲ４基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、又は光電子回路基板であり得る。
【００３６】
符号５５０に示すように、フリップチップバンプをバンプ形成光電子、又は電気機械フリップチップのリフロー温度以上に加熱して、フリップチップをプリント配線板に電気的かつ機械的に接続し得る。リフロー温度を超えたとき、はんだバンプは液化してプリント配線板にはんだ付けされ得る。２０秒～２分間以上経過した後、熱源を除去してフリップチップアセンブリを室温に冷却し得る。鉛－錫はんだバンプのリフロー温度は１８３～２２０℃であり得る。鉛が含有されていないか、又は鉛の含有量が少ないバンプのリフロー温度は、２２０～２５０℃であり得る。インジウム又は他の材料を基材とした低温はんだのリフロー温度は、１６０℃まで低くなり得る。
【００３７】
ブロック５６０に示すように、加熱工程の後、フリップチップ上のデバイスをプリント配線板に電気的かつ機械的に接続する。フリップチップの光学、及び電気機械部分は、アンダーフィル材を有さない状態に維持される。アンダーフィル材は、電気接続されたフリップチップの緊張を緩和する。その後、フリップチップアセンブリをカプセル材、又は他の適切な保護材で包囲してもよい。場合によっては、ポストキュア工程を含んでもよい。選択的アンダーフィル材は約１００～１５０℃のアンダーフィルポストキュア温度にて１５～３０分間加熱され得る。
【００３８】
図６の符号６００に、本発明の一実施形態による選択的アンダーフィルプロセスのブロック図を示す。選択的アンダーフィルプロセス６００は、ウエハ適用アンダーフィルとも称される。本プロセスは、バンプ形成半導体ウエハ、又はバンプ形成フリップチップ上にアンダーフィル材を選択的に分配する工程を含む。バンプ形成半導体ウエハは、バンプが形成されたフリップチップのアレイを備え得る。この半導体ウエハは、少なくとも一つのはんだバンプ、又ははんだボールと、少なくとも一つの光電子、又は電気機械デバイスとを備える。半導体ウエハは、少なくとも一つの光電子、又は電気機械デバイスを備えたシリコンウエハからなり得る。半導体ウエハは、ガリウムヒ素、窒化ガリウム、リン化インジウム、又は他の適切な光電子半導体材料からなり得る。
【００３９】
アンダーフィル材を分配する際には、ブロック６１０に示すように、バンプ形成半導体ウエハ又はフリップチップに、パターン化されたマスクを整合し得る。アンダーフィル材は、マスク上でバリア状部分によりブロックされていないマスク領域を介して、バンプ形成半導体ウエハ上に選択的に分配され得る。パターン化マスクは一つ以上の光電子、又は電気機械デバイスに対応する少なくとも一つのバリア状部分を有し得る。
【００４０】
符号６２０に示すように、アンダーフィル材はパターン化マスクを介してバンプ形成半導体ウエハ上に分配されるが、その際、光電子、及び電気機械デバイスは、アンダーフィル材を有さない状態に維持され得る。この方法によれば、ダイシングストリート等、他のウエハレベルのフィーチャもアンダーフィル材を有さない状態に保持されることが可能である。ペンシステム又は針分配システム（needle dispensing system)、若しくはインク
ジェット・ノズルを用いた書き込み等、他の工程によりアンダーフィル材を堆積させてもよい。
【００４１】
符号６３０に示すように、アンダーフィル材は、通常、加熱されて乾燥される。アンダーフィル材は、同アンダーフィル材のステージ温度以上に加熱され得る。アンダーフィル
材のステージ温度は、通常８０～１５０℃である。乾燥時間は２～２０分間以上であり得る。アンダーフィル材は本ステップ中に半硬化され得る。
【００４２】
この代表的な実施形態において、符号６４０に示すように、アンダーフィル材は、ステージサイクル中、又は半硬化サイクル中に加熱されて、非光学、及び非電気機械領域内のはんだバンプの周囲において流動化する一方、光電子デバイスはアンダーフィル材を有さない状態に維持される。アンダーフィル材は軟化および流動化されて、バンプに対して良好に接着してバンプを包囲する。ステージサイクルが実行される場合、サイクルは空気、窒素、又は他の制御環境内にて１５０℃迄の温度で１０分～２時間以上実行され得る。
【００４３】
符号６５０に示すように、バンプ形成半導体ウエハは個々のフリップチップにダイシングされ得る。フリップチップはバンプと選択的アンダーフィル材とを有し、フリップチップアセンブリ内のプリント配線板、又は他の基板に対して装着され得る。
【００４４】
図７の符号７００に、本発明の別の一実施形態による選択的アンダーフィルプロセスのブロック図を示す。選択的アンダーフィルプロセス７００は、ウエハ適用アンダーフィルとも称される。本工程は、パターン化されたアンダーフィルの薄膜を使用して、バンプ形成半導体ウエハ、又はバンプ形成フリップチップ上にアンダーフィル材を選択的に分配する工程を含む。バンプ形成半導体ウエハは、少なくとも一つの光電子、又は電気機械デバイスと、少なくとも一つのはんだバンプとを備える。パターン化アンダーフィル薄膜は型抜きフィルム、即ちアンダーフィル材と、解離層、即ち後部支持層とを有する積層体であってもよい。
【００４５】
パターン化アンダーフィル薄膜は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物等を含むアンダーフィル材の薄層を備えている。後部支持層は、アンダーフィル材を支持するために使用される透明なプラスチック、ｍｙｌａｒ（登録商標）、又はアセテートシートからなり得る。
【００４６】
アンダーフィル層内に、窓、開口部、ストリート及び他の形状部分を形成してもよい。アンダーフィル材はダイと共に切り込まれるか、又は打ち抜かれて所定の形状に成形され得る。代替的に、アンダーフィル材はレーザで選択的に融除されるか、又は任意の適切な成形技術により、所望のパターンに成形され得る。
【００４７】
ブロック７１０に示すように、パターン化アンダーフィル薄膜はバンプ形成半導体ウエハの表面に整合される。バンプ形成ウエハ上の少なくとも一つの光電子デバイス、又は電気機械デバイスにパターン化アンダーフィル材の少なくとも一つの開口部が整合される。
【００４８】
ブロック７２０に示すように、パターン化アンダーフィル薄膜はバンプ形成半導体ウエハに貼付される。パターン化アンダーフィル薄膜は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとが貼付温度にある際、パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに対して加圧することによってバンプ形成半導体ウエハに貼付され得る。貼付温度は約６０～１００℃であり得る。パターン化アンダーフィル薄膜は、熱ローラ、加圧装置、又は任意の適切な加圧機構を用いて加圧され得る。代替的に、パターン化アンダーフィル薄膜は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハ間の領域を揚出することにより該領域に捕捉された空気を除去して、バンプ形成半導体ウエハにパターン化アンダーフィル薄膜を堅固に付着させることによって貼付され得る。バンプ形成半導体ウエハとパターン化アンダーフィル薄膜とは、約６０～１００℃の貼付温度に加熱され得る。
【００４９】
ブロック７３０に示すように、後部支持層は除去され得る。後部支持層は剥離等によってアンダーフィル材、及びバンプ形成半導体ウエハから分離される。アンダーフィル材は、バンプ形成半導体ウエハに貼付されたまま残留して、光電子デバイス、又は電気機械デバイスは、アンダーフィル材を有していない。
【００５０】
ブロック７４０に示すように、アンダーフィル材はバンプ形成半導体ウエハ上の非光学、及び非電気機械領域内のバンプの周囲において流動化される。アンダーフィル材は、同材料がバンプの周囲において流動するが、光電子、又は電気機械デバイス内に流入しない温度にまで加熱され得る。光電子デバイス、又は電気機械デバイスはアンダーフィル材を有さない状態に維持される。
【００５１】
ブロック７５０に示すように、アンダーフィル材を備えたバンプ形成半導体ウエハは、個々のフリップチップにダイシングされる。フリップチップはバンプと選択的アンダーフィル材とを有し、フリップチップアセンブリにおいてプリント配線板や他の基板に対して装着され得る。
【００５２】
本願に開示された本発明の実施形態は目下好ましいが、本発明の趣旨及び範囲から逸脱せずに様々な変更及び改良を行うことが可能である。本発明の範囲は添付の特許請求の範囲内に示され、本発明の等価物の意味及び範囲内に含まれる全ての変更は、本発明に包含されるものとする。

SELECTIVE UNDERFILL FOR FLIP CHIPS AND FLIP-CHIP ASSEMBLIES

FIELD OF THE INVENTION This invention relates generally to semiconductor wafer processing and integrated circuit packaging. In particular, the invention relates to a selective underfill for opto-electronic and electromechanical bumped semiconductor wafers, flip chips and flip-chip assemblies, and a method for manufacturing a semiconductor wafer, flip chip or a flip- chip module with selective underfill.

BACKGROUND OF THE INVENTION Assembly of opto-electronic and electromechanical assemblies to printed wiring boards (PWB) is becoming increasingly important as discrete components are integrated to form cost-effective modules. Superior performance can be realized using flip-chip attachment technologies to drive small size. Since opto-electronic integrated circuits (ICs) contain light-emitting and light-detecting components that function between the die and the PWB, assembly technologies that block the light path to the light emitter or detector cannot be used. Flip-chip assembly technologies typically require underfill materials to bond the flip chip to the PWB, and these may block the light path.

The underfill material structurally reinforces the solder bumps, mechanically adheres the flip chip to the PWB, and improves the reliability of the assembly.

Electromechanical devices such as surface acoustic wave (SAW) devices, micro-electro-mechanical system (MEMS) devices, integrated electromechanical devices, and other devices with movable parts may function in a degraded manner or not function at all if covered with an underfill material. These devices must remain free of underfill material when bumped and used in flip-chip assemblies.

In technologies of prior art, underfill materials are typically applied to the entire surface of the IC interface. In the liquid underfill dispense technique, the underfill is applied at the edges of the flip-chip bonded die and capillary action wicks the fluid under the die. During this process, the entire die surface is coated with the underfill. When using highly viscous, no-flow underfills, the underfill may be applied to the PWB prior to die placement.

During solder reflow, the underfill liquifies and wets the entire die surface. In both cases, the underfill covers the entire die surface and interferes with light propagation between the die emitter and the die detector. If the underfill material is opaque and covers the optical elements, no radiation is transmitted. If transparent materials are used, defects such as bubbles, voids, particles or pockets of air next to the flip chip or printed wiring board may distort or inhibit the transmission of light. The transparent materials may degrade with time. Undue dispersion of light may occur with filler materials included within the underfill material for thermal coefficient of expansion matching. Electromechanical devices with mechanically or acoustically moving structures such as piezoelectric devices or surface-micromachined relays can have no underfill material covering the electromechanical element without impairing operation of the device.

An underfill material may be applied around the periphery of the flip- chip assembly and partially wicked into the interior region, leaving portions of the flip chip free of the underfill material, as described in US patent 6,365, 441, "Partial Underfill for Flip Chip Electronic Packages"issued April 2,2002. As described in US published application US 2002/0037138,"Optical Module and Method for Manufacturing Same"published March 28,2002, a transparent underfill resin with an index of refraction less than the index of a waveguide cladding is used as an underfill material between optical devices on a flip chip and a printed wiring board. Other manufacturers may use solder bumps without the use of any underfill material to provide for unimpeded optical transmission between an optoelectronic device on the flip chip and a microlens, waveguide, or other optical element on a printed wiring board, though forfeit the attendant advantages of underfill use.

It would be beneficial to have a packaging technology for directly attaching opto-electronic flip chips to an underlying package substrate or PWB that allows secure electrical and mechanical die attach to the PWB while retaining optically unimpeded optical transmission paths between the flip-chip and the PWB. The packaging technology would allow the flip chip to be bonded effectively to a substrate, with highly reliable electrical interconnections and protective underfill material for secure die bonding, stress relief for the bumps and effective environmental protection, while retaining unrestricted free-space transmission characteristics between associated optical devices. It would be critical for electromechanical flip chips to be attached to a substrate or PWB without impeding movement of the flip chip when bonded to the PWB or package substrate.

It is an object of this invention, therefore, to provide a method for attaching bumped opto-electronic and electromechanical flip chips to a printed wiring board. It is another object of this invention to provide a flip-chip assembly with optical portions and electromechanical portions of the flip-chip assembly free from any underfill material. It is yet another object of this invention to provide a selective underfill process for bumped opto-electronic flip chips and bumped electromechanical flip chips at the die or wafer level, and to overcome other deficiencies and obstacles described above.

SUMMARY OF THE INVENTION One aspect of the invention provides a method for attaching a flip chip to a printed wiring board. An underfill material is applied to a first portion of a bumped flip chip, maintaining an optical portion or an electromechanical portion of the flip chip free of the underfill material. The flip chip with the selective underfill is positioned on a printed wiring board, and heated to electrically and mechanically connect the flip chip to the printed wiring board while the optical portion or electromechanical portion of the flip chip remains free of the underfill material.

Another aspect of the present invention is a flip-chip assembly, including a bumped flip chip with a first portion and a second portion, and an underfill material selectively disposed on the first portion of the flip chip. The second portion of the flip chip may contain one or more optical devices or electromechanical devices. The second portion of the flip chip remains free from the underfill material when the flip chip is placed on a printed wiring board and heated to electrically connect the flip chip to the printed wiring board. The flip-chip assembly may include a printed wiring board, wherein an active surface of the flip chip is positioned and secured to the printed wiring board, with at least one opto-electronic device on the flip chip optically coupled to an associated device on the printed wiring board.

Another aspect of the invention is a selective underfill process. A bumped semiconductor wafer including at least one opto-electronic device or electromechanical device and at least one solder bump is aligned to a patterned mask. The patterned mask includes at least one barrier feature corresponding to at least one opto-electronic or electromechanical device. An underfill material is dispensed through the patterned mask onto the bumped semiconductor wafer, keeping the opto-electronic and electromechanical devices free of the underfill material. The underfill material is heated to flow the underfill material around the solder bumps, while the opto-electronic or electromechanical device remains free from the underfill material.

Another aspect of the invention is a selective underfill process based on a patterned underfill film. A bumped semiconductor wafer including at least one opto-electronic device or electromechanical device and at least one solder bump is aligned to the patterned underfill film, the patterned underfill film including a backing layer and an underfill material disposed on the backing layer with at least one open feature in the underfill material corresponding to the opto-electronic or electromechanical device. The patterned underfill film is laminated to the bumped semiconductor wafer, the backing layer is removed, and the underfill material is heated to flow the material around the at least one solder bump.

BRIEF DESCRIPTION OF THE DRAWINGS The present invention is illustrated by the accompanying drawings of various embodiments and the detailed description given below. The drawings should not be taken to limit the invention to the specific embodiments, but are for explanation and understanding. The detailed description and drawings are merely illustrative of the invention rather than limiting, the scope of the invention being defined by the appended claims and equivalents thereof. The foregoing aspects and other attendant advantages of the present invention will become more readily appreciated by the detailed description taken in conjunction with the accompanying drawings, wherein: FIG. 1 illustrates an opto-electronic flip-chip assembly with non- selective underfill, as is typical in the prior art; FIG. 2 illustrates an opto-electronic or electromechanical flip-chip assembly with selective underfill, in accordance with one embodiment of the current invention; FIG. 3 illustrates a cross-sectional view of a bumped opto-electronic or electromechanical flip chip with selective underfill, in accordance with one embodiment of the current invention; FIG. 4 illustrates a plan view of a bumped opto-electronic or electromechanical flip chip with selective underfill, in accordance with one embodiment of the current invention; FIG. 5 illustrates a block diagram of a method for attaching an opto- electronic or electromechanical flip chip to a printed wiring board, in accordance with one embodiment of the current invention; FIG. 6 illustrates a block diagram of a selective underfill process, in accordance with one embodiment of the current invention; and FIG. 7 illustrates a block diagram of a selective underfill process, in accordance with another embodiment of the current invention.

DETAILED DESCRIPTION OF THE PRESENTLY PREFERRED EMBODIMENTS The present invention provides an opto-electronic or electromechanical flip-chip assembly with selective underfill. One aspect of the invention is a method for attaching an opto-electronic or electromechanical flip-chip to a printed wiring board. The flip-chip underfill assembly process selectively disposes an underfill material on a non-optical portion and non- electromechanical portion of the flip chip. The underfill material is limited from covering certain regions of the die. During the flip-chip underfill process, the underfill material may be placed on the die surface over non-optical and non- electromechanical portions of the die. The underfill material is omitted over optical devices and opto-electronic devices such as light emitters and detectors where the underfill material could limit or prohibit the transmission of light between the flip chip and the substrate or printed wiring board. The underfill material may also be restricted from other areas of the die or wafer, such as the die streets or on top of the solder bumps, or from selected regions of solder bumps on the flip chip. By restricting the underfill material from coating the optically-active portions of the die, the opto-electronic die with selective underfill can be flip-chip assembled to a PWB using underfill materials, preserving the attendant benefits of underfill without inhibiting optical transmissions between the flip chip and the PWB. By restricting the underfill material from coating the electromechanical portions of the die, the characteristics of the electromechanical devices are not degraded.

The underfill material has sufficient viscosity during application to the flip chip so that selected regions of the die are left open and free of the underfill material. During solder reflow, the underfill material may flow outwardly to form a fillet at the die edges, although it does not collapse internally around the optically active areas. Fillets may also be formed at the interior edges of the underfill material. The invention can be applied to any opto-electronic assembly that requires the opto-electronic die to be flip-chip assembled using underfill. The invention can also be applied to any electromechanical assembly that requires the electromechanical die to be flip- chip assembled using underfill. The underfill material after reflow provides additional bond strength between the bumped flip chip and the printed wiring board, and provides strain relief for the electrically connected flip chip.

FIG. 1 illustrates an opto-electronic flip-chip assembly with non- selective underfill, as is typical in the prior art. Flip-chip assembly 100 includes a flip chip 110 with an array of solder bumps 120 attached to a substrate 130 using a non-selective underfill material 140. Flip chip 110 may include a series of electronic devices, electrical interconnect traces, electrical vias, and an arrangement of flip-chip pads 112. Flip chip 110 may also contain one or more opto-electronic devices 164. Solder balls or solder bumps 120 are formed on flip-chip pads 112 using metal deposition, metal electroplating, solder ball placement, or other bump-formation processes as currently known in the art. Solder bumps 120 may be positioned against substrate 130 and heated above the eutectic point of the solder to melt them and connect them to substrate 130. Substrate 130 contains an array of interconnect traces and substrate pads 132 for electrically connecting the flip chip to the substrate. Substrate 130 may also include one or more substrate optical devices 134 corresponding to flip-chip opto-electronic devices 164.

Substrate 130 may also include electronic components, optical components, and other flip chips.

After the solder reflow, solder bumps 120 are electrically, mechanically and metallurgically connected to substrate 130 through flip-chip pads 112 and substrate pads 132. Non-selective underfill material 140 provides additional bonding strength for the die attach. Non-selective underfill material 140 also provides stress relief at the solder ball interfaces during temperature excursions of the flip-chip assembly, and provides environmental protection from moisture, particles, and other contamination that may degrade the performance of the flip chip. The underfill material may be applied to the flip chip before the reflow step, or applied to the periphery of the flip chip after reflow is completed and then wicked into the region between the surface of the flip chip and the substrate to bond them together and provide protection.

Non-selective underfill material 140 is also located between flip-chip opto- electronic devices 164 and substrate optical devices 134. This underfill process is not selective, and does not provide an unimpeded optical path between opto-electronic devices on the flip chip and corresponding devices on the substrate for free-space transmission of optical signals. To transfer optical energy between flip chip 110 and substrate 130, non-selective underfill material 140 must be nominally transparent over the wavelengths of interest and be free of any defects including non-transparent fragments, voids, and other optical deformities. Filler materials incorporated into non-selective underfill material 140 for TCE-matching considerations must not scatter or disperse the transmission of light unduly. Alternatively, the underfill material may be omitted completely, though at the loss of attendant benefits.

FIG. 2 illustrates one embodiment of an opto-electronic or electromechanical flip-chip assembly with selective underfill, in accordance with the present invention at 200. Selective underfill flip-chip assembly 200 includes one or more opto-electronic or electromechanical flip chips 210 containing at least one solder ball or solder bump 220 electrically connected to a substrate or printed wiring board (PWB) 230, and selective underfill material 240 between the bumped surface of flip chip 210 and PWB 230.

Flip chip 210 may contain a multitude of active components, passive components, or any combination thereof. Flip chip 210 may contain electronic components such as resistors, capacitors, and transistors. These components may be integrated onto flip chip 210. Flip chip 210 may contain one or more integrated circuits. Flip chip 210 may include a set of electrical interconnect traces and flip-chip pads 212. Flip chip 210 may contain one or more optical devices in optical or electromechanical portion 260. Flip chip 210 may contain one or more opto-electronic or electromechanical devices 264 such as a photodiode, a photo detector, a photodiode array, or a photodetector array. Flip chip 210 may contain one or more light-emitting diodes, semiconductor lasers, vertical-cavity surface emitting lasers, edge- emitting lasers, a photo emitter, a light emitter, or a light detector. Flip chip 210 may contain one or more passive optical devices such as an optical waveguide, a refractive element such as a microlens or a microlens array, a reflective element such as a mirror, or an optical element. Flip chip 210 may contain any combination of these active and passive elements.

Alternatively, flip chip 210 may contain one or more electromechanical devices in electromechanical portion 260. Flip chip 210 may contain one or more electromechanical devices such as an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, or a micro-electro-mechanical device.

In this exemplary embodiment of the present invention, flip chip 210 is a bumped opto-electronic flip chip or a bumped electromechanical flip chip. Flip chip 210 may include at least one solder bump or at least one solder ball on the active surface of the flip chip. The solder balls or solder bumps 220 are typically formed by metal depositions, metal electroplating, solder ball placement, or other bump-formation processes as currently known in the art.

Solder balls or solder bumps 220 may be positioned against PWB 230 and heated to melt them and to connect them to PWB 230. PWB 230 may contain an array of interconnect traces and substrate pads 232 for electrically connecting flip chip 210 to PWB 230. PWB 230 may contain one or more active and passive devices bonded to PWB 230 or formed on PWB 230.

PWB 230 may be a printed circuit board. The printed wiring board may be a single or multi-layer fiberglass FR4 board, an organic circuit board, or a motherboard. PWB 230 may be an opto-electronic module, an electromechanical module, a ceramic substrate, a hybrid circuit substrate, a package substrate, or a semiconductor substrate such as a silicon substrate or a compound semiconductor substrate. PWB 230 may be a polyimide tape, a flex circuit, a high-density interconnect board, an electromechanical circuit board, or an opto-electronic circuit board. An active surface of flip chip 210 may be positioned and secured to PWB 230, and at least one opto-electronic device on the flip chip is optically coupled to an associated device on PWB 230.

PWB 230 of one embodiment includes one or more substrate optical devices 234 corresponding to flip-chip opto-electronic or electromechanical devices 264. Substrate optical device 234 may be a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical-cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, or any combination thereof. For example, a VCSEL laser on flip chip 210 may be optically aligned to a photo detector or a passive optical waveguide on PWB 230. PWB 230 may contain apertures and multiple layers with waveguides, prisms, mirrors, and other optical elements.

Selective underfill material 240 may be located or disposed on a non- optical and non-electromechanical portion 250 of flip chip 210. Non-optical and non-electromechanical portion 250 may contain one or more passive or active electronic devices 254. Selective underfill material 240 may be omitted from one or more optical or electromechanical portions 260 of flip chip 210.

One or more optical or electromechanical portions 260 of flip chip 210 may be free of selective underfill material 240 when flip chip 210 is placed on a printed wiring board and heated to electrically connect flip chip 210 to PWB 230. Optical or electromechanical portion 260 may include at least one optical or electromechanical devices 264. Not all optical and electromechanical portions 260 of flip chip 210 need to be free of selective underfill material 240, if the optical or electromechanical devices are not negatively impacted by the underfill material or have no corresponding element on PWB 230.

Selective underfill material 240 may comprise a filled epoxy, such as a one or two part epoxy that contains insulating microspheres to separate flip chip 210 from PWB 230 during die attach processes. Fillers may be added to the selective underfill material to improve thermal expansion characteristics of the underfill material. Selective underfill material 240 may include an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, or any suitable underfill compound.

FIG. 3 shows a cross-sectional view of a bumped opto-electronic or electromechanical flip chip with selective underfill, in accordance with one embodiment of the present invention at 300. Bumped opto-electronic or electromechanical flip chip with selective underfill 300 may include bumped flip chip 310 with bumps 320, and selective underfill material 340. Bumps 320 may be solder bumps or solder balls on an active surface of flip chip 310.

Bumps 320 may be connected to flip chip 310 at flip-chip pads 312. Flip-chip pads 312 may be connected to electrical, electronic, and optical devices on flip chip 310 with one or more on-chip interconnect traces.

Bumped opto-electronic or electromechanical flip chip with selective underfill 300 often includes a non-optical and non-electromechanical portion 350 and an optical or electromechanical portion 360. Non-optical and non- electromechanical portion 350 may include one or more passive or active electronic devices 354. Bumped flip chip 310 may include at least one optical or electromechanical device 364. Optical portion 360 may include at least one optical or electromechanical device 364. Optical device 364 may be a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical-cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, or any combination thereof. Electromechanical device 364 may be an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, or a micro- electro-mechanical device.

Selective underfill material 340 may be located on non-optical and non- electromechanical portions 350, while optical or electromechanical portions 360 of flip chip 310 are free of underfill material 340. Underfill material 340 may include a filled epoxy, such as an epoxy filled with glass or insulating microspheres. Underfill material 340 may be an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, or any suitable underfill compound. The underfill material may be disposed on non-optical and non- electromechanical portion 350 of flip chip 310. Underfill material 340 may be a thickness less than a height of bumps 320. Underfill material 340 may be thicker than one-half of the bump thickness and less than the height of the bumps. Underfill material 340 may be thicker than the height of the bumps, provided that good electrical connection can be made to flip chip 310 when reflowed. Underfill material 340 may be a transparent material, a semi- transparent material, or a non-transparent material, since optical portions of flip chip 310 are free of the material and the non-optical portions of the flip chip are not impacted by transmissivity of the underfill material. Underfill material 340 may provide strain relief for electrically connected flip chip 310.

FIG. 4 shows a plan view of a bumped opto-electronic or electromechanical flip chip with selective underfill, in accordance with one embodiment of the present invention at 400. Bumped flip chip 400 includes an opto-electronic or electromechanical flip chip 410, an array of flip-chip bumps 420, and selective underfill material 440. Bumped flip chip 400 includes a non-optical and non-electromechanical portion 450 and one or more optical or electromechanical portions 460a, 460b and 460c. Non-optical and non-electromechanical portion 450 may include one or more active or passive electronic devices 454. Optical or electromechanical portions 460a, 460b and 460c may include one or more optical or electromechanical devices 464.

Opto-electronic or electromechanical flip chip 410 may include any combination of active and passive electronic and optical devices, such as a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical-cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, or any combination thereof. Opto-electronic flip chip 410 includes at least one solder bump or at least one solder ball on an active surface of the flip chip. Electromechanical flip chip 410 may include any combination of active and passive electronic devices, and one or more electromechanical devices such as an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, and a micro-electro-mechanical device.

Flip-chip bumps 420 may be formed on opto-electronic or electromechanical flip chip 410 using deposited metals, electroplated metals, solder ball placement techniques, or any suitable solder ball or solder bump process as is known in the art.

Underfill material 440 is selectively disposed on non-optical and non- electromechanical portions of opto-electronic or electromechanical flip chip 410. Underfill material 440 may be a thickness less than the height of at least one bump. Underfill material 440 may cover or partially cover flip-chip bumps 420. Underfill material 440 may be transparent, partially transparent, or opaque over the wavelengths of interest. Underfill material 440 provides strain relief for the electrically connected flip chip. Underfill material 440 typically includes an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, or any suitable underfill compound.

FIG. 5 shows a block diagram of a method for attaching an opto- electronic or electromechanical flip chip to a printed wiring board, in accordance with one embodiment of the present invention at 500. Flip-chip attachment method 500, also referred to as prime chip attach, comprises steps to apply a selective underfill material to a bumped opto-electronic or electromechanical flip chip and to attach the flip chip to a printed wiring board.

The flip chip includes at least one optical or electromechanical device located in an optical or electromechanical portion of the flip chip. The optical device may include a photodiode, a photo detector, a photodiode array, a photodetector array, a light-emitting diode, a semiconductor laser, a vertical- cavity surface emitting laser, an edge-emitting laser, a photo emitter, a light emitter, a light detector, an optical waveguide, a refractive element, a reflective element, an optical element, or any combinations thereof. The electromechanical device may include an electromechanical filter, an electromechanical relay, an acoustic emitter, an acoustic detector, a surface acoustic wave device, a bulk acoustic wave device, a thin-film mechanical element, a microfluidic device, or any micro-electro-mechanical device.

In an exemplary embodiment of the present invention, a bumped opto- electronic or electromechanical flip chip is provided. A patterned mask is positioned against a bumped surface of the opto-electronic or electromechanical flip chip, as seen at block 510. The opto-electronic or electromechanical flip chip typically contains one or more solder bumps or solder balls on the active surface of the flip chip. The patterned mask may comprise a fine-mesh screen with one or more barrier features on the screen.

The barrier features may include features that cover optical and electromechanical portions of the flip chip. The patterned mask may include barrier features over the streets when wafer-level underfill is applied.

Alternatively, the patterned mask may be a stencil with holes and other features punched or formed in a sheet of material such as plastic or metal.

Material such as gels, suspensions, slurries and viscous liquids may be pressed through the open mask areas to leave a thin coat of material on the underlying substrate. An underfill material may be applied to a non-optical and non-electromechanical portion of the flip chip, wherein one or more optical or electromechanical portions of the flip chip are kept free of the underfill material. The underfill material may then be dried and stabilized, partially cured, or otherwise solidified.

The underfill material may be dispensed through the patterned mask onto one or more non-optical and non-electromechanical portions of the flip chip, as seen at block 520. The underfill material may include an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, or any suitable underfill compound. The underfill material may be transparent, semi- transparent or non-transparent over the wavelengths of interest. The underfill material may be dispensed to a thickness up to the thickness of the bumps on the flip chip. The underfill material may be dispensed to a thickness greater than the thickness of the bumps to cover the bumps, provided that the underfill material will soften and allow the bumps to be electrically connected to the printed wiring board during reflow.

The underfill material may be heat-treated, as seen at block 530. The underfill material is heated to flow the underfill material around the solder bumps, while the opto-electronic and electromechanical devices remain free from the underfill material. The viscosity of the underfill material may be selected such that the underfill material flows adequately around the bumps, though does not flow into the optical or electromechanical regions of the flip chip. The underfill material may be heated to a predefined temperature to drive out solvents and solidify the material though not necessarily cure it.

Underfill materials based on epoxies and other polymeric materials may be heated to an underfill material staging temperature to dry the underfill such that the underfill is no longer tacky. The underfill material may be dried and remain uncured or be partially cured after the heating step. The underfill material staging temperature may be between, for example, 80 degrees centigrade and 150 degrees centigrade. The heat-treatment step may be done in a controlled environment such as air, nitrogen, or vacuum. Staging temperatures are typically sustained for 30 minutes to over 2 hours.

Alternatively, the underfill material may be applied to the non-optical and non-electromechanical portions of the flip chip using a die-cut film, a laminate of an underfill material and a backing layer, or other sheet form of patterned underfill material. The die-cut film or patterned underfill film may be aligned to the bumped flip chip, positioned against the bumped surface of the flip chip, and pressed onto the flip chip while heating to adhere the underfill material to the flip chip. The backing layer may then be removed. In another embodiment, the region between the patterned underfill film may be pumped out to remove air between the patterned underfill film and the flip chip, then the underfill material is heated with the flip chip to adhere the selective underfill to the flip chip.

After heat-treating or drying the underfill material, the flip chip may be positioned on a printed wiring board so that an optical device on the flip chip aligns to a corresponding optical device on the printed wiring board, as seen at block 540. The printed wiring board may be a single layer or multi-layer FR4 board, an organic circuit board, a motherboard, an opto-electronic module, an electromechanical module, a ceramic substrate, a hybrid circuit substrate, a package substrate, a semiconductor substrate, a polyimide tape, a flex circuit, a high-density interconnect board, an electromechanical circuit board, or an opto-electronic circuit board.

The flip-chip bumps may be heated to or above a reflow temperature of the bumped opto-electronic or electromechanical flip chip to electrically and mechanically connect the flip chip to the printed wiring board, as seen at block 550. When above the reflow temperature, the solder bumps will liquefy and become soldered to the printed wiring board. After a dwell time of, for example, 20 seconds to two minutes or more, the heat source may be removed and the flip-chip assembly cooled to room temperature. The reflow temperature, for example, may be between 183 degrees centigrade and 220 degrees centigrade for lead-tin solder bumps. The reflow temperature, for example, may be between 220 degrees centigrade and 250 degrees centigrade for lead-free or low lead-content bumps. The reflow temperature may extend as low as 160 degrees centigrade or lower for the case of low- temperature solders based on indium or other materials.

The devices on the flip chip become electrically and mechanically connected to the printed wiring board after the heating step, as seen at block 560. The optical and electromechanical portions of the flip chip remain free of the underfill material. The underfill material provides strain relief for the electrically connected flip chip. An encapsulant or other suitable protective material may subsequently encase the flip-chip assembly. In some cases, a post-cure step may be incorporated. The selective underfill may be heated to an underfill post-cure temperature of between, for example, 100 degrees centigrade and 150 degrees centigrade, for a time on the order of 15 to 30 minutes.

FIG. 6 shows a block diagram of a selective underfill process, in accordance with one embodiment of the present invention at 600. Selective underfill process 600, also referred to as wafer-applied underfill, comprises steps to selectively dispense underfill material on a provided bumped semiconductor wafer or a bumped flip chip. The bumped semiconductor wafer may contain an array of bumped flip chips. The semiconductor wafer includes at least one solder bump or solder ball and at least one opto- electronic or electromechanical device. The semiconductor wafer may comprise a silicon wafer with at least one opto-electronic or electromechanical device. The semiconductor wafer may comprise gallium arsenide, gallium nitride, indium phosphide, or other suitable opto-electronic semiconductor material.

To dispense the underfill material, a patterned mask may be aligned to the bumped semiconductor wafer or flip chip, as seen at block 610. The underfill material may be dispensed selectively onto the bumped semiconductor wafer through areas of the mask not blocked by any barrier features on the mask. The patterned mask includes at least one barrier feature corresponding to one or more opto-electronic or electromechanical devices.

The underfill material can be dispensed through the patterned mask onto the bumped semiconductor wafer, where the opto-electronic and electromechanical devices remain free from the underfill material as seen at block 620. With this method, other wafer-level features such as dicing streets can also be kept free of underfill material. Other processes may be used to deposit the underfill material, such as writing with a pen system or a needle dispensing system, or using an inkjet nozzle.

The underfill material is typically heated to dry the underfill material, as seen at block 630. The underfill material may be heated to or above an underfill material staging temperature. The underfill material staging temperature is typically between 80 degrees centigrade and 150 degrees centigrade. Drying times may be between two minutes and twenty minutes or longer. The underfill material may partially cure during this step.

In this exemplary embodiment, the underfill material is heated to flow the underfill material around the solder bumps in non-optical and non- electromechanical areas during the staging cycle or during a partial curing cycle to flow the material around the solder bumps, while the opto-electronic devices remain free from the underfill material, as seen at block 640. The underfill material may be softened and flowed to provide good adhesion and coverage of the bumps. Typically when staging cycles are used, the cycles may be greater than ten minutes to over two hours at a temperature up to 150 degrees centigrade or higher in an air, nitrogen, or other controlled environment.

The bumped semiconductor wafer may be diced to form individual flip chips, as seen at block 650. The flip chips have bumps and selective underfill material, and may be attached to printed wiring boards and other substrates in flip-chip assemblies.

FIG. 7 shows a block diagram of a selective underfill process, in accordance with another embodiment of the present invention at 700.

Selective underfill process 700, also referred to as wafer-applied underfill, comprises steps to selectively dispense underfill material on a provided bumped semiconductor wafer or a bumped flip chip, using a patterned underfill film. The bumped semiconductor wafer includes at least one of an opto-electronic device or an electromechanical device, and at least one solder bump. The patterned underfill film may be a die-cut film or a laminate including an underfill material and a release or backing layer.

The patterned underfill film includes a thin layer of underfill material such as an epoxy, a thermoplastic material, a thermoset material, polyimide, polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, filled polyimide, filled polyurethane, a filled polymeric material, or any suitable underfill compound. The backing layer may be a transparent plastic, mylar or acetate sheet used to support the underfill material.

Windows, apertures, streets and other features may be formed in the underfill layer. The underfill material may be cut or punched with a die to form prescribed shapes. Alternatively, the underfill material may be selectively ablated with a laser, or fashioned into the desired patterns using any suitable formation technique.

The patterned underfill film is aligned to the surface of a bumped semiconductor wafer, as shown at block 710. At least one open feature in the patterned underfill material is aligned to at least one of an opto-electronic device or an electromechanical device on the bumped wafer.

The patterned underfill film is laminated to the bumped semiconductor wafer, as seen at block 720. The patterned underfill film may be laminated to the bumped semiconductor wafer by pressing the patterned underfill film against the bumped semiconductor wafer when the patterned underfill film and the bumped semiconductor wafer are at a lamination temperature. The lamination temperature may be between 60 degrees centigrade and 100 degrees centigrade, for example. The patterned underfill film may be pressed with a hot roller, with a press, or with any suitable pressing mechanism.

Alternatively, the patterned underfill film may be laminated by pumping out the region between the patterned underfill film and the bumped semiconductor wafer to remove trapped air and to firmly hold the patterned underfill film against the bumped semiconductor wafer. The bumped semiconductor wafer and the patterned underfill film may be heated to a lamination temperature such as a temperature between 60 degrees centigrade and 100 degrees centigrade.

The backing layer may be removed, as seen at block 730. The backing layer may be peeled back or otherwise separated from the underfill material and the bumped semiconductor wafer. The underfill material remains laminated to the bumped semiconductor wafer, and the opto-electronic devices or electromechanical devices are free from the underfill material.

The underfill material is flowed around bumps in non-optical and non- electromechanical areas on the bumped semiconductor wafer, as seen at block 740. The underfill material may be heated to a temperature such that the underfill material flows around the bumps, though does not flow into the opto-electronic or electromechanical devices. The opto-electronic devices or electromechanical devices remain free from the underfill material.

The bumped semiconductor wafer with the underfill material may be diced to form individual flip chips, as seen at block 750. The flip chips have bumps and selective underfill material, and may be attached to printed wiring boards and other substrates in flip-chip assemblies.

While the embodiments of the invention disclosed herein are presently preferred, various changes and modifications can be made without departing from the spirit and scope of the invention. The scope of the invention is indicated in the appended claims, and all changes that come within the meaning and range of equivalents are intended to be embraced therein.

「特表2006-511964およびWO2004061934より引用」

[Claims] 回路基板組み立て品および回路基板へのチップの取り付け方法

【特許請求の範囲】
【請求項１】
フリップチップ送信／受信（Ｔ／Ｒ）モジュール１をアンテナ回路基板２に直接取り付けることと、
前記フリップチップＴ／Ｒモジュール１の周辺の少なくとも一部の周囲において前記回路基板２と前記フリップチップＴ／Ｒモジュール１にフィレットボンド６を付けることと、
を具備する、アンテナアレイ１００の組み立て方法。
【請求項２】
前記アンテナ回路基板２が多層フレキシブル回路基板である、請求項１に記載の方法。
【請求項３】
前記フリップチップＴ／Ｒモジュール１を直接取り付けることが、Ｒ／Ｆ接続、ＤＣ電力接続、デジタル接続の少なくとも１つをなすことを具備する、請求項１または２に記載の方法。
【請求項４】
前記フリップチップＴ／Ｒモジュール１を取り付けることが、前記フィレットボンド６を前記回路基板２上のＲ／Ｆ経路７に付けることなく、前記フリップチップＴ／Ｒモジュール１を取り付けることを具備する、請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記フリップチップＴ／Ｒモジュール１が、約６ＧＨｚを越える周波数で動作する、請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記フィレットボンド６が、前記フリップチップＴ／Ｒモジュール１の全周囲に亘って広がっている、請求項１乃至４のいずれか１項に記載の方法。
【請求項７】
前記フリップチップＴ／Ｒモジュール１が、約６ＧＨｚ未満の周波数で動作する、請求項６に記載の方法。
【請求項８】
前記フリップチップＴ／Ｒモジュールをアンダーフィルすることをさらに具備する、請求項６または７に記載の方法。
【請求項９】
前記フリップチップＴ／Ｒモジュール１を前記回路基板２に直接取り付けることが、前記フリップチップＴ／Ｒモジュール１上のバンプ３を前記回路基板２上の対応する接触パッド４に導電媒体５を用いて接続することを具備する、請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記導電媒体５が、電気的導電接着剤、半田、異方性導電フィルムの少なくとも１つを具備する、請求項９に記載の方法。
【請求項１１】
前記直接取り付けることが、圧着または超音波コンタクト５２を形成することを具備する、請求項９に記載の方法。

What is claimed is: 1. A method of assembling an antenna array 100, comprising: direct attaching a flip chip transmit/receive (T/R) module 1 to an antenna circuit board 2; applying a fillet bond 6 to the circuit board 2 and the flip chip T/R module 1 around at least a portion of a periphery of the flip chip T/R module 1.

2. The method according to Claim 1, wherein the antenna circuit board 2 is a multi-layered flexible circuit board.

3. The method according to one of Claims 1 or 2, wherein direct attaching the flip chip T/R module 1 comprises at least making one of R/F connections, DC power connections and digital connections.

4. The method according to one of Claims 1 through 3, wherein said attaching a flip chip T/R module 1 comprises attaching the flip chip T/R module 1 without applying the fillet bond 6 over R/F traces 7 on the circuit board 2.

5. The method according to one of Claims 1 through 4, wherein the flip chip T/R module 1 operates at frequencies greater than about 6 GHz.

6. The method according to one of Claims 1 through 4, wherein the fillet bond 6 extends around an entire periphery of the flip chip T/R module 1.

7. The method according to Claim 6, wherein the flip chip T/R module 1 operates at frequencies less than about 6 GHz. 8. The method according to one of Claims 6 or 7, further comprising underfilling the flip chip T/R module 1.

9. The method according to one of Claims 1 through 8, wherein direct attaching the flip chip T/R module 1 to the circuit board 2 comprises connecting bumps 3 on the flip chip T/R module 1 to corresponding contact pads 4 on the circuit board 2 with a conductive medium 5.

10. The method according to Claim 9, wherein the conductive medium 5 comprises at least one of electrically conductive adhesive, solder or an anisotropically conductive film.

11. The method according to Claim 9, wherein said direct attaching comprises creating one of a pressure or thermosonic contact 52.

「特表2007-518379およびWO2005069430より引用」

回路基板組み立て品および回路基板へのチップの取り付け方法

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板組み立て品（assembly）および回路基板へのチップの取り付け方法に関する。
【背景技術】
【０００２】
チップは、回路基板に取り付け可能である。例えば、アンテナアレイは、パッケージ化された送信／受信（Ｔ／Ｒ）モジュールを用いて、組み立てられることができる。パッケージ化されたモジュールは、ブリックアレイ（brick array）またはコプレーナタイルアレイ（coplanar tile array）であり得る。このようなパッケージ化された組み立て品（assembly）は、留め具、および例えば同軸ケーブル、「ファズ」ボタン（"fuzz" button）、リボン、ワイヤボンドを含む配線（相互接続）構造およびコネクタを含み得る。このようなパッケージおよび接続構造は、組み立て品の重さの増加およびバルクの巨大化に寄与し、使用される基板領域の面積を増加させる。組み立てに、多くの工程を要することもあり、このことは製造時間およびコストに寄与する。
【発明の開示】
【課題を解決するための手段】
【０００３】
アンテナアレイは、フリップチップ送信／受信（Ｔ／Ｒ）モジュールをアンテナ回路基板に直接取り付けることを含んだ方法により組み立てられる。フィレット（fillet）ボンド（接着剤）が、フリップチップＴ／Ｒモジュールの周辺の少なくとも一部の周囲において回路基板およびフリップチップＴ／Ｒモジュールに付けられる。
【発明を実施するための最良の形態】
【０００４】
課題を解決するための手段の欄に記載のまたは他の、本発明の特徴および利点は、添付の図面に描かれているように、以下の詳細な例示的な実施形態から当業者によって容易に理解されるであろう。
【０００５】
以下の詳細な記述および幾つかの図面において、同様の要素は、同様の参照符号により識別される。
【０００６】
図１は、回路基板２に接続されたチップ１の例示的な実施形態を示している。例示的な実施形態の図１において、チップ１は、回路基板２に接続された送信／受信（Ｔ／Ｒ）装置のチップである。図１に描かれた実施形態において、回路基板２は、多層アンテナパネル組み立て品である。多層アンテナパネル回路組み立て品は、フレキシブルであっても、堅いものであってもよい。他の実施形態では、チップ１は、回路基板への取り付けに適した受信チップまたは他のチップであり得る。回路基板は、チップの取り付けに適したあらゆる回路基板であり得る。回路基板２は、電力、ＲＦ、デジタル信号を配給するための媒体である。ＲＦ信号は、回路基板上の、または回路基板に取り付けられ得るアンテナアレイに供給されることができる。
【０００７】
Ｔ／Ｒチップは、接続部すなわちバンプ３を有するフリップチップである。バンプ３は、チップ１の裏面上に配置され、回路基板２の上側の表面上の対応する接触パッド４との接続のためのものである。チップ１は、フリップチップまたは直接チップ取り付け工程によって回路基板２に接続済みである。バンプ３は導電媒体５によって接触パッド４に接続されている。この接続は、チップ１と回路基板２との間のマイクロ波、ＲＦ、アナログ、デジタル、ＤＣ電力の全てまたは何れか１つの相互接続からなる。例示的な実施形態では、チップ１は、マイクロ波または少なくとも最大１１ＧＨｚのＲＦ周波数で動作し得る。チップは、ＲＦＴ／ＲチップまたはＴ／Ｒモジュールから構成され得、例えばＳｉＧｅＴ／Ｒチップ１から構成され得る。
【０００８】
バンプ３は、半田または半田合金から構成され得、例えばスズ鉛またはインジウム鉛合金から構成される。接触パッドは、導電材料から構成され得、例えば銅でメッキされた金属からなる。他の実施形態では、バンプは回路基板上であってもよいし、接触パッドはチップ上であってもよい。バンプ３および基板上のＲＦ経路（図示せぬ）は、絶縁層、例えばビスベンゾチクロブテン（ＢＣＢ）上に配置され得る。例示的な実施形態では、この絶縁層は、例えば、Dowから購入可能なCYCLOTENE 4000 Series電子樹脂（フォトＢＣＢ）の１つであり得る。ＢＣＢは、ウェハレベルにおいて液体状態でチップ上にスピンコートされ、硬化される。バンプ３およびチップ上のＲＦ経路（trace）は、絶縁層の上面に配置されることにより、ＲＦ損失を緩和し、この装置が取り付けられる際にバンプされる配線での機械的圧力を緩和する。
【０００９】
図１の例示的な実施形態では、導電材料５は、半田または導電性ボンド（ＥＣＡ）、例えば銀粒子を含んだエポキシ樹脂から構成され得る。他の例示的実施形態では、導電媒体は、異方性導電膜５１（ＡＣＦ）から構成されてもよい（図４）し、圧着または超音波（超音波併用熱圧着）コンタクト５２を用いて接着されてもよい（図５）。チップ１のバンプ３を回路基板２に接続するための他のあらゆる適当な導電媒体が代わりに用いられてもよい。
【００１０】
図１において、フィレットボンド６は、チップ１の少なくとも一部、例えば、チップの周辺の一部の周囲に配置され、チップ１を回路基板６に接着する。フィレットボンドは、非導電性および（または）高粘度ボンドおよび（または）エポキシ、例えば粘度が約４０００センチポイズのシリカを含んだエポキシから構成され得る。ボンド６は、例えば４２ギガパスカル（ＧＰａ）の高い曲げ弾性率を有する材料から構成され得、チップ１を実質的に強固に回路基板２に固着する。図１の例示的実施形態では、フィレットボンド６は、チップ１の側壁６１の少なくとも一部に付けられている。ボンド６は、チップの側壁６１のチップ１の厚さの５０乃至１００％まで亘っている。他の実施形態では、ボンド６は、チップの側壁６１の厚さ６２の５０％未満に亘り得る。別の例示的実施形態では、フィレットボンド６は、側壁６１のチップ１の厚さ６２の少なくとも約２／３に亘る。
【００１１】
ボンド６は、チップ１と回路基板２との間の領域の少なくとも一部に亘る。例えば、図１の例示的実施形態では、ボンド６は、チップ１と回路基板２との間に亘り、最も外側のバンプ３に、このバンプ３を越えることなく接触する。フィレットボンド６に用いられる材料は、半田接着を弱め得る局部熱膨張係数（ＣＴＥ）の不一致をある程度制御し得るよう選択される。ボンド材料は、半田接合部に接触し、半田の不一致を緩和する。フィレットボンド材料は、望ましい強度、十分な高い曲げ弾性率を有し、チップとＣＴＥが一致しているものが選択される。ある実施形態では、ボンド６は、チップの縁の全体または周辺の周囲に亘り得る。アンテナ回路基板２の接触パッド４と接続するためのバンプ３を有するＴ／Ｒチップ１は、接続構造を格納するパッケージなしに回路基板２に接続されることができる。電気的な接続は、バンプ３をパッド４に接続する導電媒体を介してなされ、チップは導電媒体、フィレットボンド、アンダーフィルによって、他の接続および固定構造なしに回路基板に固定されることができる。
【００１２】
図２は、チップ１を取り付けられた回路基板２の例示的な実施形態を示している。フィレットボンド６は、チップ１の少なくとも一部の周囲に亘る。図２の例示的な実施形態では、フィレットボンド６は、ミリ波またはＲＦ信号経路７がチップ１の下方から延びている位置の回路基板２上の領域には塗布されていない。ボンド６は、ミリ波／ＲＦ経路が存在していないチップ１の周辺の周囲に塗布され得る。ＲＦ経路７上にフィレットボンド６を配置しないことは、６ＧＨｚを越える周波数を利用する使用形態、および（または）絶縁材料によって覆われたＲＦ経路７内でのＲＦ信号の劣化が好ましくない使用形態に、特に適し得る。信号の劣化は、エポキシと、ＲＦ経路の上方の空き領域または空間と、の間の絶縁定数の違いによって引き起こされ得る。
【００１３】
図３は、複数のチップ位置１０の１つに取り付けられたチップ１を有する回路基板２の例示的な実施形態を示している。フィレットボンド６は、ミリ波／ＲＦ経路７の存在しない、チップ１の少なくとも一部の周囲に亘っている。各チップ位置１０において、接触パッド４は、チップ１の表面上のバンプ３（図１）のパターンに対応するパターンで回路基板２上に配置されている。バンプおよび接触パッド４は、チップ１と回路基板２との間に、ミリ波、ＲＦ、アナログ、デジタル、ＤＣ電力の全てまたは何れかの適切な相互接続を形成するように配置されている。チップ位置１０は、チップ１が、取り付けられた際にチップのアレイ１００を構成するように、回路基板２上に配置される。ＲＦ信号７１は、回路基板２上でネットワークレーダー受信機／励振器を形成するアレイビームからＲＦ経路７へ入力される。ＲＦ経路７の幾つかは、分割器ネットワーク７２を構成し得る。図２の例示的な実施形態では、ＲＦ信号７１は、７つの１：２電力分割器７３ａ乃至ｃからなる１：８電力分割器ネットワーク７２を介して分割される。図２に示されるアレイ１００は、より大きなアレイ（図示せぬ）のサブアレイを構成していてもよい。例示的な実施形態では、アレイは数百平方メートルほど大きい場合もある。ＲＦ信号経路７は、ＲＦ接触パッド４１に接続される。分割器ネットワーク７２からの信号経路７は、各チップ位置１０において、チップ１のビーム形成ポート（ＢＭＦポート）１１への接続のためのチップ１上のバンプ（図示せぬ）に対応する少なくとも１つのＲＦ接触パッド４と接続される。ＲＦ経路７は、チップ１（図４）の低ノイズアンプ（ＬＮＡ）ポート１２と高電力アンプ（ＨＰＡ）ポート１３との接続のためのチップ１上のバンプ（図示せぬ）に対応するＲＦ接触パッド４１にも取り付けられ得る。
【００１４】
例示的な実施形態の１つでは、図３のＴＲチップ１は、受信モードでは７乃至１１ＧＨｚの周波数範囲、９．０ｄＢの増幅率、５ビットの減衰、６ビットの位相で動作し得る。送信モードでは、７乃至１１ＧＨｚの周波数範囲、１７．０ｄＢの増幅率、２０．０ｄＢｍの出力電力（入力電力＝３ｄＢｍ）、５ビットの減衰、６ビットの位相で動作し得る。接触パッド４の幾つかは、グランドまたはコントローラ３１（図４）によって実行される種々のＡＳＩＣ機能に対応する、チップ１上のバンプの接続のためのパッド４から構成され得る。図２の例示的な実施形態では、例えば、１群の内部接触パッド４３は、Ｔ／Ｒチップをグランドに接続するためのＴ／Ｒチップ上のバンプに対応する。他の接触パッド４は、Ｔ／Ｒチップもグランドに接続し得る。
【００１５】
チップ１は、「コモンレッグ」（"common leg"）回路から構成され得る。図４の例示的な実施形態では、例えば、チップ１は、３つのＲＦ信号ポート、すなわちＢＭＦポート１１、ＬＮＡポート１２、ＨＰＡポート１３を備える。ＬＮＡポートは、転送スイッチ２１を介してフォワードゲインアンプ１４、第１減衰器１５、位相シフタ１６、リバースゲインアンプ１７、第２減衰器１８と切り替え可能に接続される。ゲインアンプ１４、１７は、２段のヘテロ（ヘテロ接合）バイポーラトランジスタ（ＨＢＴ）ゲインアンプから構成され得る。受信モードでは、例えばアレイ放射素子からの信号７４は、ＬＮＡポートを介して入力され、ゲインアンプ１４、減衰器１５、位相シフタ１６、ゲインアンプ１７、減衰器１８を介して処理され、スイッチ２２およびスイッチ２３を介してＢＭＦポートへ送られる。送信モードでは、信号７１は、ビーム操縦ネットワークからＢＭＦポート１１に入力される。ＢＭＦポート１１は、スイッチ２３、２１（ともに図示せぬ位置へと切り替えられる）を介してゲインアンプ１４、減衰器１５、位相シフタ１６、ゲインアンプ１７、減衰器１８、駆動アンプ１９へのスイッチ２２（図示せぬ位置へと切り替えられる）、ＨＰＡポート１３を介してレーダーアレイの放射素子に接続される。駆動アンプ１９は、「コモンレッグ」回路の外部の単段駆動アンプから構成され得る。チップ１は、デジタル／アナログコントローラ３１を備え得る。コントローラ３１は、特定用途向け集積回路（ＡＳＩＣ）機能を実行し得る。スイッチ２１、２２、２３は、ピンダイオード、ＦＥＴ、ＭＥＭスイッチから構成され得る。
【００１６】
図５は、Ｔ／Ｒチップのコントローラ３１およびコントローラ３１によって実行される例示的なＡＳＩＣ機能の機能ブロック図の例示的な実施形態を示している。ＡＳＩＣ機能は、デジタル制御ロジック３２、ＲＡＭ３３、付加的な回路３４またはデジタル・アナログコンバータ（ＤＡＣ）３５を含み得る。デジタル制御ロジック３２は、単語認識（word recognition）、受信同報通信（reception broadcast）、モジュール固有制御ワード（module specific control words）、ＲＦ制御のための電流および次ビーム登録データ、非同期通信に対する障害の検出、ウィリーギグ（whirly gig）およびＲＡＭに基づいたマルチビーム登録、位相シフタの２つの異なるタイプの駆動をサポートし得、および（または）スタンバイモードにおいて無視し得る電力損失を生じ得る。ＲＡＭ３３は、ビーム操縦のための揮発的な複数のビームデータの記憶装置から構成され得る。付加的な回路３４は、例えば０．３ｍＷラインレシーバ、ＬＮＡバイアスのための０．５ｍＷ可変電圧スイッチ制御、基地制御されたアンプバイアス回路、ピンダイオードドライバから構成され得る。ＤＡＣは、例えば２５５個の電圧状態を選択するための８ビットの制御を備えたバラクタ位相シフタを線形バイアスするための、例えば電圧設定から構成され得る。これらの機能と、回路基板の対応する基板との間の接続は、フリップチップまたはチップまたは回路基板へのモジュールの直接チップ取り付けから実現され得る。図１において、例えばチップ３上の適切なバンプは、回路基板２上の対応する接触パッド４に、導電媒体５によって接続される。
【００１７】
ある例示的な実施形態では、チップ１は、アンダーフィル（underfill）されていてもよい。図６は、例えば、回路基板２に取り付けられたチップ１の例示的な実施形態を示している。チップ１上のバンプ３は、基板２上の接触パッド４に、半田またはＥＣＡ５によって取り付けられている。フィレットボンド６は、チップ１の少なくとも一部に付けられている。アンダーフィル８は、エポキシ、例えば（シリカを）濃密に充満されたまたは含んだ、または補修可能なエポキシから構成され得る。例示的な実施形態では、エポキシは、最大で６０％含み得る。他の実施形態では、アンダーフィルは、シリコンゴム、ウレタン、シリコン、ポリマーの全てまたは何れかから構成され得る。ある例示的な実施形態では、回路基板２は、最初に加熱される。エポキシの玉（bead）は、ニードルを介して、回路基板２上の取り付けられたチップ１の周囲の周辺に撒かれる。回路基板２が冷めるに連れて、エポキシは、チップ１の下方、チップ１と回路基板２との間へと、毛管現象によって引き寄せられる。ある例示的な実施形態では、アンダーフィルは、バンプ３を包み込む。
【００１８】
アンダーフィル８は、ＲＦ信号がアンダーフィル材料との接触によって望ましくない劣化を経ることがない使用形態で用いられることができる。エポキシは、例えば、６ＧＨｚを越える周波数でＲＦ信号を劣化させ得る。信号劣化が問題とならない場合、アンダーフィルは、ＲＦ経路を回避することなく付けられる。アンダーフィル６は、チップ１と回路基板２との間の全領域を全て、または部分的に埋め込み得る。
【００１９】
他の例示的な実施形態では、部分的なアンダーフィルが用いられ得る。アンダーフィルは、チップと回路基板との間の全領域を埋め込まないように付けられる。例えば、アンダーフィルがＲＦ経路を覆うことが望ましくない使用形態では、アンダーフィルは、チップが回路基板に取り付けられたときにアンダーフィルがＲＦ経路を覆わないような位置および量で選択的に配置される。部分的なアンダーフィルは、ＲＦ経路を覆うことを回避することが望ましい使用形態およびＲＦ経路が覆われても良い実施形態で使用されることができる。自動化されたｘ／ｙ配置装置は、針を制御してＲＦ経路を覆わない位置にアンダーフィル６を選択的に配置できる。アンダーフィルは、導電媒体がＥＣＡ、半田、圧着および（または）超音波コンタクトからなる場合に使用されることができる。
【００２０】
図７は、チップ１がＡＣＦ５１によってアンテナアレイ回路基板２に取り付けられた例示的な実施形態を示している。フィレットボンド６は、チップ１の少なくとも一部の周囲に設けられている。図８は、半田バンプ３がアンテナアレイ回路基板２に取り付けられたチップ１の例示的な実施形態を図示している。半田バンプ３は、圧着または超音波コンタクト５２のいずれか一方によって、接触パッド４に接続されている。超音波コンタクトでは、チップ１のバンプ３は、回路基板２上の接触パッド４に対向して保持され、バンプに接触パッド４との接着を生じせしめる超音波振動の対象とされる。フィレットボンド６は、チップ１の少なくとも一部の周囲に設けられている。
【００２１】
種々の例示的な実施形態において、導電媒体は、種々の方法によって付される。図９は、例えば、Ｔ／Ｒチップのアレイのアンテナ回路基板への取り付けの例示的な方法のブロックフロー図を示している。図９に描かれている方法は、導電媒体を付けること２０１、チップを基板へ配置すること２０２、チップを基板へ接着すること２０３を含んでいる。導電媒体を付けることは、導電媒体を回路基板の接触パッドに付けること、または導電媒体をチップに、例えばＴ／Ｒチップのバンプに取り付けることの少なくとも１つからなる。導電媒体を付けることは、例えば、媒体、例えばＥＣＡをフレキシブルな回路基板上に直接スクリーンプリントすること２０１ａ、またはチップのバンプをペーストに浸すこと２０１ｂを備え得る。チップのバンプをペーストに浸すこと２０１ｂは、ピック・アンド・プレイス機を用いて実施されることができる。導電媒体を付けるための他のあらゆる手段が、この発明の範疇から逸脱することなく、用いられ得る。
【００２２】
図９に描かれる方法は、また、チップを回路基板上に配置すること２０２を備える。チップは、ピック・アンド・プレイス機によって自動で回路基板に配置されることができる。例示的な実施形態では、ピック・アンド・プレイス機が用いられてチップのバンプがペーストに浸され２０１ｂ、次いでチップが回路基板上に配置される２０２。Ｔ／Ｒモジュールをフレキシブルな回路アレイに直接取り付けることは、他の組み立て方法に対して目立たず、より軽量の選択肢を提供し得る。それは、また、より短い配線経路を提供し、市販のピック・アンド・プレイス機を用いて自動でアクティブアレイを組み立てることを可能とする。ピック・アンド・プレイス機は、例えば、ニューヨークのビンガムトンのUniversal Instruments Corp.から入手可能である。例示的な実施形態では、チップを配置すること２０２は、例えば視覚システム、および少なくともチップおよび回路基板に配置された基点を用いて、チップを回路基板に並べること２０２ａを備え得る。
【００２３】
チップを所望の位置に配置した２０２後、導電媒体が基板に接着される２０３。基板に接着することは、用いられている導電媒体に応じて、例えばＥＣＡを硬化させること２０３ａまたは半田をオーブンまたはベルト式炉（belt furnace）内でリフローすること２０３ｂを備え得る。または、例示的な実施形態では、チップを基板に接着することは、圧力を加えること２０３ｃを備え得る。圧力を加えること２０３は、例えば導電媒体が異方性導電接着剤または圧力／超音波コンタクトからなる場合の硬化２０３ａの最中に用いられる。例示的な実施形態では、チップを基板に接着することは、フィレットボンドを付けること２０４またアンダーフィルを付けること２０５も備え得る。
【００２４】
本明細書に記載されている組み立て品および組み立て方法は、大規模フレキシブルアンテナ回路パネルに適用されることができる。大規模フレキシブルアンテナ回路は、数平方フィートの大きさの大きなフレキシブルパネルの製造を可能にするリールトゥリール式reel-to-reel）フレキシブル製造工程を用いて製造されることができる。アンテナアレイは、１０平方フィート以上もの大きさであり得る。組み立て品を形成する個々のパネルの最大幅は、チップを回路基板に配置するのに用いられる入手可能なピック・アンド・プレイス機の大きさによって限定される。
【００２５】
図１０は、フレキシブルアンテナ回路基板２のパネルの例示的な実施形態の分解透視図を示している。回路基板２は、裏面にＴ／Ｒチップ１を取り付けられた回路膜層２０１、信号／電力回路膜層２０２、裏面グランド平面層２０３、エアーストリップライン二次フィード（air strip line secondary feed）層２０４、サーキュレータ搭載基板２０５、表面にディスク開口照射素子（disk aperture radiating element）２０７を搭載されたストリップ線回路基板２０６を備える。この例示的な実施形態では、各層は、接着剤の層２０８によって隣接する層から分離している。二次フィード層は、ｚ軸ガスケット層２０９、表および裏を備え、カプトン（kapton）回路膜層２１０を有する。サーキュレータ搭載基板２０５は、３つのポートを有するサーキュレータ２１２を囲むポケット２１１を備える。
【００２６】
本明細書に記載の組み立て品および組み立て方法は、他の組み立て品または組み立て方法と比べた際に、より軽量の相互接続構造のより高密度のアンテナアレイを提供し得る。より高密度およびより軽量の組み立て品は、フレキシブル回路基板が基体（プラットフォーム）の本体または表面に亘って正角に付けられる例えば宇宙空間を拠点とするレーダーアンテナおよび「スマートスキン」（"smart skin"）航空電子工学使用形態、または他のあらゆる使用形態において用いられることができる。本明細書に記載の組み立て品および組み立て方法は、構造の取り付けだけでなく、Ｔ／Ｒモジュールおよび（または）フレキシブル回路パネルアレイアンテナ間でミリ波、デジタル、直流電力を同時に相互接続するための配線構造を、他の組み立て品または組み立て方法につきもののバルクまたは重さをもたらすことなく、提供できる。
【００２７】
上記の実施形態は、本発明の原理を代表する、なし得る具体的な実施形態の単なる例示であると理解されるべきものである。他の配置は、これらの原理に従って、当業者によって本発明の範囲および思想から逸脱することなく容易に案出されるであろう。
【図面の簡単な説明】
【００２８】
【図１】図１は、回路基板に取り付けられたチップの例示的な実施形態を示している。
【図２】図２は、回路基板に取り付けられたチップの例示的な実施形態を示している。
【図３】図３は、チップ位置の配列およびチップ位置において回路基板に取り付けられたチップを有する回路基板の例示的な実施形態を示している。
【図４】図４は、Ｔ／Ｒチップの例示的な実施形態の概略的な回路図を示している。
【図５】図５は、Ｔ／Ｒチップのコントローラの機能ブロック図を示している。
【図６】図６は、アンダーフィルとともに回路に取り付けられたチップの例示的な実施形態を示している。
【図７】図７は、回路に取り付けられたチップの例示的な実施形態を示している。
【図８】図８は、回路に取り付けられたチップの例示的な実施形態を示している。
【図９】図９は、Ｔ／Ｒチップのアレイをアンテナパネルに組み合わせる方法の例示的な実施形態を示している。
【図１０】図１０は、フレキシブルアンテナ回路基板のパネルの例示的な実施形態の分解透視図である。

CIRCUIT BOARD ASSEMBLY AND METHOD OF ATTACHING A CHIP TO A CIRCUIT BOARD

BACKGROUND OF THE DISCLOSURE [1] Chips can be attached to a circuit board. For example, antenna arrays can be assembled using packaged transmission/receive (T/R) modules. Packaged module assemblies may be brick array or coplanar tile arrays. Such packaged assemblies may include fasteners, interconnect structures and connectors, including, for example, coaxial cable, "fuzz"buttons, ribbon and/or wire bonds. Such packages and connecting structures contribute to increased weight and bulk of the assembly and increase the amount of board area used. Assembly may also require numerous steps which contribute to the time and cost of manufacture

BRIEF SUMMARY [2] An antenna array is assembled by a method which includes direct attaching a flip chip transmit/receive (T/R) module to an antenna circuit board. A fillet bond is applied to the circuit board and the flip chip T/R module around at least a portion of the periphery of the flip chip T/R module.

BRIEF DESCRIPTION OF THE DRAWINGS [3] These and other features and advantages of the invention will readily be appreciated by persons skilled in the art from the following detailed description of an exemplary embodiment thereof, as illustrated in the accompanying drawings, in which: [4] FIG. 1 illustrates an exemplary embodiment of a chip attached to a circuit board.

[5] FIG. 2 illustrates an exemplary embodiment of a chip attached to a circuit board.

[6] FIG. 3 illustrates an exemplary embodiment of a circuit board with an array of chip locations and a chip attached to the circuit board at a chip location.

[7] FIG. 4 illustrates a schematic circuit diagram of an exemplary embodiment of a T/R chip.

[8] FIG. 5 illustrates a functional block diagram of a controller of a T/R chip.

[9] FIG. 6 illustrates an exemplary embodiment of a chip attached to a circuit with an underfill.

[10] FIG. 7 illustrates an exemplary embodiment of a chip attached to a circuit.

[11] FIG. 8 illustrates an exemplary embodiment of a chip attached to a circuit.

[12] FIG. 9 illustrates an exemplary embodiment of a method of assembling an array of T/R chips to an antenna panel.

[13] FIG. 10 illustrates an exploded perspective view of an exemplary embodiment of a panel of a flexible antenna circuit board.

DETAILED DESCRIPTION OF THE DISCLOSURE [14] In the following detailed description and in the several figures of the drawing, like elements are identified with like reference numerals.

[15] Fig. 1 illustrates an exemplary embodiment of a chip 1 connected to a circuit board 2. In the exemplary embodiment FIG. 1, the chip 1 is a transmit/receive (T/R) device chip 1 connected to a circuit board 2. In the embodiment illustrated in FIG. 1, the circuit board 2 is a multi-layer antenna panel circuit assembly. The multi-layer antenna panel circuit assembly may be flexible or rigid. In alternate embodiments, the chip 1 could be a receive chip or any other chip suitable for attaching to a circuit board. The circuit board could be any circuit board suitable for attaching chips. The circuit board 2 is a medium for distributing power, RF, and digital signals. The RF signals may be distributed to an antenna array which could be on the circuit board or attached to the circuit board.

[16] The T/R chip is a"flip chip"with connecting portions or"bumps"3 arranged on the underside of the chip 1 for connection to corresponding contact pads 4 on the upper surface of the circuit board 2. The chip 1 has been connected to the circuit board 2 by a flip chip or direct chip attach process. The bumps 3 are connected to the contact pads 4 by a conductive medium 5. The connections may comprise microwave, RF, analog, digital and/or DC power interconnections between the chip 1 and the circuit board 2. In an exemplary embodiment, the chip 1 may operate at microwave or RF frequencies up to at least 11 Ghz. The chip may comprise an RF TIR chip or T/R module and may comprise, for example, an SiGe T/R chip 1.

[17] The bumps 3 may comprise solder or solder alloys, for example tin lead or indium lead alloys. The contact pads may comprise a conductive material, for example metal which may be plated copper. In an alternate embodiment, bumps could be on the circuit board and contact pads could be on chips. The bumps 3 and RF traces on the board (not shown) may be placed over a dielectric layer, for example bisbenzo-cyclo-butene (BCB). In an exemplary embodiment, the dielectric layer can be, for example, one of the CYCLOTENE 4000 Series electronic resins (photo BCB), which is available from Dow. BCB may be spun onto the chip in a liquid state at the wafer level and cured. The bumps 3 and RF traces on the chip are placed on top of the dielectric layer to reduce RF losses and reduce mechanical stress at the bumped interconnect when the devices are attached.

[18] In the exemplary embodiment of FIG. 1, the conductive medium 5 may comprise solder or electrically conductive adhesive (ECA), for example epoxy resin loaded with silver particles.

In other exemplary embodiments, the conductive medium may comprise anisotropically conductive film 51 (ACF) (FIG. 4) and may be connected using pressure or thermosonic contact 52 (FIG. 5). Any other suitable electrically conductive medium or media for connecting bumps 3 of a chip 1 to a circuit board 2 could alternatively be used.

[19] In FIG. 1, a fillet bond 6 is placed around at least a portiori of the chip 1, for example around a portion of the periphery of the chip 1, for bonding the chip 1 to the circuit board 6. The fillet bond may comprise non-conductive and/or high viscosity adhesive and/or may comprise epoxy, for example silica-loaded epoxy with a viscosity of about 4000 centapoise. The bond 6 may comprise material which has a high flexure modulus, for example about 42 giga-pascals (Gpa), for holding the chip 1 substantially rigidly to the circuit board 2. In the exemplary. embodiment of FIG. 1, the fillet bond 6 is attached at least to a portion of the sidewall 61 of the chip 1. The bond 6 extends up the sidewall 61 of the chip as far as 50% to 100% of the thickness of the chip 1. In an alternate embodiment, the bond 6 could extend less than 50% of the thickness 62 of the chip sidewall 61. In an exemplary embodiment, the fillet bond 6 extends up the sidewall 61 to about at least 2/3 of the thickness 62 of the chip 1.

[20] The bond 6 may extend at least partially into the space between the chip 1 and the circuit board 2. For example, in the exemplary embodiment of FIG. 1, the bond 6 extends between the chip 1 and the circuit board 2 and touches at least the outer edges of the bumps 3, without extending beyond the bumps 3. The material used for the fillet bond 6 may be selected to provide some control of localized coefficient of thermal expansion (CTE) mismatch which could weaken the solder joints. The bond material touches the solder joint and reduces the solder mismatch. The fillet bond material may be selected to have desirable strength, sufficiently high flexural modulus and to be CTE matched with the chip. In some embodiments, the bond 6 may extend around the entire edge or perimeter of the chip. A T/R chip 1 with bumps 3 for making connections to contact pads 4 of an antenna circuit board 2 can be connected to the circuit board 2 without a package for housing connection structures. The electrical connections can be made through the conductive medium connecting the bumps 3 to the pads 4 and the chip can be secured to the circuit board by the conductive medium, a fillet bond and/or underfill, without any othei connecting or securing structures.

[21] FIG. 2 illustrates an exemplary embodiment of a circuit board 2 with a chip 1 attached. A fillet bond 6 extends around at least a portion of the chip 1. In the exemplary embodiment of FIG. 2, the fillet bond 6 is not applied to the area on the circuit board 2 wrp,, re microwave or RF signal traces 7 extend out from under the chip 1. The bond 6 may be applied around the perimeter of the chip 1 in areas where there are no microwave/RF traces. Not placing the fillet bond 6 over RF traces 7 may be particularly suitable for applications with frequencies above 6GHz and/or in applications in which degradation in RF signals in RF traces 7 covered by dielectric material is not desirable. The degradation of signals can be caused by the difference in the dielectric constant of the epoxy as compared to the empty space or air over an uncovered RF trace.

[22] FIG. 3 illustrates an exemplary embodiment of a circuit board 2 with a chip 1 attached at one of a plurality of chip locations 10. A fillet bond 6 extends around at least a portion of the chip 1 where there are no microwave/RF traces 7. At each chip location 10, contact pads 4 are arranged on the circuit board 2 in a pattern corresponding to the pattern of bumps 3 (FIG. 1) on a surface of the chip 1. The bumps and the contact pads'4 are arranged to make appropriate microwave, RF, analog, digital and/or DC power interconnections between the chip 1 and the circuit board 2. The chip locations 10 are arranged on the board 2 so that the chips 1 form an array 100 of chips when attached. An RF signal 71 is input from an array beam forming network radar receiver/exciter to RF traces 7 on the circuit board 2. Some of the RF traces 7 may form a divider network 72. In the exemplary embodiment of FIG. 2, the RF signal 71 is divided through a 1: 8 power divider network 72 comprising 7 1: 2 power dividers 73a-c. The array 100 shown in FIG. 2 may comprise a sub-array of a larger array (not shown). In an exemplary embodiment, the array could be as large as hundreds of square meters. RF signal traces 7 connect to RF contact pads 41. Signal traces 7 from the divider network 72 connect to at least one of the RF contact pads 41 at each chip location 10 which corresponds to a bump (not shown) on the chip 1 for connecting to a beam forming port (BMF port) 11 of the chip 1. RF traces 7 may also attach to RF contact pads 41 corresponding to bumps (not shown) on the chip 1 for connecting to the low noise amplifier (LNA) port 12 and a high power amplifier (HPA) port 13 of the chip 1 (FIG. 4).

[23] In an exemplary embodiment, the TR chip 1 of FIG. 3 may operate in the receive mode at a frequency range of between 7-11 Ghz, a gain of 9.0 dB, attenuation of 5 bits, and phase of 6 bits. In the transmit mode, it may operate in a frequency range of 7-11 Ghz, with a gain of 17.0 dB, power out of 20.0 dBm (power in=3dBm), an attenuation of 5 bits and phase of 6 bits. Some of the contact pads 4 may comprise pads 4 for connecting bumps on the chip 1 corresponding to ground or to various ASIC functions performed by the controller 31 (FIG. 4). In the exemplary embodiment of FIG. 2, for example, a group of interior contact pads 43 correspond to bumps on a T/R chip for connecting the T/R chip to ground. Other contact pads 4 may also connect the T/R chip to ground.

[24] The chip 1 may comprise a"common leg"circuit. In the exemplary embodiment of FIG.

4, for example, the chip 1 comprises three RF signal ports, namely a BMF port 11, an LNA port 12 and an HPA port 13. The LNA port is switchably connected through transfer switch 21 to a forward gain amplifier 14, a first attenuator 15, a phase shifter 16, areverse gain amplifier 17 and a second attenuator 18. The gain amplifiers 14 and 17 may comprise two-stage hetero-bipolar- transistor (HBT) gain amplifiers. In the receive mode, a signal 74, for example from array radiating element, is input through the LNA port, processed through the gain amplifier 14, attenuator 15, phase shifter 16, gain amplifier 17, attenuator 18 through a switch 22 and switch 23 to the BMF port. In a transmit mode, a signal 71 is input from the beam steering network to the BMF port 11, which connects through the switches 23 and 21 (both switched to positions which are not shown) to the gain amplifier 14, attenuator 15, phase shifter 16, gain amplifier 17, attenuator 18, switch 22 (switched to a position which is not shown) to the driver amplifier 19 and HPA port 13 to the radiating element of a radar array. The drive amplifier 19 may comprise a single-stage drive amplifier outside of the"common leg"circuit. The chip 1 may also comprise a digital/analog controller 31. The controller 31 may perform application specific integrated circuit (ASIC) functions. The switches 21,22, 23 may comprise pin diode, FET or MEM switches.

[25] FIG. 5 illustrates an exemplary embodiment of a functional block diagram of a controller 31 of a T/R chip and exemplary ASIC functions performed by the controller 31. The ASIC functions may comprise digital control logic 32, RAM 33, additional circuitry 34 or digital-to- analog converter (DAC) 35. The digital control logic 32 may support word recognition, reception broadcast and module specific control words, current and next beam registered data for RF control, detection of faults to asynchronous communication, whirly gig and RAM based multi-beam registering, driving two different types of phase shifters and/or may provide negligible power dissipation in a standby mode. The RAM 33 may comprise storage of volatile multiple beam data for beam steering. The additional circuitry 34 may cornprise, for example, a 0.3 mW line receiver, a 0.5 mW variable voltage switch control for LNA bias, base controlled amplifier bias circuits, pin diode drivers. The DAC may comprise, for example, voltage settings for linearly biasing a varactor phase shifter, with, for example, 8 bits of control to select 255 voltage states. Connections between these functions and corresponding functions of the circuit board may be made by flip chip or direct chip attachment of the chip or module to a circuit board.

In FIG. 1, for example, appropriate bumps 3 on the chip are connected to corresponding contact pads 4 on the circuit board 2 by conductive media 5.

[26] In certain exemplary embodiments, the chip 1 may be underfilled. FIG. 6, for example, illustrates an exemplary embodiment of a chip 1 attached to a circuit board 2. Bumps 3 on the chip 1 may be attached to contact pads 4 on the board 2 by solder or ECA 5. A fillet bond 6 is attached to at least a portion of the of the chip 1. Underfill 8 is located between the chip and the circuit board. The underfill 8 may comprise an epoxy, for example heavily filled or loaded (with silica) or reworkable epoxy. In an exemplary embodiment, the epoxy can be loaded by as much as 60%. In alternate embodiments, the underfill may comprise silicon rubbers, urethanes, silicones, and/or polymers. In an exemplary embodiment, the circuit board 2 is first warmed. A bead of epoxy is dispensed through a needle onto the circuit board 2 around the perimeter of an attached chip 1. As the circuit board 2 cools, the expoxy is drawn under the chip 1, into the spaces between the chip 1 and the circuit board 2, by capillary action. In an exemplary embodiment, the underfill encapsulates the bumps 3. [27] Underfill 8 may be used, for example, in applications in which the RF signals do not experience undesirable degradation from contact with the underfill material. Epoxy, for example, may degrade RF signals at frequencies higher than. about 6GHz. Where signal degradation is not an issue, the underfill can be applied without avoiding RF traces. The underfill 6 may fill up or nearly fill up the entire space between the chip 1 and the circuit board 2.

[28] In other exemplary embodiments, partial underfill may be used. The underfill may be applied such that it does not fill the entire space between the chip and the circuit board. For example, in applications in which it is desirable not to cover the RF traces with underfill, the underfill may be selectively placed in a location and in an amount such that it does not cover RF traces when the chip is attached to the circuit board. Partial underfill may be used in applications in which it is desirable to avoid covering the RF traces an in applications in which the RF traces may be covered. Automated x/y placement equipment can control the needle to selectively place the underfill 6 where it will not cover RF traces. Underfill can be used where the conductive medium comprises ECA, solder, pressure and/or thermosonic connections.

[29] FIG. 7 illustrates an exemplary embodiment of a chip 1 attached to an antenna array circuit board 2 by ACF 51. A fillet bond 6 is provided around at least a portion of the chip 1.

FIG. 8 illustrates an exemplary embodiment of a chip 1 with solder bumps 3 attached to an antenna array circuit board 2. The solder bumps 3 are connected to the contact pads 4 by either a pressure or a thermosonic contact 52. In a thermosonic contact, the bumps 3 of the chip 1 are held against the contact pads 4 on the circuit board 2 and subjected to ultrasonic vibrations which can cause the bumps to form a bond with the contact pads 4. A fillet bond 6 is provided around at least a portion of the chip 1.

[30] In various exemplary embodiments, the conductive medium may be applied by a variety of methods. FIG. 9, for example, illustrates a block flow diagram of an exemplary method of assembling an array of T/R chips on an antenna circuit board. The method illustrated in FIG. 9 includes applying a conductive medium 201, placing the chip on a board 202 and bonding the chip to the board 203. Applying the conductive mediurn may comprise at least one of applying the conductive medium to contact pads of a circuit board or applying a conductive medium to a chip, for example to the bumps of a T/R chip. Applying a conductive medium may comprise, for example, screen printing 201 a a medium, for example ECA, directly onto a flexible circuit board or dipping 201b the bumps of a chip into a paste. Dipping 201b the bumps of a chip into paste may be performed using a pick and place machine. Any other suitable means for applying the conductive medium may be used without departing from the scope of this invention.

[31] The method illustrated in FIG. 9 also comprises placing the chip 202 on the circuit board.

The chips may be placed onto a circuit board automatically by a pick and place machine. In an exemplary embodiment, the pick and place machine may be used to dip 20 lb the bumps of a chip into paste and then to place the chip 202 onto the circuit board. Directly attaching T/R modules to a flexible circuit array may provide a low profile, lower weight alternative to other assembly methods. It may also provide shorter interconnect paths and permit automated assembly of active arrays using commercially available pick and place equipment. Pick and place equipment is available, for example, from Universal Instruments Corp. of Binghamton, New York. In an exemplary embodiment, placing the chip 202 may comprise aligning the chip 202a with the circuit board using, for example, a vision system and fiducials located at least on the chip and the circuit board.

[32] After placing the chip 202 in the desired location, the conductive medium may be bonded 203 to the board. Bonding to the board may comprise curing 203a, for example ECA, or reflowing solder 203b in an oven or belt furnace, depending on the conductive medium being used. In alternative, exemplary embodiments, bonding the chip to the board may comprise applying pressure 203c. Applying pressure 203 may be used during a cure 203a, for example, where the conductive medium comprises an anisotropcially conductive adhesive or pressure/thermosonic contact. In an exemplary embodiment, bonding the chip to the board may also comprise application of a fillet bond 204 and or underfill 205.

[33] The assemblies and assembly methods described herein may be applied to large-scale flexible antenna circuit panels. Large-scale flexible antenna circuits may be fabricated using reel to reel flexible manufacturing processes, which may allow the manufacture of large flexible panels with sizes of several square feet. Antenna arrays may be as large as 10 squm-s meters or more. Individual flexible panels may have a width of up to about a meter wide. The maximum width of the individual panels forming an assembly may be limited by the size of the pick and place machines available for use in placing chips on circuit boards.

[34] FIG. 10 illustrates an exploded perspective view of an exemplary embodiment of a panel of a flexible antenna circuit board 2. The circuit board 2 comprises a circuit film layer 201 with T/R chips 1 attached to the bottom side, a signal/power circuit film layer 202, a bottom-side ground plane layer 203, an air strip line secondary feed layer 204, a cicrulator mounting board 205 and a strip line circuit board 206 with disk aperture radiating elements 207 mounted on the top-side. In this exemplary embodiment, each layer is separated from adjoining layers by a layer of adhesive 208. The secondary feed layer comprises z-axis gasket layers 209, top and bottom, with kapton circuit film 210. The circulator mounting board 205 comprises pockets 211 which enclose three-port circulators 212.

[35] The assemblies and assembly methods described herein may provide for higher density antenna arrays with lighter weight interconnect structures, when compared to other assemblies or assembly methods. Higher density and lighter weight assemblies may be used, for example, in space based radar antenna and"smart skin's avionics applications, in which flexible circuit boards are applied in a conforma manner over the body or skin of the platform, or any other applications. The assemblies and assembly methods described herein may provide interconnect structures for simultaneous microwave, digital and DC power interconnections, as well as structural attachments, between T/R modules and/or flexible circuitpanel array antennas, without the bulk or weight associated with other assemblies or assembly methods.

[36] It is understood that the above-described embodiments are merely illustrative of the possible specific embodiments which may represent principles of the present invention. Other arrangements may readily be devised in accordance with these principles by those skilled in the art without departing from the scope and spirit of the invention.

「特表2007-518379およびWO2005069430より引用」

[Claims] 集積トランジスタモジュール及びその製造方法

【特許請求の範囲】
【請求項１】
集積トランジスタモジュールであって、
少なくとも１つのロウサイドランドと少なくとも１つのハイサイドランドを画定し、その段差部分が前記ロウサイド及びハイサイドランドを機械的且つ電気的に相互接続しているリードフレームと、
前記ロウサイドランドの上に取り付けられ、そのドレインが前記ロウサイドランドに電気的に接続されているロウサイドトランジスタと、
前記ハイサイドランドの上に取り付けられ、そのソースが前記ハイサイドランドに電気的に接続されているハイサイドトランジスタと、からなることを特徴とする集積トランジスタモジュール。
【請求項２】
前記リードフレームは導電性金属からなることを特徴とする請求項１に記載の集積トランジスタモジュール。
【請求項３】
前記ロウサイド及び前記ハイサイドトランジスタは金属酸化膜半導体電界効果トランジスタからなることを特徴とする請求項２に記載の集積トランジスタモジュール。
【請求項４】
前記ハイサイドトランジスタは前記ハイサイド表面にフリップチップ状に取り付けられていることを特徴とする請求項２に記載の集積トランジスタモジュール。
【請求項５】
前記ロウサイドトランジスタはボールグリッドアレイパッケージ内に包含され、前記パッケージは前記ロウサイド表面に取り付けられていることを特徴とする請求項２に記載の集積トランジスタモジュール。
【請求項６】
前記基板の前記ハイサイドランドの反対側の側面を覆う成形部分を更に含み、前記成形部は前記基板の前記ロウサイドランドの反対側の側面に対して実質的に同一平面の上部表面を有することを特徴とする請求項２に記載の集積トランジスタモジュール。
【請求項７】
前記基板の前記ハイサイドランドの反対側の側面に、従って前記ロウサイド及び前記ハイサイドトランジスタの反対側に、熱的に結合したヒートシンクを更に有していることを特徴とする請求項６に記載の集積トランジスタモジュール。
【請求項８】
前記ヒートシンクは前記成形部分を覆って延在することを特徴とする請求項７に記載の集積トランジスタ。
【請求項９】
同期バックコンバータであって、
リードフレームと、少なくとも１つのロウサイドトランジスタと、少なくとも１つのハイサイドトランジスタと、を含む集積サブアセンブリからなり、前記リードフレームは少なくとも１つのロウサイドランド及び少なくとも１つのハイサイドランドを画定し、前記リードフレームの段差部分は前記ロウサイド及びハイサイドランドを機械的及び電気的に相互接続し、前記ロウサイドトランジスタは前記ロウサイドランド上に取り付けられ、前記ロウサイドトランジスタのドレインは前記ロウサイドランドに電気的に接続され、前記ハイサイドトランジスタは前記ハイサイドランド上に取り付けられ、前記ハイサイドトランジスタのソースは前記ハイサイドランドに電気的に接続されていることを特徴とする同期バックコンバータ。
【請求項１０】
前記リードフレームは導電性金属からなることを特徴とする請求項９に記載の同期バックコンバータ。
【請求項１１】
前記ロウサイド及び前記ハイサイドトランジスタは金属酸化膜半導体電界効果トランジスタからなることを特徴とする請求項１０に記載の同期バックコンバータ。
【請求項１２】
前記ハイサイドトランジスタは前記ハイサイド表面にフリップチップ状に取り付けられていることを特徴とする請求項１０に記載の同期バックコンバータ。
【請求項１３】
前記ロウサイドトランジスタはボールグリッドアレイパッケージ内に包含され、前記パッケージは前記ロウサイド表面に取り付けられていることを特徴とする請求項１０に記載の同期バックコンバータ。
【請求項１４】
前記基板の前記ハイサイドランドの反対側の側面を覆う成形部分を更に含み、前記成形部は前記基板の前記ロウサイドランドの反対側の側面に対して実質的に同一平面の上部表面を有することを特徴とする請求項１０に記載の同期バックコンバータ。
【請求項１５】
前記基板の前記ハイサイドランドの反対側の側面に、従って前記ロウサイド及び前記ハイサイドトランジスタの反対側に、熱的に結合したヒートシンクを更に有していることを特徴とする請求項１４に記載の同期バックコンバータ。
【請求項１６】
前記ヒートシンクは前記成形部分を覆って延在していることを特徴とする請求項１５に記載の同期バックコンバータ。
【請求項１７】
集積サブアセンブリであって、
少なくとも１つのロウサイドランドと少なくとも１つのハイサイドランドを画定し、その段差部分が前記ロウサイド及びハイサイドランドを機械的及び電気的に相互接続しているリードフレームと、
前記ハイサイドランドの上に取り付けられ、そのソースが前記ハイサイドランドに電気的に接続されているハイサイドトランジスタと、
前記基板の前記ハイサイドランドの反対側の側面を覆い、前記基板の前記ロウサイドランドの反対側の側面に対して実質的に同一平面である上部表面を有している成形部分と、からなることを特徴とする集積サブアセンブリ。
【請求項１８】
前記リードフレームは導電性金属からなることを特徴とする請求項１７に記載の集積トランジスタモジュール。
【請求項１９】
前記ハイサイドトランジスタは金属酸化膜半導体電界効果トランジスタからなることを特徴とする請求項１７に記載の集積トランジスタモジュール。
【請求項２０】
前記ハイサイドトランジスタは前記ハイサイド表面にフリップチップ状に取り付けられていることを特徴とする請求項１７に記載の集積サブアセンブリ。
【請求項２１】
集積トランジスタモジュールの製造方法であって、
少なくとも１つのロウサイドランド及び前記ロウサイドランドから垂直にオフセットしている少なくとも１つのハイサイドランドを画定するリードフレームの形成ステップと、
前記ハイサイドランドに近接する前記リードフレームの一部を電気的絶縁材料の内部に包含して、前記ハイサイドランドの反対側の前記リードフレームの側面上の前記絶縁材料の上部表面が前記ロウサイドランドの反対側の前記リードフレームの側面に対して実質的に同一平面となるようにするステップと、
前記ハイサイドランドの上にハイサイドトランジスタを前記ハイサイドトランジスタのソースが前記ハイサイドランドに電気的に接続されるように取り付けるステップと、からなることを特徴とする方法。
【請求項２２】
ロウサイドトランジスタを前記ロウサイドランドの上に取り付けるステップを更に含み、前記ロウサイドトランジスタのドレインが前記ロウサイドランドに電気的に接続され、前記リードフレームが前記ハイサイドトランジスタの前記ソースを前記ロウサイドトランジスタの前記ドレインに電気的に相互接続することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ハイサイドトランジスタは前記ハイサイド表面にフリップチップ状に取り付けられていることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記ロウサイドトランジスタはボールグリッドアレイパッケージ内に包含されていることを特徴とする請求項２２に記載の方法。

What is Claimed: 1. An integrated transistor module, comprising: a lead frame defining at least one low-side land and at least one high-side land, a stepped portion of said lead frame mechanically and electrically interconnecting said low-side and high-side lands; a low-side transistor mounted upon said low-sideland, a drain of said transistor being electrically connected to said low-side land; and a high-side transistor mounted upon said high-side land, a source of said high-side transistor electrically connected to said high-side land.

2. The integrated transistor module of claim 1 , wherein said lead frame comprises a conductive metal.

3. The integrated transistor module of claim 2, wherein said low-side and said high-side transistor comprise metal oxide semiconductor field effect transistors.

4. The integrated transistor module of claim 2, wherein said high-side transistor is flip-chip mounted to said high-side land.

5. The integrated transistor module of claim 2, wherein said low-side transistor is contained within a ball grid array package, said package being mounted to said low-side land.

6. The integrated transistor module of claim 2, further comprising a molded portion covering a side of said substrate opposite said high-side land, said molding having an upper surface that is substantially coplanar relative to a side of said substrate opposite said low-side land.

7. The integrated transistor module of claim 6, further comprising a heat sink thermally coupled to the side of said substrate opposite said high-side land and thereby to said low-side and said high-side transistors.

8. The integrated transistor of claim 7, wherein said heat sink extends over said molded portion.

9. A synchronous buck converter, comprising: an integrated subassembly including a lead frame, at least one low-side transistor and at least one high-side transistor, said lead frame defining at least one low-side land and at least one high-side land, a stepped portion of said lead frame mechanically and electrically interconnecting said low-side and high-side lands, said low-side transistor mounted upon said low-side land, a drain of said transistor being electrically connected to said low-side land, said high-side transistor mounted upon said high-side land, a source of said high-side transistor electrically connected to said high-side land.

10. The synchronous buck converter of claim 9, wherein said lead frame
comprises a conductive metal.

11. The synchronous buck converter of claim 10, wherein said low-side and said high-side transistor comprise metal oxide semiconductor field effect transistors.

12. The synchronous buck converter of claim 10, wherein said high-side transistor is flip-chip mounted to said high-side land.

13. The synchronous buck converter of claim 10, wherein said low-side transistor is contained within a ball grid array package, said package being mounted to said low-side land.

14. The synchronous buck converter of claim 10, further comprising a molded portion covering a side of said substrate opposite said high-side land, said molding having an upper surface that is substantially coplanar relative to a side of said substrate opposite said low-side land.

15. The synchronous buck converter of claim 14, further comprising a heat sink thermally coupled to the side of said substrate opposite said high-side land and thereby to said low-side and said high-side transistors.

16. The synchronous buck converter of claim 15, wherein said heat sink extends over said molded portion.

17. An integrated subassembly, comprising: a lead frame defining at least one low-side land and at least one high-side land, a stepped portion of said lead frame mechanically and electrically interconnecting said low-side and high-side lands; a high-side transistor mounted upon said high-side land, a source of said high-side transistor electrically connected to said high-side land; and a molded portion covering a side of said substrate opposite said high-side land, said molding having an upper surface that is substantially coplanar relative to a side of said substrate opposite said low-side land.

18. The integrated transistor module of claim 17, wherein said lead frame comprises a conductive metal.

19. The integrated transistor module of claim 17, wherein said high-side transistor comprises a metal oxide semiconductor field effect transistor.

20. The integrated subassembly of claim 17, wherein said high-side transistor is flip-chip mounted to said high-side land.

21. A method of fabricating an integrated transistor module, comprising: forming a leadframe that defines at least one low-side land and at least one high-side land vertically offset from said low-side land; enclosing in an electrically insulating material a portion of said leadframe proximate said high-side land, an upper surface of said insulating material on a side of said leadframe that is opposite said high-side land being substantially coplanar relative to a side of said leadframe opposite said low-side land; and mounting a high-side transistor upon said high-side land, a source of said high-side transistor being electrically connected to said high-side land.
22. The method of claim 21 , comprising the further step of mounting a low- side transistor upon said low-side land, a drain of said low-side transistor electrically connected to said low-side land, said leadframe electrically interconnecting said source of said high-side transistor with said drain of said low-side transistor.

23. The method of claim 22, wherein said high-side transistor is flip-chip mounted upon said high-side land.

24. The method of claim 22, wherein said low-side transistor is contained within a ball grid array package.

「特表2008-504686およびWO2006012110より引用」

集積トランジスタモジュール及びその製造方法

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概ね半導体デバイスに関する。特に、本発明は他のデバイス用の構成ブロックとしての使用に適した集積トランジスタモジュールに関し、これには同期バックコンバータが含まれる。
【背景技術】
【０００２】
携帯電話、携帯用コンピュータ、デジタルカメラ、ルータ、その他の携帯用電子システムの電源装置に一般的に使用されているように、同期バックコンバータ（synchronous buck converter）はDC電圧レベルを変換して、バッテリ出力の安定、ノイズのフィルタリング及びリプルの低減を行ないつつプログラマブルグリッドアレイ集積回路、マイクロプロセッサ、デジタル信号処理集積回路及び他の回路に電力を供給している。かかる同期バックコンバータは、データ通信、電気通信（telecom）、ポイントオブロード（point-of-load）及びコンピュータ関連の用途の幅広い範囲に大電流の多相電力を提供すべく使用されている。
【０００３】
図1は一般的な同期バックコンバータの簡略化した概略図を示している。同期バックコンバータ（SBC）10はハイサイドの金属酸化膜半導体電界効果トランジスタ（MOSFET）12とロウサイドのMOSFET14とを有している。ロウサイドMOSFET14のドレインDはハイサイドMOSFET12のソースSに電気的に接続されている。ほとんどの商業生産されているMOSFETは垂直デバイスであり、ゲート、ドレイン及びソースへの外部接続点がデバイスの同一平面領域に存在するようにパッケージされている。
【０００４】
SBC10におけるハイサイドMOSFET12のソースSとロウサイドMOSFET14のドレインDとの接続は、SBC10が中程度から高程度の動作／スイッチング周波数において使用され得るようにすべく、極めて低いインダクタンスを有しなければならない。MOSFET12及び14が分離したデバイスとして構成される場合は、SBC10の回路基板レイアウトの設計は寄生インダクタンスを低減すべく最適化されなければならない。代替案として、SBC10は単一パッケージ内に完全に集積化された同期バックコンバータとして構成されることが可能であり、これはハイサイドMOSFET12のソースSとロウサイド MOSFET14のドレインDとの接続での寄生インダクタンスを低減すべく設計且つレイアウトされている。かかる完全に集積化されたデバイスは、しかしながら、極めて用途及び／又は設計が特定されたデバイスになる傾向があり、それらはしばしば他の用途及び／又は設計には適合しない。更に、プリント回路基板のMOSFETを接続する配線／導体は一般的に中レベルから高レベルの電流を流すには十分に適していない。
【０００５】
従って、当業者にとって必要とされているものは、用途が特定されておらず、ハイサイドMOSFETのソースとロウサイドMOSFETのドレインとの間において低減したインダクタンスすなわち低インダクタンス接続を有し、中レベルから大レベルの電流を流すことが可能なバックコンバータである。
【０００６】
更に、当業者にとって必要とされているものは、モジュールのハイサイドトランジスタのソースとモジュールのロウサイドトランジスタのドレインとの間の接続を提供する集積トランジスタモジュールすなわち構成ブロックであり、これは中レベルから大レベルの電流を流すことが可能であって低減したすなわち低インダクタンスを有し、よって中程度／高程度の周波数に使用されるバックコンバータの設計／構築用の構成ブロックとしての使用に適している。
【０００７】
また更に、当業者にとって必要とされているものは、モジュールのハイサイドトランジスタのソースとモジュールのロウサイドトランジスタのドレインとの間に、低減したすなわち低インダクタンスの接続を提供する集積トランジスタモジュールすなわち構成ブロックの形成方法であり、中レベルから大レベルの電流を流すことが可能であり、よって高周波数において使用されるバックコンバータの設計／構築を可能にする。
【０００８】
更に、当業者にとって必要とされているものは、中レベルから大レベルの電流を流すことが可能であって、モジュールのハイサイドトランジスタのソースとモジュールのロウサイドトランジスタのドレインとの間に低減したすなわち低インダクタンス接続を有する集積トランジスタモジュールすなわち構成ブロックを使用することによって、高周波数の使用に適したバックコンバータの形成方法である。
【発明の開示】
【０００９】
本発明はトランジスタ間を接続する低インダクタンス高電流容量を提供する集積トランジスタモジュールを提供し、これは例えばバックコンバータなどの他の回路用の構成ブロックとして有用である。
【００１０】
本発明は、一形態においては、集積トランジスタモジュールが少なくとも１つのロウサイドランド及び少なくとも１つのハイサイドランドを画定するリードフレームを含んでいる。該リードフレームの段差部分は機械的及び電気的にロウサイド及びハイサイドランドを相互接続している。ロウサイドトランジスタはロウサイドランドに取り付けられており、そのドレインはロウサイドランドに電気的に接続されている。ハイサイドトランジスタはハイサイドランドに取り付けられており、そのソースはハイサイドランドに電気的に接続されている。
【００１１】
本発明の利点は、一方のトランジスタのドレインと他方のソースとを接続する低インダクタンス高電流容量接続を含んだ集積トランジスタモジュールが提供されることであり、従ってバックコンバータの構成ブロック（building block）として有用である。
【００１２】
本発明の他の利点は、集積トランジスタモジュールが容易且つ効果的にヒートシンクされることである。
【００１３】
本発明の更に他の利点は、集積トランジスタモジュールがモジュラ／標準パッケージを用いたデバイスから形成されることであり、従って効率的なプロセスフローによって作成される。
【００１４】
本発明の更に他の利点は、集積トランジスタモジュールがプリント回路基板のレイアウト及び設計を簡易にすることである。
【００１５】
本発明の更に他の利点は、集積トランジスタモジュールが拡張可能な多相DC-DC変換デバイスに使用され得ることである。
【００１６】
更に、本発明の利点は、集積トランジスタモジュールのDC／DC変換デバイスの構成要素の数を減少することである。
【実施例】
【００１７】
本発明の上記及び他の特徴及び利点、及びそれらを達成する方法は、添付図面を参照しつつ本発明の一実施例に関する以下の説明を参照することによって明確となり、より良く理解できるであろう。
【００１８】
いくつかの図面における対応する参照符号は対応する部分を示している。ここに示されている例示は本発明の好適な一実施例を一形態として示しており、かかる例示はいかなる場合であっても本発明の範囲を限定するものであると解釈してはならない。
【００１９】
ここで図面、特に図1を参照すると、例示の同期バックコンバータの概略図が示されている。上述したように、同期バックコンバータ（SBC）10はハイサイド金属酸化膜半導体電界効果トランジスタ（MOSFET）12及びロウサイドMOSFET14を有している。ロウサイドMOSFET14のドレインDはハイサイドMOSFET12のソースSに電気的に接続されている。更に、MOSFET12及び14の両ゲートGはパルス幅変調（PWM）コントローラ20の対応する出力（参照符合が付されていない）に接続されている。図2において最もよく判るように、本発明の集積FETモジュールは円状領域22内の回路を統合しており、それにはMOSFET12及び14が含まれる。
【００２０】
ここで図3及び4を参照すると、本発明の集積トランジスタモジュールの一実施例の側面図が単一化前（図4）及び単一化後（図3）として示されている。集積トランジスタモジュール30はハイ及びロウサイドトランジスタ12及び14、基板若しくはリードフレーム32、成形部34、及びヒートシンク36を含んでいる。一般に、例えば電界効果トランジスタ（FET）または金属酸化膜半導体電界効果トランジスタ（MOSFET）などのハイ及びロウサイドトランジスタ 12及び14は、基板若しくはリードフレーム32上に配置且つ結合されている。該基板若しくはリードフレーム32はロウサイドFET14のドレインDとハイサイドFET12のソースSとの間に低インダクタンスの電気結合を提供し、従って例えばバックコンバータなどの他の回路用の構成ブロックとしての使用に適した集積トランジスタモジュール30を提供する。
【００２１】
ハイ及びロウサイドFETS12及び14は従来の集積回路MOSFETデバイスであり、集積FETモジュール30が企図している用途に適するように選択される。図示した実施例においては、ハイサイドFET12はフリップチップデバイス／パッケージとして構成されており、ロウサイドFET14はBGAデバイス／パッケージとして構成されている。
【００２２】
基板すなわちリードフレーム32は例えば銅やアルミニウムなどの導電性材料によって構成されており、例えば約0.127mm～約0.254mm（約 0.005～約0.010インチ）までの厚みを有している。一般的に、基板32及び成形部34は少なくとも１つのハイサイドランドパターン（land pattern）42及び少なくとも１つのロウサイドランドパターン44を画定する。基板32におけるランドパターン42及び44が画定されている両部分は基板32の段差部分46によって相互接続されている。段差部分46は、互いに略平行なハイサイドランドパターン42及びロウサイドランドパターン44の各々の平面の方向に合わせられている。段差部分46は成形部34と併せてハイ及びロウサイドFETS12及び14を互いに実質的に同一平面となるように配置している。基板32は半分がエッチングされてハイサイドランドパターン42にパターンを作成し、その上にハイサイドMOSFET12が取り付けられ、それにはパッド48が含まれる。
【００２３】
ハイサイドFET12は対応するハイサイドランドパターン42にフリップチップ状に取り付けられ、ロウサイドFET14はBGAパッケージ取り付け用の従来のプロセスを用いて、対応するロウサイドランドパターン44に取り付けられる。特に、各ロウサイドFET14のドレインDは対応するロウサイドランドパターン44に取り付けられ、各ハイサイドFET12のソースSはハイサイドランドパターン42にフリップチップ状に付着される。
【００２４】
成形部34は、ハイサイドFETS12が付着されるランドパターンの側面とは反対側に、ランドパターン44の側面を覆うように形成される。成形部34の第１すなわち頂部表面34A（図3及び6B）は基板32の第１すなわち頂部表面32Aに実質的に同一平面となるように形成される。成形部34はハイサイド FETS12のドレイン及びゲートがヒートシンク36に接触したり電気的に短絡したりすることのないように電気的に絶縁している（図3及び4参照）。
【００２５】
ヒートシンク36は例えば熱伝導性ペースト又ははんだペーストなどの熱伝導性を有する方法によって基板32の第１すなわち頂部表面32Aに付着している。ヒートシンク36は集積FETモジュール30の全長及び／又は全幅に亘って延在している。なぜならば成形部34によってハイサイドFETS12のドレイン及びゲートのヒートシンク36への短絡が防止されているからである。ヒートシンク36は、例えば銅その他の好適な熱伝導性材料からなる細長い片などの熱伝導性材料によって構成される。
【００２６】
図6A乃至6Gは本発明の集積FETモジュールの一実施例の製造方法の一実施例を示している。図6Aに示すように、予め形成されたリードフレーム32が鏡像型の両側面すなわち半面を伴って構成されており、その各々から各集積FETモジュール30が形成される。図6Bに示すように、成形部分34が基板32の各鏡像型半面に形成される。成形部分34は段差部分46及び、ロウサイドFET14が取り付けられる側面と反対側のロウサイド方面44の側面を覆っており、基板32の第１すなわち頂部表面32Aに実質的に同一平面の頂部表面34Aを形成する。図6Cに示すように、その後ハイサイドFETS12がハイサイドランドパターン42上にフリップチップ状に取り付けられる。図6Dに示すように、はんだボール56がパッド48の上に形成され、はんだボール56はその後リフローされて集積FETモジュール30の基板32を、従ってハイサイドFET12 のソースS及びロウサイドFET14のドレインDを、回路基板または他のデバイスに電気的に結合する。
【００２７】
図6Eに示すように、その後ロウサイドFET14が基板32のロウサイド表面44に付着している従来のBGAパッケージによって取り付けられ、２つの鏡像型の半面同子が単一化される。これは、例えば打ち抜き（図6Fに示すように）によって若しくはのこぎり切断（図6Gに示すように）によって行なわれる。
【００２８】
図6Dに示す製造段階における集積FETモジュール30の単一化によって２つのサブアセンブリ60が形成されることに特に留意すべきである。各サブアセンブリ60は基板32の対応するハイサイド表面42に取り付けられて対応する成形部34によって隔離されている１以上のハイサイドFET12を含んでいる。基板32は、その一部が成形部34から延在して表面44を画定しており、ハイサイドFET12のソースをロウサイドFET14などの他のパッケージ若しくはデバイスに結合するのに適した埋め込まれたコネクタチップを形成する。ハイサイドFET12をロウサイドFET14に結合するとして基板32が説明されてきたが、基板32は代替案として集積回路デバイス及び／又はパッケージの実質的に任意の他の所望のタイプをハイサイドFET12に結合するように構成されていても良い。
【００２９】
図5A乃至5Cに示す基板32の実施例は２つのハイサイドFET12及び１つのロウサイドFET14を含む集積FETモジュール30の実施例に対応している。従って、かかる実施例においては、基板32は基板32によって画定されるハイサイドランドパターン42の周辺部の周りに配置された成形部34を含んでいる。各ハイサイドFET12のソースSはハイサイドランドパターン42にフリップチップ状に取り付けられ、ロウサイドFET14は上述のように取り付けられる。従って、上述と同様の方法によってハイサイドFET12のソースSは基板32を介してロウサイドFET14のドレインDに電気的に結合される。FETのソースのかかる相互接続によって、離散した要素間の相互接続に必要なレイアウトに比べてプリント回路基板のレイアウトが極めて単純化される。
【００３０】
使用に際して、集積FETモジュール30は、例えばバックコンバータや比較的大電流を流すことが可能であって比較的低インダクタンスを有する基板／リードフレーム32を介して１つのMOSFETのドレインが他のソースに接続されているような２つのMOSFETを必要とする他の回路などの他の回路用の構成ブロックを形成する。集積FETモジュール30の表面は実質的に同一平面であり、よってヒートシンク36が容易に付着され及び／又は集積され、他の方法で可能なものよりも広い表面積を有するデバイスを提供する。なぜならば、ハイサイドFET12が成形部34によってヒートシンク36から電気的に絶縁されているからである、これによりFET12のヒートシンク36への短絡の可能性が低減される。
【００３１】
本発明を好適な設計に基づいて説明してきたが、本発明は開示内容の思想及び範囲内において更なる変更が可能である。本用途は従ってここに開示された全体としての原理を用いた本発明の任意の変更、使用、若しくは適用を包含することが企図されている。更に、本用途は、ここに添付する請求の範囲の範囲内であって、本発明に関連する当業者の公知若しくは慣習の範囲である本開示から離脱した内容をも包含することが企図されている。

INTEGRATED TRANSISTOR MODULE AND METHOD OF FABRICATING SAME

CROSS-REFERENCE TO RELATED APPLICATIONS This application claims the benefit of U.S. Patent Application Serial No. 10/876,248 filed June 24, 2004.

FIELD OF THE INVENTION The present invention relates generally to semiconductor devices. More particularly, the present invention relates to an integrated transistor module that is suitable for use as a building block for other devices, including synchronous buck converters.

DESCRIPTION OF THE RELATED ART Typically used in power supplies for cell phones, portable computers, digital cameras, routers, and other portable electronic systems, synchronous buck converters shift DC voltage levels in order to provide power to programmable grid arrays integrated circuits, microprocessors, digital signal processing integrated circuits and other circuits, while stabilizing battery outputs, filtering noise, and reducing ripple. Synchronous buck converters are also used to provide high-current multiphase power in a wide range of date communications, telecom, point-of-load and computing applications. Fig. 1 shows a simplified schematic diagram of a typical synchronous buck converter. Synchronous buck convert (SBC) 10 includes a high-side metal oxide semiconductor field effect transistor (MOSFET) 12 and a low-side MOSFET 14. The drain D of low-side MOSFET 14 is electrically connected to the source S of high-side MOSFET 12. Most commercial-produced MOSFETs are vertical devices, and are packaged such that the external points of connection to the gate, drain and source are on the same geographic plane of the device. The connection between the source S and drain D of the high and low-side MOSFETs 12 and 14, respectively, in SBC 10 must have a very low inductance in order for SBC 10 to be used at moderate to high operating/switching frequencies. Where MOSFETs 12 and 14 are configured as discrete devices, the design of the circuit board layout of SBC 10 must be optimized to reduce parasitic inductances. Alternatively, SBC 10 can be configured as a fully-integrated synchronous buck converter in a single package and which is designed and laid out to reduce parasitic inductances in the connection between the source S and drain D of the high and low- side MOSFETs 12 and 14, respectively. Such fully integrated devices, however, tend to be fairly application and/or design specific devices that are often not compatible with other applications and/or designs. Further, the printed circuit board traces/conductors that connect the MOSFETs are typically not well-suited to carrying moderate to high levels of current. Therefore, what is needed in the art is a non-application specific buck converter having a reduced-inductance or low-inductance connection between the source of the high-side MOSFET and the drain of the low-side MOSFET and which is capable of carrying moderate to high current. Furthermore, what is needed in the art is an integrated transistor module or building block that provides a connection between the source of a high-side transistor of the module and the drain of a low-side transistor of the module that is capable of carrying moderate to high current and has a reduced or low inductance, and is therefore suitable for use as a building block for the design/construction of a buck converter for use at moderate/high frequencies. Moreover, what is needed in the art is a "method of forming an integrated transistor module or building block that provides a reduced or low inductance connection between the source of a high-side transistor of the module and the drain of a low-side transistor of the module that is capable of carrying moderate to high current, and thereby enables the design/construction of a buck converter for use at high frequencies. Still further, what is needed in the art is a method of forming a buck converter that is suitable for use a thigh frequencies by using an integrated transistor module or building block having a reduced or low inductance connection between the source of a high-side transistor of the module and the drain of a low-side transistor of the module, and which is capable of carrying moderate to high current.

SUMMARY OF THE INVENTION

The present invention provides an integrated transistor module that provides a low-inductance high-current capacity connection between the transistors, and is useful as a building block for other circuitry, such as, for example, buck converters. The invention comprises, in one form thereof, an integrated transistor module including a lead frame that defines at least one low-side land and at least one high-side land. A stepped portion of the lead frame mechanically and electrically interconnects the low-side and high-side lands. A low-side transistor is mounted upon the low-side land with its drain electrically connected to the low-side land. A high-side transistor is mounted upon the high-side land with its source electrically connected to the high-side land. An advantage of the p?esent invention is that an integrated transistor module is provided that includes a low-inductance high-current-capacity connection between the drain of one transistor and the source of another, and which is therefore useful as a building block for a buck converter. Another advantage of the present invention is that the integrated transistor module is easily and efficiently heat sinked. A still further advantage of the present invention is that the integrated transistor module is formed from devices using modular/standard packages, and is therefore fabricated according to an efficient process flow. An even further advantage of the present invention is that the integrated transistor module simplifies the layout and design of printed circuit boards. Yet another advantage of the present invention is that the integrated transistor module can be used in scalable multi-phase DC-DC converter devices. Moreover, an advantage of the present invention is that the integrated transistor module reduces component counts in DC/DC converter devices.

BRIEF DESCRIPTION OF THE DRAWINGS The above-mentioned and other features and advantages of this invention, and the manner of attaining them, will become apparent and be better understood by reference to the following description of one embodiment of the invention in conjunction with the accompanying drawings, wherein: FIG. 1 is a schematic diagram of an exemplary synchronous buck converter; FIG. 2 illustrates the functional modules of the synchronous buck converter of Fig. 1; FIG. 3 is a side view of one embodiment of an integrated FET module of the present invention; FIG. 4 is a side view of a second embodiment of an integrated FET module of the present invention; and FIGS. 5A-5C show top views of one embodiment of a lead frame for a third embodiment of an integrated FET module of the present invention, and the method of fabricating same; and FIGS. 6A-6G illustrate one embodiment of a method for fabricating one embodiment of an integrated FET module of the present invention. Corresponding reference characters indicate corresponding parts throughout the several views. The exemplifications set out herein illustrate one preferred embodiment of the invention, in one form, and such exemplifications are not to be construed as limiting the scope of the invention in any manner.

DETAILED DESCRIPTION OF THE DRAWINGS Referring now to the drawings and particularly to Fig. 1 , there is shown a schematic diagram of an exemplary synchronous buck converter. As discussed above, synchronous buck converter (SBC) 10 includes a high-side metal oxide semiconductor field effect transistor (MOSFET) 12 and a low-side MOSFET 14. The drain D of low-side MOSFET 14 is electrically connected to the source S of high-side MOSFET 12. Further, the gates G of MOSFETs 12 and 14 are connected to corresponding outputs (not referenced) of a pulse-width modulation (PWM) controller 20. As best shown in Fig. 2, the integrated FET module of the present invention integrates the circuitry within circle 22, including MOSFETs 12 and 14. Referring now to Figs. 3 and 4, a side view of one embodiment of an integrated transistor module of the present invention is shown before (Fig. 4) and after (Fig. 3) singulation. Integrated transistor module 30 includes high- and low-side transistors 12 and 14, substrate or lead frame 32, molding 34, and heat sink 36. Generally, the high-and low-side transistors 12 and 14, such as, for example, field effect transistors (FETs) or metal oxide semiconductor field effect transistors (MOSFETs), are disposed upon and coupled to substrate or lead frame 32 which provides a low-inductance electrical connection between the drain D of low-side FET 14 and the source S of high-side FET 12, and thus an integrated transistor module 30 that is suitable for use as a building block for other circuits, such as, for example, a buck converter. High- and low-side FETS 12 and 14 are conventional integrated-circuit MOSFET devices, and are selected so as to be suitable for the application for which integrated FET module 30 is intended. In the embodiment shown, high-side FET 12 is configured as a flip-chip device/package, and low-side FET 14 is configured as a BGA device/package.

Substrate or leadframe 32 is constructed of an electrically conductive material, such as, for example, copper or aluminum, and has a thickness of, for example, from approximately .005 to approximately 0.010 inches. Generally, substrate 32 and moldings 34 define at least one high-side land pattern 42 and at least one low-side land pattern 44. The portions of substrate 32 upon which land patterns 42 arid 44 are defined are i?tercohhe"cted*by a stepped portion 46 of " " " substrate 32. Stepped portion 46 orients high-side land pattern 42 and low-side land pattern 44 in respective planes that are substantially parallel relative to each other. Stepped portion 46 in conjunction with molding 34 dispose the high- and low-side FETS 12 and 14 in a substantially co-planar manner relative to each other. Substrate 32 is half-etched to prepare a pattern on high-side land pattern 42 upon and to which high-side MOSFET 12 is mounted, that includes pad 48. High-side FETs 12 are flip-chip mounted to corresponding high-side land patterns 42 and low-side FETs 14 are mounted using conventional processes for mounting BGA packages to corresponding low-side land patterns 44. More particularly, the drains D of each low-side FET 14 are attached to a corresponding low-side land pattern 44, and the sources S of each high-side FET 12 are flip-chip attached to high-side land pattern 42. Moldings 34 are formed upon and cover the side of land patterns 44 opposite to the sides thereof to which high-side FETS 12 are attached. A first or top surface 34A (Figs. 3 and 6B) of moldings 34 are formed to be substantially coplanar with first or upper surface 32A of substrate 32. Moldings 34 electrically isolate the drains and gates of the high-side FETS 12 from contact with or electrically shorting to heat sink 36 (see Figs 3 and 4). Heat sink 36 is attached in a thermally-conductive manner, such as, for example, a thermally conductive paste or solder paste, to first or upper surface 32A of substrate 32. Heat sink 36 extends the entire length and/or width of integrated FET module 30 since moldings 34 prevent shorting of the drains and gates of the high-side FETS 12 to heat sink 36. Heat sink 36 is constructed of a thermally- conductive material, such as, for example, a strip of copper or other suitable thermally-conductive material Figs. 6A-6G illustrate one embodiment of a method for fabricating one embodiment of an integrated FET module of the present invention. Preformed lead frame 32 is configured with mirror-image sides or halves, as shown in Fig. 6A, from each of which respective integrated FET modules 30 are formed. Molded portions 34 are formed on each of the mirror-image halves of substrate 32, as shown in Fig 6B. Molded portions 34 cover stepped portion 46 and the side of low-side land 44 that is opposite to the side thereof upon which low-side FET 14 is mounted, and form top surfaces 34A that are substantially coplanar with first or upper surface 32A of substrate 32. High-side FETS 12 are then flip-chip mounted onto high-side land patterns 42, as shown in Fig. 6C. Solder balls 56 are formed on pads 48, which are later reflowed to electrically connect substrate 32, and thus source S of high-side FET 12 and drain D of low-side FET 14, of integrated FET module 30 to a circuit board or other device, as shown in Fig. 6D. The low-side FETs 14 are then mounted by conventional BGA package attach to low-side lands 44 of substrate 32, as shown in Fig. 6E, and the two mirror-image halves are singulated, such as, for example, by punching (as shown in Fig. 6F) or by sawing (as shown in Fig. 6G). It should be particularly noted that singulation of integrated FET modules 30 at the stage of fabrication shown in Fig. 6D forms two subassemblies 60. Each subassembly 60 includes one or more high-side FETs 12 mounted to corresponding high-side lands 42 of substrate 32 and isolated by corresponding moldings 34. Substrate 32, a portion of which extends from moldings 34 and defines land 44, forms an embedded connector strip suitable for connecting the source of high-side FET 12 to another package or device, such as low-side FET 14. Although presented as connecting high-side FET 12 to low-side FET 14, substrate 32 can be alternately configured to connect virtually any other desired type of integrated circuit device and/or package to high-side FET 12. The embodiment of substrate 32 shown in Figs. 5A-5C corresponds to an embodiment of integrated FET module 30 that includes two high-side FETS 12 and one low-side FET 14. Accordingly, in that embodiment, substrate 32 includes molding 34 which is disposed around the periphery of high-side land patterns 42 defined by substrate 32. The sources S of respective high-side FETS 12 are flip- chip mounted to high-side land patterns 42 and low-side FET 14 is mounted as described above. Thus, sources S of high-side FETS 12 are electrically connected via substrate 32 to the drain D of low-side FET 14 in a similar manner to that described above. This interconnection of the FET sources considerably simplifies the layout of the printed circuit board relative to the layout required for interconnecting discrete components.

In use, integrated FET module 30 forms a building block for other circuitry, such as, for example, buck converters or other circuitry requiring two MOSFETs having the drain of one MOSFET connected the source of the other via substrate/leadframe 32 that is capable of carrying relatively high current and has a relatively low inductance. The surfaces of integrated FET module 30 are substantially coplanar and thereby provide a device to which heatsink 36 is easily attached and/or integrated, and which has a larger surface area than would otherwise be possible since the high-side FET 12 is electrically isolated from heatsink 36 by molding 34 and thus the likelihood of FET 12 shorting to heatsink 36 is minimized. While this invention has been described as having a preferred design, the present invention can be further modified within the spirit and scope of this disclosure. This application is therefore intended to cover any variations, uses, or adaptations of the present invention using the general principles disclosed herein. Further, this application is intended to cover such departures from the present disclosure as come within the known or customary practice in the art to which this invention pertains and which fall within the limits of the appended claims.

「特表2008-504686およびWO2006012110より引用」

[知財]（特許法）第百二十七条

Q: 第百二十七条で出てくる、他の条項は。

A: 特許法第三十五条第一項、第七十七条第四項若しくは第七十八条第一項

[Claims] 半導体デバイス内でボールリミティングメタラジの層間剥離及び亀裂が生じる可能性を低減するためのアンダーフィル材料

【特許請求の範囲】
【請求項１】
アンダーフィル材料であって、
フィラー粒子を備え、
該アンダーフィル材料内の前記フィラー粒子の重量パーセントは少なくとも約６０％であり、
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約２μｍより小さく、且つ／又は前記フィラー粒子は有機カップリング剤によってコーティングされ、
十分に硬化すると、該アンダーフィル材料の熱膨張係数は３０ＰＰＭ／℃以下であり、
該アンダーフィル材料が、５分以下の時間だけ、１１０℃までの温度に晒される場合には、該アンダーフィル材料の粘度は２０％以下だけ増加し、
該アンダーフィル材料が、少なくとも２０分間、１８０℃より低い温度に晒される場合には、該アンダーフィル材料の架橋密度は少なくとも５０％になるか、又は該アンダーフィル材料は流動せず、
３時間より短い時間、１８０℃より低い温度に晒される場合には、該アンダーフィル材料は十分に硬化するようになり、
十分に硬化すると、該アンダーフィル材料のガラス転移温度は少なくとも１００℃である、アンダーフィル材料。
【請求項２】
前記アンダーフィル材料内の前記フィラー粒子の前記重量パーセントは少なくとも約６５％である、請求項１に記載のアンダーフィル材料。
【請求項３】
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約１μｍより小さい、請求項１に記載のアンダーフィル材料。
【請求項４】
前記フィラー粒子はシリカフィラー粒子である、請求項１に記載のアンダーフィル材料。
【請求項５】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はシランカップリング剤である、請求項４に記載のアンダーフィル材料。
【請求項６】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はチタネート系カップリング剤である、請求項４に記載のアンダーフィル材料。
【請求項７】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はアルミニウム系カップリング剤である、請求項４に記載のアンダーフィル材料。
【請求項８】
前記フィラー粒子は金属酸化物粒子である、請求項１に記載のアンダーフィル材料。
【請求項９】
十分に硬化すると、前記アンダーフィル材料の前記熱膨張係数は２５ＰＰＭ／℃以下である、請求項１に記載のアンダーフィル材料。
【請求項１０】
前記アンダーフィル材料が、１２時間以下の時間だけ、４０℃までの温度に晒される場合には、前記アンダーフィル材料の粘度は５０％以下だけ増加する、請求項１に記載のアンダーフィル材料。
【請求項１１】
前記アンダーフィル材料が、１２時間以下の時間だけ、６０℃までの温度に晒される場合には、前記アンダーフィル材料の粘度は５０％以下だけ増加する、請求項１に記載のアンダーフィル材料。
【請求項１２】
前記アンダーフィル材料が、５分以下の時間だけ、１２０℃までの温度に晒される場合には、前記アンダーフィル材料の粘度は２０％以下だけ増加する、請求項１に記載のアンダーフィル材料。
【請求項１３】
前記アンダーフィル材料が、少なくとも５分間、１８０℃より低い温度に晒される場合には、前記アンダーフィル材料の前記架橋密度は少なくとも５０％になる、請求項１に記載のアンダーフィル材料。
【請求項１４】
前記アンダーフィル材料が、少なくとも５分間、１８０℃より低い温度に晒される場合には、前記アンダーフィル材料は流動しない、請求項１に記載のアンダーフィル材料。
【請求項１５】
前記アンダーフィル材料が、少なくとも２０分間、１５０℃より低い温度に晒される場合には、前記アンダーフィル材料の前記架橋密度は少なくとも５０％になる、請求項１に記載のアンダーフィル材料。
【請求項１６】
前記アンダーフィル材料が、少なくとも２０分間、１５０℃より低い温度に晒される場合には、前記アンダーフィル材料は流動しない、請求項１に記載のアンダーフィル材料。
【請求項１７】
前記アンダーフィル材料が、少なくとも５分間、１５０℃より低い温度に晒される場合には、前記アンダーフィル材料の前記架橋密度は少なくとも５０％になる、請求項１に記載のアンダーフィル材料。
【請求項１８】
前記アンダーフィル材料が、少なくとも５分間、１５０℃より低い温度に晒される場合には、前記アンダーフィル材料は流動しない、請求項１に記載のアンダーフィル材料。
【請求項１９】
１時間より短い時間、１５０℃より低い温度に晒される場合には、前記アンダーフィル材料は十分に硬化するようになる、請求項１に記載のアンダーフィル材料。
【請求項２０】
十分に硬化すると、前記アンダーフィル材料の前記ガラス転移温度は少なくとも１３０℃である、請求項１に記載のアンダーフィル材料。
【請求項２１】
電子部品構成であって、
基板と、
該基板に接続される電子デバイスと、
該電子デバイスと前記基板との間の空間内に配置されるアンダーフィル材料であって、該アンダーフィル材料はフィラー粒子を備える、アンダーフィル材料と
を備え、該アンダーフィル材料内の前記フィラー粒子の重量パーセントは少なくとも約６０％であり、
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約２μｍより小さく、且つ／又は前記フィラー粒子は有機カップリング剤によってコーティングされ、
十分に硬化すると、前記アンダーフィル材料の熱膨張係数は３０ＰＰＭ／℃以下であり、
十分に硬化すると、前記アンダーフィル材料のガラス転移温度は少なくとも１００℃である、電子部品構成。
【請求項２２】
前記基板に接続されるメモリデバイスをさらに備える、請求項２１に記載の電子部品構成。
【請求項２３】
前記電子デバイスはフリップチップデバイスである、請求項２１に記載の電子部品構成。
【請求項２４】
前記電子デバイスはチップスケールパッケージ（ＣＳＰ）デバイスである、請求項２１に記載の電子部品構成。
【請求項２５】
前記電子デバイスはボールグリッドアレイ（ＢＧＡ）デバイスである、請求項２１に記載の電子部品構成。
【請求項２６】
前記電子部品構成はマザーボードである、請求項２１に記載の電子部品構成。
【請求項２７】
前記アンダーフィル材料内の前記フィラー粒子の前記重量パーセントは、少なくとも約６５％である、請求項２１に記載の電子部品構成。
【請求項２８】
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約１μｍより小さい、請求項２１に記載の電子部品構成。
【請求項２９】
前記フィラー粒子はシリカフィラー粒子である、請求項２１に記載の電子部品構成。
【請求項３０】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はシランカップリング剤である、請求項２９に記載の電子部品構成。
【請求項３１】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はチタネート系カップリング剤である、請求項２９に記載の電子部品構成。
【請求項３２】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はアルミニウム系カップリング剤である、請求項２９に記載の電子部品構成。
【請求項３３】
前記フィラー粒子は金属酸化物粒子である、請求項２１に記載の電子部品構成。
【請求項３４】
十分に硬化すると、前記アンダーフィル材料の前記熱膨張係数は２５ＰＰＭ／℃以下である、請求項２１に記載の電子部品構成。
【請求項３５】
十分に硬化すると、前記アンダーフィル材料の前記ガラス転移温度は少なくとも１３０℃である、請求項２１に記載の電子部品構成。
【請求項３６】
装置であって、
音声出力デバイスと、
電子部品構成と
を備え、該電子部品構成は少なくとも、
基板と、
該基板に接続される電子デバイスと、
該電子デバイスと前記基板との間の空間内に配置されるアンダーフィル材料であって、該アンダーフィル材料はフィラー粒子を備える、アンダーフィル材料と
を備え、該アンダーフィル材料内の前記フィラー粒子の重量パーセントは少なくとも約６０％であり、
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約２μｍより小さく、且つ／又は前記フィラー粒子は有機カップリング剤によってコーティングされ、
十分に硬化すると、前記アンダーフィル材料の熱膨張係数は３０ＰＰＭ／℃以下であり、
十分に硬化すると、前記アンダーフィル材料のガラス転移温度は少なくとも１００℃である、装置。
【請求項３７】
前記電子デバイスはフリップチップデバイスである、請求項３６に記載の装置。
【請求項３８】
前記電子部品構成はマザーボードである、請求項３６に記載の装置。
【請求項３９】
前記装置はコンピュータである、請求項３６に記載の装置。
【請求項４０】
前記アンダーフィル材料内の前記フィラー粒子の前記重量パーセントは少なくとも約６５％である、請求項３６に記載の装置。
【請求項４１】
前記フィラー粒子の少なくとも９０ｗｔ％の粒径は約１μｍより小さい、請求項３６に記載の装置。
【請求項４２】
前記フィラー粒子はシリカフィラー粒子である、請求項３６に記載の装置。
【請求項４３】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はシランカップリング剤である、請求項４２に記載の装置。
【請求項４４】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はチタネート系カップリング剤である、請求項４２に記載の装置。
【請求項４５】
前記シリカフィラー粒子は有機カップリング剤によってコーティングされ、該有機カップリング剤はアルミニウム系カップリング剤である、請求項４２に記載の装置。
【請求項４６】
前記フィラー粒子は金属酸化物粒子である、請求項３６に記載の装置。
【請求項４７】
十分に硬化すると、前記アンダーフィル材料の前記熱膨張係数は２５ＰＰＭ／℃以下である、請求項３６に記載の装置。
【請求項４８】
十分に硬化すると、前記アンダーフィル材料の前記ガラス転移温度は少なくとも１３０℃である、請求項３６に記載の装置。
【請求項４９】
十分に硬化すると、ａ）導電性バンプ及びボールリミティングメタラジによって基板に接続される電子デバイスのパッシベーション層、ｂ）前記基板、及びｃ）前記電子デバイスのエッジにおける該電子デバイスに対する、該アンダーフィル材料の接着は、前記ボールリミティングメタラジの層間剥離を生じることなく、前記接続された電子部品構成が標準化された信頼性試験に合格できるようにする、請求項１に記載のアンダーフィル材料。
【請求項５０】
前記電子デバイスは導電性バンプ及びボールリミティングメタラジによって前記基板に接続され、十分に硬化すると、前記電子デバイスのパッシベーション層、前記基板、及び前記電子デバイスのエッジにおける前記電子デバイスに対する、前記アンダーフィル材料の接着は、前記ボールリミティングメタラジの層間剥離を生じることなく、前記電子部品構成が標準化された信頼性試験に合格できるようにする、請求項２１に記載のアンダーフィル材料。
【請求項５１】
前記電子デバイスは導電性バンプ及びボールリミティングメタラジによって前記基板に接続され、十分に硬化すると、前記電子デバイスのパッシベーション層、前記基板、及び前記電子デバイスのエッジにおける前記電子デバイスに対する、前記アンダーフィル材料の接着は、前記ボールリミティングメタラジの層間剥離を生じることなく、前記電子部品構成が標準化された信頼性試験に合格できるようにする、請求項３６に記載の装置。

What is claimed is:

1. An underfill material comprising: filler particles, wherein a weight percentage of said filler particles in said underfill material is at least about 60%, wherein a particle size of at least 90wt% of said filler particles is less than about 2μm and/or said filler particles are coated by an organic coupling agent, wherein a coefficient of thermal expansion of said underfill material, once fully cured, is no more than 30PPM/°C, wherein if said underfill material is exposed to a temperature of up to 1100C for no more than 5 minutes, viscosity of said underfill material increases by no more than 20%, wherein if said underfill material is exposed to a temperature below 1800C foi at least 20 minutes, cross-linking density of said underfill material becomes at least 50% or said underfill material does not flow, wherein said underfill material becomes fully cured if exposed to a temperature below 1800C for less than 3 hours, and wherein a glass transition temperature of said underfill material, once fully cured, is at least 1000C.

2. The underfill material of claim 1, wherein said weight percentage of said filler particles in said underfill material is at least about 65%

3. The underfill material of claim 1, wherein a particle size of at least 90wt% of said filler particles is less than about 1 μm

4. The underfill material of claim 1 , wherein said filler particles are silica filler particles.

5. The underfill material of claim 4, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a silane coupling agent

6. The underfill material of claim 4, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a titanate coupling agent.

7. The underfill material of claim 4, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is an aluminate coupling agent.

8. The underfill material of claim 1 , wherein said filler particles are metal oxide particles.

9. The underfill material of claim 1, wherein said coefficient of thermal expansion of said underfill material once fully cured is no more than 25PPM/°C.

10. The underfill material of claim 1, wherein if said underfill material is exposed to a temperature of up to 400C for no more than 12 hours, viscosity of said underfill material increases by no more than 50%;

1 1. The underfill material of claim 1, wherein if said underfill material is exposed to a temperature of up to 6O0C for no more than 12 hours, viscosity of said underfill material increases by no more than 50%.

12. The underfill material of claim 1 , wherein if said underfill material is exposed to a temperature of up to 1200C for no more than 5 minutes, viscosity of said underfill material increases by no more than 20%.

13. The underfill material of claim 1, wherein said cross-linking density of said underfill material becomes at least 50% if said underfill material is exposed to a temperature below 1800C for at least 5 minutes.

14. The underfill material of claim 1 , wherein said underfill material does not flow if said underfill material is exposed to a temperature below 1800C for at least 5 minutes,

15. The underfill material of claim 1 , wherein said cross-linking density of said underfill material becomes at least 50% if said underfill material is exposed to a temperature below 1500C for at least 20 minutes.

16. The underfill material of claim 1, wherein said underfill material does not flow if said underfill material is exposed to a temperature below 1500C for at least 20 minutes.

17. The underfill material of claim 1 , wherein said cross-linking density of said underfill material becomes at least 50% if said underfill material is exposed to a temperature below 1500C for at least 5 minutes.

18. The underfill material of claim 1 , wherein said underfill material does not flow if said underfill material is exposed to a temperature below 1500C for at least 5 minutes.

19. The underfill material of claim 1, wherein said underfill material becomes fully cured if exposed to a temperature below 15O0C for less than 1 hour.

20. The underfill material of claim 1, wherein said glass transition temperature of said underfill material, once fully cured, is at least 1300C.

21. An electronic structure comprising: a substrate; an electronic device coupled to said substrate; and an underfill material disposed in a space between said electronic device and said substrate, said underfill material including filler particles, wherein a weight percentage of said filler particles in said underfill material is at least about 60%, wherein a particle size of at least 90wt% of said filler particles is less than about 2μm and/or said filler particles are coated by an organic coupling agent, wherein a coefficient of thermal expansion of said underfill material, once fully cured, is no more than 30PPM/°C, and wherein a glass transition temperature of said underfill material, once fully cured, is at least 1000C.

22. The electronic structure of claim 21, further comprising: a memory device coupled to said substrate.

23. The electronic structure of claim 21, wherein said electronic device is a Flip-Chip device.

24. The electronic structure of claim 21 , wherein said electronic device is a Chip Scale Package (CSP) device.

25. The electronic structure of claim 21, wherein said electronic device is a Ball Grid

Array (BGA) device.

26. The electronic structure of claim 21 , wherein said electronic structure is a motherboard.

27. The electronic structure of claim 21, wherein said weight percentage of said filler particles in said underfill material is at least about 65%.

28. The electronic structure of claim 21, wherein a particle size of at least 90wt% of said filler particles is less than about lμm.

29. The electronic structure of claim 21, wherein said filler particles are silica filler particles.

30. The electronic structure of claim 29, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a silane coupling agent.

31. The electronic structure of claim 29, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a titanate coupling agent.

32. The electronic stiucture of claim 29, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is an aluminate coupling agent.

33. The electronic structure of claim 21, wherein said filler particles are metal oxide particles.

34. The electronic structure of claim 21, wherein said coefficient of thermal expansion of said underfill material once fully cured is no more than 25PPM/°C.

35. The electronic structure of claim 21, wherein said glass transition temperature of said underfill material, once fully cured, is at least 13O0C.

36. An apparatus comprising: an audio output device; and an electronic structure including at least: a substrate; an electronic device coupled to said substrate; and

an underfill material disposed in a space between said electronic device and said substrate, said underfill material including filler particles, wherein a weight percentage of said filler particles in said underfill material is at least about 60%, wherein a particle size of at least 90wt% of said filler particles is less than about 2μm and/or said filler particles are coated by an organic coupling agent, wherein a coefficient of thermal expansion of said underfill material, once fully cured, is no more than 30PPM/°C, and wherein a glass transition temperature of said underfill material, once fully cured, is at least 1000C-

37. The apparatus of claim 36, wherein said electronic device is a Flip-Chip device.

38. The apparatus of claim 36, wherein said electronic structure is a motherboard.

39. The apparatus of claim 36, wherein said apparatus is a computer

40. The apparatus of claim 36, wherein said weight percentage of said filler particles in said underfill material is at least about 65%.

41. The apparatus of claim 36, wherein a particle size of at least 90wt% of said filler particles is less than about 1 μm.

42. The apparatus of claim 36, wherein said filler particles are silica filler particles.

43. The apparatus of claim 42, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a silane coupling agent.

44. The apparatus of claim 42, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is a titanate coupling agent.

45. The apparatus of claim 42, wherein said silica filler particles are coated by an organic coupling agent, and said organic coupling agent is an aluminate coupling agent.

46. The apparatus of claim ^6, wherein said filler particles are metal oxide particles

47. The apparatus of claim 36, wherein said coefficient of thermal expansion of said underfill material once fully cured is no more than 25PPM/°C.

48. The apparatus of claim 36, wherein said glass transition temperature of said underfill material, once fully cured, is at least 13O0C.

49. The underfill material of claim 1 , wherein adhesion of said underfill material, once fully cured, to a) a passivation layer of an electronic device coupled to a substrate by conductive bumps and ball limiting metallurgy, b) said substrate and c) said electronic device at edges of said electronic device, is such that said coupled electronic device passes standardized reliability tests without delamination of said ball limiting metallurgy.

50. The electronic structure of claim 21 , wherein said electronic device is coupled to said substrate by conductive bumps and ball limiting metallurgy, and wherein adhesion of said underfill material, once fully cured, to a passivation layer of said electronic device, to said substrate and to said electronic device at edges of said electronic device is such that said electronic structure passes standardized reliability tests without delamination of said ball limiting metallurgy.

51 The apparatus of claim 36, wherein said electronic device is coupled to said substrate by conductive bumps and ball limiting metallurgy, and wherein adhesion of said underfill material, once fully cured, to a passivation layer of said electronic device, to said substrate and to said electronic device at edges of said electronic device is such that said electronic structure passes standardized reliability tests without delamination of said ball limiting metallurgy.

「特表2008-514004およびWO2006036505より引用」

半導体デバイス内でボールリミティングメタラジの層間剥離及び亀裂が生じる可能性を低減するためのアンダーフィル材料

【発明の詳細な説明】
【背景技術】
【０００１】
フリップチップマイクロエレクトロニクスアセンブリは、チップボンディングパッド上にある導電性バンプによって、フェースダウン（それゆえ、裏返しにされた）電子デバイスを基板に直に電気的に接続する。電子デバイスは典型的には半導体デバイスであるが、パッシブフィルタ、検出器アレイ、及び微小電気機械システム（ＭＥＭＳ）デバイスであってもよい。フリップチップは、チップが導電性バンプによって基板に直に取り付けられるので、ダイレクトチップアタッチ（ＤＣＡ）としても知られている。
【０００２】
導電性バンプは、アンダーバンプメタラジ（ＵＢＭ）及びパッドリミティングメタラジ（ＰＬＭ）としても知られている、ボールリミティングメタラジ（ＢＬＭ）によって電子デバイスに取り付けることができる。
【０００３】
電子デバイスが基板に取り付けられると、機械的な歪みが生じることがあり、結果として、時間とともに、電子デバイスの導電性バンプに、及び／又はＢＬＭに、及び／又はパッシベーション層に損傷が生じる。
【０００４】
電子デバイスと基板との間の空間に導入される非導電性のアンダーフィル材料は、バンプを水分又は他の環境的な損傷要因から保護することができ、電子部品構成に付加的な機械的強度を与えることができ、チップと基板との間のあらゆる熱膨張差を補償することができる。
【発明の開示】
【０００５】
本発明の複数の実施形態が、添付の図面の中の図において例示されるが、限定するものではない。なお、添付の図面において、類似の参照符号は、対応するか、類似であるか、又は同様の構成要素を示す。
【０００６】
例示を簡単且つ明瞭にするために、図中に示される構成要素は必ずしも縮尺通りに描かれていないことは理解されよう。たとえば、明確にするために、いくつかの構成要素の寸法が他の構成要素に対して誇張されていることがある。
【発明を実施するための最良の形態】
【０００７】
以下の詳細な説明では、本発明の実施形態を十分に理解してもらうために、多数の具体的な詳細が記述される。しかしながら、本発明の実施形態が、これらの具体的な詳細を用いることなく実施できることは当業者には理解されよう。他の事例では、本発明の実施形態を不明瞭にしないために、よく知られている方法、手順、構成要素及び回路は詳細には記述されていない。
【０００８】
本発明のいくつかの実施形態によれば、半導体デバイスのような電子デバイスは、１つ又は複数の半導体ダイを含むことができ、少なくとも１つのパッシベーション層を含むことができ、ボールグリッドアレイ（ＢＧＡ）配列又は任意の他の適当な配列の導電性バンプ（たとえば、はんだボール）を含むことができる。バンプのうちのいずれか又は全てが、半導体デバイスの外部の電気的及び／又は機械的な終端としての役割を果たすことができる。
【０００９】
以下の説明は半導体デバイスについて言及するが、本発明の実施形態は、パッシブフィルタ、検出器アレイ及び微小電気機械システム（ＭＥＭＳ）デバイス等の電子デバイスにも同じく適用することができる。
【００１０】
以下の説明ははんだバンプについて言及するが、本発明の実施形態は、めっきバンプ、スタッドバンプ、接着バンプ、はんだ以外の金属合金のバンプ等を含む、他のタイプのバンプにも同じく適用することができる。
【００１１】
以下の説明はフリップチップについて言及するが、本発明の実施形態は、ボールグリッドアレイ（ＢＧＡ）デバイス、チップスケールパッケージ（ＣＳＰ）デバイス等の、他のタイプのデバイスにも同じく適用することができる。
【００１２】
半導体ダイは、内部信号トレースのために内部に形成される金属導体のパターンを有することができ、金属導体のうちの少なくともいくつかが、バンプに機械的及び電気的接続されることになるボールボンディングパッドを含むことができる。ＢＬＭは、ボールボンディングパッドのうちの少なくともいくつかに機械的及び電気的に接続されることができ、対応するバンプに機械的及び電気的に接続されることができる。
【００１３】
プリント回路基板（ＰＣＢ）のような基板は、予備はんだを含んでも、含まなくてもよいパッドを含むことができ、半導体デバイスは、たとえば、リフロー工程のようなはんだ付け工程においてパッドにはんだ付けすることができる。はんだ付け工程において、バンプは、パッドに機械的及び／又は電気的に取り付けられることができる。以下の説明では、ボールボンディングパッドによって形成される機械的構造、対応するＢＬＭ及びバンプ、並びにバンプにはんだ付けされるＰＣＢパッドが、「相互接続ジョイント」と呼ばれる。
【００１４】
はんだ付け工程において、バンプは溶融し、その形態を変更することがあり、半導体デバイスは、その重みに起因して沈むことになる。均一であることも、均一でないこともある機械的歪みが、半導体ダイに沿って相互接続ジョイントにおいて生じる場合があり、バンプ、及び／又はＢＬＭ、及び／又はボールボンディングパッド、及び／又はシリコンダイ、及び／又はパッシベーション層に悪影響を及ぼす可能性がある。
【００１５】
その上に半導体デバイスを実装されているＰＣＢは、電流を用いて動作することができる装置の一部として収容されることができる。その装置が動作しており、電流が半導体デバイスの中に流れているとき、相互接続ジョイントにおける温度及び半導体デバイスに沿った温度は変動することがあり、結果として、相互接続ジョイントにおいて、さらに大きな機械的歪みが生じる可能性がある。
【００１６】
半導体ダイ及び相互接続ジョイントに悪影響を及ぼす可能性がある機械的歪みは、本明細書では特定されない、さらに別の理由の結果として生じる可能性があることは理解されたい。
【００１７】
機械的歪みの結果として、相互接続ジョイントに、及び／又はパッシベーション層又は半導体ダイに損傷が生じる恐れがある。たとえば、パッシベーション層内に亀裂が生じることがあり、且つ／又はＢＬＭに層間剥離が生じることがある。そのような損傷は、たとえば、半導体デバイスの機能を劣化させることがあり、さらには、装置の機能を劣化させることがある。
【００１８】
半導体デバイスがＰＣＢにはんだ付けされた後に、半導体デバイスとＰＣＢとの間に形成される間隙に、非導電性のアンダーフィル材料を導入することができる。アンダーフィル材料は硬化することができ、固体になることができる。硬化すると、固体アンダーフィル材料は、その材料が接触している表面に接着することができる。たとえば、固体アンダーフィル材料は、ＰＣＢに、バンプに、ＢＬＭに、及び半導体デバイスに接着することができる。
【００１９】
種々の相互接続ジョイントにおいて、及び半導体デバイスの種々の部品において局所的に生じる機械的歪みは、アンダーフィル材料によって、半導体デバイスに沿って分配し直すことができる。結果として、半導体デバイス及び相互接続ジョイントは、アンダーフィル材料が導入されない場合よりも、たとえば温度変化に起因する機械的歪みに耐えることができる。
【００２０】
半導体デバイスの機械的構造は種々の種類から成ることがあり、半導体デバイスを製造するために用いられる材料は種々の種類から成ることがある。たとえば、ＢＬＭ、バンプ及びパッシベーション層を構成するために用いられる材料は、半導体デバイスによって異なることがある。さらに、バンプのサイズ、及びバンプ間のピッチは、半導体デバイスによって異なることがある。
【００２１】
材料及び機械的構造の組み合わせが異なる場合、半導体デバイスのいくつかの部品が、機械的歪みに起因して、他の部品よりも損傷を受けやすくなることがある。たとえば、材料及び機械的構造の組み合わせによっては、半導体デバイスの他の部品が損傷を受けるようになる前に、半導体デバイスのパッシベーション層が亀裂を生じやすくなることがある。別の例では、材料及び機械的構造のいくつかの他の組み合わせにおいては、半導体デバイスの他の部品が損傷を受けるようになる前に、ＢＬＭに層間剥離が生じやすくなることがある。
【００２２】
図１は、本発明のいくつかの実施形態による、１つの例示的な装置２を示す。装置２は、プリント回路基板（ＰＣＢ）４、たとえばマザーボードのような電子部品構成を備えることができ、オプションで、音声出力デバイス６を備えることができる。装置２の例を挙げると、網羅的ではないが、パーソナルコンピュータ（ＰＣ）、ノートパッドコンピュータ、ノートブックコンピュータ、ラップトップコンピュータ、サーバコンピュータ、ポケットＰＣ、携帯情報端末（ＰＤＡ）、個人情報マネージャ（ＰＩＭ）、携帯電話、ポケットベル、移動式又は非移動式のメモリ記憶デバイス、ハードディスクドライブ（ＨＤＤ）、フロッピーディスクドライブ（ＦＤＤ）、モニタ、プロジェクタ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ビデオコンパクトディスク（ＶＣＤ）プレーヤ、ＭＰ３プレーヤ、モバイルメディアプレーヤ、計算機、無線移動局、無線基地局等が含まれる。
【００２３】
ＰＣＢ４は、たとえば、それぞれの電子デバイスのための「フットプリント」８、１０、１２、１４及び１６を含むことができる。ＰＣＢ４は、その上にいくつかのデバイスを実装してもよい。たとえば、電子デバイス１８、２０、２２及び２４を、それぞれフットプリント８、１０、１２及び１４上に実装してもよく、オプションで、メモリデバイス２６をフットプリント１６上に実装してもよい。たとえば、付加的なフットプリント、トレース、スルーホールのようなＰＣＢ４の機械的特徴、並びにフットプリント８、１０、１２及び１６、並びに電子デバイス１８、２０、２２及び２６の機械的特徴は、明確にするために図示されない。
【００２４】
メモリデバイス２６のための例を挙げると、網羅的ではないが、ａ）コンパクトフラッシュ（ＣＦ）メモリカード、パーソナルコンピュータメモリカード国際協会（ＰＣＭＣＩＡ）メモリカード、セキュリティ識別モジュール（ＳＩＭ）カード、メモリスティック（登録商標）デバイス、ユニバーサルシリアルバス（ＵＳＢ）ＫＥＹ（登録商標）メモリデバイス等の取出し可能メモリデバイス、ｂ）リードオンリーメモリ（ＲＯＭ）デバイス、マスクＲＯＭデバイス、電気的消去可能プログラマブルリードオンリーメモリデバイス（ＥＥＰＲＯＭ）、不揮発性ランダムアクセスメモリデバイス（ＮＶＲＡＭ）、否定論理積（ＮＡＮＤ）フラッシュメモリデバイス、否定論理和（ＮＯＲ）フラッシュメモリデバイス、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイス、ＲＡＭＢＵＳ（登録商標）ダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）デバイス、ダブルデータレート（ＤＤＲ）メモリデバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス等の半導体デバイスが含まれる。
【００２５】
電子デバイス２４は、１つ又は複数の半導体ダイを含むことができ、電子デバイス２４の底面上に配置されるか、又は底面内に部分的に埋め込まれ、半導体ダイのうちの少なくとも１つに電気的に接続されるバンプ２８を含むことができる。バンプ２８は、たとえば、２０μｍ～２００μｍの範囲内の直径を有することができ、バンプ２８間のピッチは、たとえば、５０μｍ～３００μｍの範囲にすることができる。
【００２６】
バンプ２８を構成することができる例示的な材料を挙げると、網羅的ではないが、たとえばスズ－鉛（ＳｎＰｂ），スズ－鉛－銀（ＳｎＰｂＡｇ）のような鉛含有材料、たとえば、スズ－銀（ＳｎＡｇ）、スズ－銀－銅（ＳｎＡｇＣｕ）のような鉛を含有しない材料、又は任意の他の適当な共晶軟質はんだ付け導電性材料が含まれる。
【００２７】
フットプリント１４は、個々のバンプ２８にはんだ付けされるのに適しているパッド３０を含むことができ、パッド３０のうちの少なくともいくつかは、個々のバンプ２８にはんだ付けされることができる。ＰＣＢ４は、パッド３０のいずれか又は全てのための物理的なトレース及び／又は埋め込まれたバイア（図示せず）を含むことができる。
【００２８】
さらに、本発明のいくつかの実施形態によれば、非導電性のアンダーフィル材料３２がデバイス２４の周囲に、且つＰＣＢ４とデバイス２４の底面との間の間隙内に存在することができる。
【００２９】
明確にするために、デバイス２４は、３列及び４行のアレイとして配列される１２個のバンプ２８を含むものとして示される。これは一例にすぎず、デバイス２４の底面上に配置されるか、又は底面内に部分的に埋め込まれる任意の数及び任意の配列のバンプ２８が実現可能であることは理解されよう。さらに、明確に図示するために、バンプ２８及びパッド３０は、円形を有するものとして示され、パッド３０は、バンプ２８よりも大きな直径を有するものとして示される。任意の他の形状のバンプ２８及びパッド３０、並びにバンプ２８とパッド３０との間の任意の他のサイズ比が実現可能であり、本発明の範囲内にあることは理解されたい。
【００３０】
ここで図２を参照すると、図１に示される断面Ａに沿った、ＰＣＢ４、半導体デバイス２４、バンプ２８Ａ、２８Ｂ及び２８Ｃ、ＰＣＢパッド３０Ａ、３０Ｂ及び３０Ｃ、並びにアンダーフィル材料３２の１つの例示的な簡略化された断面図である。例示的な図２では、半導体デバイス２４はフリップチップデバイスであるが、それは一例にすぎず、デバイス２４は任意の種類のものであってもよいことは理解されたい。
【００３１】
図２は、図１には示されない半導体デバイス２４の構成要素、すなわち、半導体ダイ３４、パッシベーション層３８、ボンディングパッド４０Ａ、４０Ｂ及び４０Ｃ、並びにボールリミティング材料（ＢＬＭ）４２Ａ、４２Ｂ及び４２Ｃを示す。
【００３２】
ボンディングパッド４０Ａ、４０Ｂ及び４０Ｃは、半導体ダイ３４の外部金属層（図示せず）の一部にすることができる。ＢＬＭ４２Ａ、４２Ｂ及び４２Ｃは、ボンディングパッド４０Ａ、４０Ｂ及び４０Ｃにそれぞれ、且つバンプ２８Ａ、２８Ｂ及び２８Ｃにそれぞれ、機械的及び電気的に接続されることができ、半導体ダイ３４とバンプとの間の機械的なインターフェースとしての役割を果たすことができる。
【００３３】
バンプ２８は球形を有するものとして示されるが、これは一例にすぎず、任意の形状が実現可能である。さらに、バンプ２８の形状は、半導体デバイス２４をＰＣＢ４にはんだ付けしている最中に変化してもよい。
【００３４】
半導体ダイ３４は、回路４４を含むことができる。回路４４が実施する例示的な機能を挙げると、網羅的ではないが、プロセッサ、グラフィカルプロセッサ、周辺部品相互接続（ＰＣＩ）ノースブリッジ、ＰＣＩサウスブリッジ、通信プロセッサ、メモリコントローラ、無線ローカルエリアネットワーク（ＬＡＮ）コントローラ、無線周波数（ＲＦ）コントローラ、ビデオプロセッサ等が含まれる。さらに、半導体デバイス２４は、たとえば、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等とすることができる。
【００３５】
アンダーフィル材料３２はフィラー粒子を備えることができる。ダイエッジにおいて、アンダーフィル材料３２をダイパッシベーション層３８、ＰＣＢ４及び半導体ダイ３４に接着することによって、ＰＣＢ４上に実装された半導体デバイス２４が、「Reliability Qualification of Semiconductor Devices Based on Physics of Failure and Risk and Opportunity Assessment」（JEDEC Solid State Technology Association、２００４年４月発行）というタイトルのＪＥＤＥＣ標準規格「ＪＥＰ １４８」に規定される試験に合格できるようになる。
【００３６】
いくつかの実施形態では、或る特定の用途のための品質要件及び信頼性要件の一例は、ＢＬＭの層間剥離を生じることなく、「Temperature Cycling」（２０００年７月発行）というタイトルのＪＥＤＥＣ標準規格「ＪＥＳＤ２２－Ａ１０４－Ｂ」の条件Ｂ試験下で５００回の熱サイクルに合格し、「Accelerated Moisture Resistance - Unbiased HAST」（２０００年１２月発行）というタイトルのＪＥＤＥＣ標準規格「ＪＥＳＤ２２－Ａ１１８」の高度加速応力試験（ＨＡＳＴ）条件Ａの７５時間に合格することである。
【００３７】
他の実施形態では、或る特定の用途のための品質要件及び信頼性要件の一例は、ＢＬＭの層間剥離を生じることなく、条件Ｂ試験（ＪＥＳＤ２２－Ａ１０４－Ｂ）下で７５０回の熱サイクルに合格し、ＨＡＳＴ条件Ａ（ＪＥＳＤ２２－Ａ１１８）の１００時間に合格することである。
【００３８】
アンダーフィル材料３２内のフィラー粒子の重量パーセントは、いくつかの実施形態では、少なくとも約６０％にすることができ、他の実施形態では、少なくとも約６５％にすることができる。フィラー粒子の少なくとも９０ｗｔ％の粒径は、いくつかの実施形態では、約２μｍより小さくすることができ、他の実施形態では、１μｍ未満にすることができる。いくつかの実施形態では、フィラー粒子は、有機カップリング剤によってコーティングされることができる。いくつかの実施形態では、フィラー粒子は、シリカフィラー粒子とすることができる。他の実施形態では、フィラー粒子として、アルミナ又は他の金属酸化物粒子を用いることができる。有機カップリング剤のための例を挙げると、網羅的ではないが、シランカップリング剤、チタネート系カップリング剤及びアルミニウム系カップリング剤が含まれる。
【００３９】
完全に硬化すると、アンダーフィル材料３２の熱膨張係数は、いくつかの実施形態では、３０ＰＰＭ／℃以下にすることができ、他の実施形態では、２５ＰＰＭ／℃以下にすることができる。
【００４０】
いくつかの実施形態では、アンダーフィル材料３２が、５分以下の時間だけ、１１０℃までの温度に晒される場合には、アンダーフィル材料の粘度は、２０％以下だけ高くなることができる。他の実施形態では、アンダーフィル材料３２が、５分以下の時間だけ、１２０℃までの温度に晒される場合には、アンダーフィル材料の粘度は２０％以下だけ高くなることができる。
【００４１】
アンダーフィル材料３２が、いくつかの実施形態では、少なくとも２０分間、１８０℃より低い温度、又は他の実施形態では、少なくとも５分間、１８０℃より低い温度、又は他の実施形態では、少なくとも２０分間、１５０℃より低い温度、又は他の実施形態では、少なくとも５分間、１５０℃より低い温度に晒される場合には、アンダーフィル材料３２の架橋密度は少なくとも５０％になることができるか、又はアンダーフィル材料３２は流動することができない。
【００４２】
アンダーフィル材料３２は、いくつかの実施形態では、３時間より短い時間、１８０℃より低い温度に晒される場合に、又は他の実施形態では、１時間より短い時間、１５０℃より低い温度に晒される場合に、十分に硬化することができる。
【００４３】
十分に硬化すると、アンダーフィル材料３２のガラス転移温度は、いくつかの実施形態では、少なくとも１００℃にすることができ、他の実施形態では、少なくとも１３０℃にすることができる。
【００４４】
本発明の或る特定の特徴が本明細書において図示及び説明されてきたが、ここで、当業者には、数多くの変更、代替、変形及び均等の形態が思い浮かぶであろう。それゆえ、添付の特許請求の範囲は、本発明の真の精神の中に入るような全てのそのような変更及び変更を包含することが意図されていることは理解されたい。
【図面の簡単な説明】
【００４５】
【図１】本発明のいくつかの実施形態による、その上にデバイスを実装されている１つの例示的なプリント回路基板を含む１つの例示的な装置の平面図である。
【図２】本発明のいくつかの実施形態による、プリント回路基板と、その上に実装されているフリップチップデバイスとの１つの例示的な簡略化された断面図である。

UNDERFILL MATERIAL TO REDUCE BALL LIMITING METALLURGY DELAMINATION AND CRACKING POTENTIAL IN SEMICONDUCTOR DEVICES

BACKGROUND OF THE INVENTION

[0001] Flip chip microelectronic assembly is the direct electrical connection of face-down (hence "flipped") electronic devices onto substrates by way of conductive bumps on the chip bond pads. The electronic devices are typically semiconductor devices, but may be passive filters, detector arrays, and microelectromechanical system (MEMS) devices. Flip chip is also known as Direct Chip Attach (DCA), since the chip is directly attached to the substrate by the conductive bumps.

[0002] The conductive bumps may be attached to the electronic device by ball limiting metallurgy (BLM), also lcnown as under bump metallurgy (UBM) and pad limiting metallurgy (PLM).

[0003] Once the electronic device is attached to the substrate, mechanical strains may occur that, over time, result in damage to the conductive bumps and/or to the BLM and/or to a passivation layer of the electronic device.

[0004] A non-conductive underfill material introduced to the space between the electronic device and the substrate may protect the bumps from moisture or other environmental hazards, may provide additional mechanical strength to the electronic structure, and may compensate for any thermal expansion differences between the chip and the substrate.

BRIEF DESCRIPTION OF THE DRAWINGS

[0005] Embodiments of the invention are illustrated by way of example and not limitation in the figures of the accompanying drawings, in which like reference numerals indicate corresponding, analogous or similar elements, and in which: [0006] FIG. 1 is a top view of an exemplary apparatus including an exemplary printed circuit board, the exemplary printed circuit board is having devices installed thereon, in accordance with some embodiments of the invention. [0007] FIG. 2 is an exemplary simplified cross-sectional view of a printed circuit board and of a flip chip device installed thereon, in accordance with some embodiments of the invention.

[0008] It will be appreciated that for simplicity and clarity of illustration, elements shown in the figures have not necessarily been drawn to scale. For example, the dimensions of some of the elements may be exaggerated relative to other elements for clarity.

DETAILED DESCRIPTION OF EMBODIMENTS OF THE INVENTION

[0009] In the following detailed description, numerous specific details are set forth in order to provide a thorough understanding of embodiments of the invention. However it will be understood by those of ordinary skill in the art that the embodiments of the invention may be practiced without these specific details. In other instances, well-known methods, procedures, components and circuits have not been described in detail so as not to obscure the embodiments of the invention.

[0010] According to some embodiments of the invention, an electronic device, such as a semiconductor device, may contain one or more semiconductor dies, may contain at least one passivation layer, and may contain conductive bumps (e.g solder-balls) in a ball grid array (BGA) arrangement or in any other suitable arrangement. Any, oi all, of the bumps may serve as external electrical and/or mechanical terminations of the semiconductor device.

[0011] The following description refers to semiconductor devices, but embodiments of the invention are equally applicable to electronic devices such as passive filters, detector arrays and microelectromechanical system (MEMS) devices, and the like. [0012] The following description refers to solder bumps, but embodiments of the invention are equally applicable to other types of bumps, including plated bumps, stud bumps, adhesive bumps, non-solder metal alloy bumps and the like. [0013] The following description refers to flip chips, but embodiments of the invention are equally applicable to other types of devices, including ball grid array (BGA) devices, chip scale package (CSP) devices, and the like. [0014] A semiconductor die may have patterns of metal conductors formed therein for internal signal traces, and at least some of the metal conductors may include ball bonding pads, to be mechanically and electrically coupled to bumps. BLM may be mechanically and electrically coupled to at least some of the ball bonding pads, and may be mechanically and electrically coupled to corresponding bumps. [0015] A substrate such as a printed circuit board (PCB) may include pads, that may, or may not, include a pre-solder, and the semiconductor device may be soldered to the pads in a soldering process such as, for example, a reflow process During the soldering process, the bumps may become mechanically and/or electrically attached to the pads. In the description below, the mechanical structure formed by a ball bonding pad, the corresponding BLM and bump, and a PCB pad that is soldered to the burnp, is denoted an "interconnection joint".

[0016] During the soldering process, the bumps may melt and may change their form, and the semiconductor device will sink due to its own weight. Mechanical strains, that may, or may not, be uniform, may develop at the interconnection joints along the semiconductor die and may affect the bumps and/or the BLM and/or the ball bonding pads and/or the silicon die and/or the passivation layer.

[0017] The PCB, having the semiconductor device installed thereon, may be included as a part of an appaiatus that may be operated using electrical currents.

While the apparatus is operating and electrical currents flow through the semiconductor device, temperatures at the interconnection joints and along the semiconductor device may vary, and as a result, additional mechanical strains may develop at the interconnection joints

[0018] It may be appreciated that mechanical strains that may affect the semiconductor die and the interconnection joints may develop as a result of additional reasons that are not specified here.

[0019] The mechanical strains may result in damages to interconnection joints and/or to the passivation layei or to the semiconductor die. For example, cracks may develop in the passivation layer and/or BLM may be delaminated. Such damage may, for example, degrade the functionality of the semiconductor device and may degrade functionality of the apparatus.

[0020] After the semiconductor device is soldered to the PCB, a non-conductive underfill material may be introduced in a gap formed between the semiconductor device and the PCB. The underfill material may be cured, and may become solid.

Once cured, the solid underfill material may become glued to surfaces that it is in contact with. For example, the solid underfill material may become glued to the PCB, to bumps, to BLM and to the semiconductor device.

[0021] Mechanical strains that aie developed locally at different interconnection joints and at different parts of the semiconductor device may be re-distributed by the underfill material along the semiconductor device. Consequently, the semiconductor device and the interconnection joints may withstand mechanical strains, for example, due to temperature changes, better than the case where an underfill material is not introduced.

[0022] Mechanical structuies of semiconductor devices may be of different kinds, and materials used for manufacturing semiconductor devices may be of different kinds. For example, materials used to construct the BLM, the bumps and the passivation layer may vary between semiconductor devices. In addition, the size of the bumps and the pitch between the bumps may vary between semiconductor devices.

[0023] With different combinations of materials and mechanical structures, some parts of the semiconductor device may be more prone to damage than others due to mechanical strains. For example, with some combinations of materials and mechanical structures, a passivation layer of a semiconductor device may be prone to develop cracks before other parts of the semiconductor device become damaged. In another example, with some other combinations of materials and mechanical structures, the BLM may be prone to become delaminated before other parts of the semiconductor device become damaged.

[0024] FIG. 1 shows an exemplary apparatus 2 in accordance to some embodiments of the invention. Apparatus 2 may include an electronic structure, such as a printed circuit board (PCB) 4, for example a motherboard, and may optionally include an audio output device 6. A non-exhaustive list of examples for apparatus 2 includes a personal computer (PC), a notepad computer, a notebook computer, a laptop computer, a server computer, a pocket PC, a personal digital assistant (PDA), a personal information manager (PlM), a cellphone, a pager, a mobile or non-mobile memory storage device, a hard disk drive (HDD), a floppy disk drive (FDD), a monitor, a projector, a digital video disc (DVD) player, a video compact disc (VCD) player, an MP3 player, a mobile media player, a calculator, a wireless mobile station, a wireless base station, and the like.

[0025] PCB 4 may include, for example, "footprints" 8, 10, 12, 14, and 16 for respective electronic devices. PCB 4 may have installed thereon some devices. For example, electronic devices 18, 20, 22 and 24 may be installed on footprints 8, 10, 12 and 14, respectively, and a memory device 26 may optionally be installed on footprint 16 Mechanical features of PCB 4, such as, for example, additional footprints, traces,

through holes, and mechanical features of footprints 8, 10, 12, and 16 and of electronic devices 18, 20, 22 and 26 are not shown for clarity.

[0026] A non-exhaustive list of examples for memory device 26 includes a) a removable memory device, such as a compact flash (CF) memory card, a personal computer memory card international association (PCMCIA) memory card, a security

? identity module (SlM) card, a MEMORY STICK device, a universal serial bus

? (USB) KEY memory device, and the like, b) a semiconductor device, such as a read only memory (ROM) device, a mask ROM device, an electrically erasable programmable read only memory device (EEPROM), a non-volatile random access memory device (NVRAM), a not AND (NAND) flash memory device, a not OR

(NOR) flash memory device, a synchronous dynamic random access memory

? (SDRAM) device, a RAMBUS dynamic random access memory (RDRAM) device, a double data rate (DDR) memory device, a static random access memory (SRAM) device, and the like,

[0027] Electronic device 24 may contain one or more semiconductor dies and may contain bumps 28, located on or partially embedded in a bottom surface of electronic device 24, and electrically coupled to at least one of the semiconductor dies. Bumps 28 may have diameters in the range of, for example, 20μm to 200μm, and pitch between bumps 28 may be in the range of, for example, 50μm to 300μm. [0028] A non-exhaustive list of exemplary materials from which bumps 28 may be constructed includes leaded materials, such as, for example, tin-lead (SnPb), tin-lead-silver (SnPbAg), lead ftee materials, such as, for example, tin-silver (SnAg), tin-silver-copper (SnAgCu), or any other suitable eutectic soft soldering conducting material.

[0029] Footprint 14 may comprise pads 30 suitable to be soldered to respective bumps 28, and at least some of pads 30 may be soldered to respective bumps 28. PCB 4 may comprise physical traces and/or embedded vias (not shown) for any or all of pads 30.

[0030] In addition, a non-conductive underfill material 32, in accordance to some embodiments of the invention, may be present around device 24 and in a gap between PCB 4 and a bottom surface of device 24.

[0031] For clarity, device 24 is shown as comprising twelve bumps 28 arranged in an array of three columns and four rows. It may be appreciated that this is an example only, and any number and any arrangement of bumps 28 located on or partially embedded in the bottom surface of device 24 is possible. In addition, for clarity of the drawing, bump 28 and pads 30 are shown as having a round shape and pads 30 are shown as having a larger diameter than bump 28. It should be understood that any other shapes of bump 28 and pads 30, and any other size proportions between bump 28 and pads 30 are possible, and are under the scope of the invention.

[0032] Reference is now made to FIG. 2, which is an exemplary simplified cross-sectional view of PCB 4, semiconductor device 24, bumps 28A, 28B and 28C. PCB pads 30A, 3OB and 3OC and underfill material 32, along cross-section A that is shown in FIG. 1. In exemplary FIG. 2, semiconductor device 24 is a flip chip device, although it should be understood that it is merely an example, and device 24 may be of another kind.

[0033] Fig 2 shows components of semiconductor device 24 that are not shown in FIG. 1 , namely, a semiconductoi die 34, a passivation layer 38, bond pads 4OA, 4OB and 4OC, and ball limiting materials (BLM) 42A, 42B and 42C.

[0034] Bond pads 4OA, 4OB and 40C may be parts of an external metal layer (not shown) of semiconductor die 34. BLM 42A, 42B and 42C may be mechanically and electrically coupled to bond pads 4OA, 40B and 4OC, respectively, and to bumps 28A, 28B and 28C, respectively, and may serve as mechanical interfaces between semiconductor die 34 and the bumps.

[0035] Although in bumps 28 are shown as having a spherical shape, this is an example only, and any shape is possible. Moreover, the shape of bumps 28 may change during soldering of semiconductor device 24 to PCB 4.

[0036] Semiconductor die 34 may comprise circuitry 44. A non-exhaustive list of exemplary functionality that circuitry 44 implements includes a processor, a graphical processor, a peripheral component interconnect (PCI) north bridge, a PCI south bridge, a communication processor, a memory controller, a wireless local area network (LAN) controller, a radio frequency (RF) controller, a video processor and the like. Moreover, semiconductor device 24 may be, for example, an application specific integrated circuit (ASIC), an application specific standard product (ASSP), a field programmable gate array (FPGA), and the like.

[0037] Underfill material 32 may include filler particles. The adhesion of underfill material 32 to die passivation layer 38, PCB 4 and semiconductor die 34 at die edges may enable semiconductor device 24 installed on PCB 4 to pass tests defined in JEDEC standard "JEP 148" entitled "Reliability Qualification of Semiconductor Devices Based on Physics of Failure and Risk and Opportunity Assessment" published April 2004 by the JEDEC Solid State Technology Association.

[0038] In some embodiments, an example of quality and reliability requirements for a specific application is passing 500 thermal cycles under the condition B test of the JEDEC standard "JESD22-A104-B" entitled "Temperature Cycling ' published July 2000, and passing 75 hours of Highly Accelerated Stress Test (HAST) condition A of the JEDEC standard "JESD22-A1 18" entitled "Accelerated Moisture Resistance Unbiased HAST" published December 2000, without any delamination of the BLM.

[0039] In other embodiments, an example of quality and reliability requirements for a specific application is passing 750 thermal cycles under the condition B test (JESD22-A104-B) and passing 100 hours of HAST condition A (JESD22-A1 18) without any delamination of the BLM

[0040] A weight percentage of the filler particles in underfill material 32 may be at least about 60% in some embodiments, or at least about 65% in other embodiments A particle size of at least 90wt% of the filler particles may be less than about 2μm in some embodiments or 1 μm in other embodiments. The filler particles may be coated by an organic coupling agent, in some embodiments. The filler particles may be silica filler particles, in some embodiments. The filler particles may be Alumina or other metal oxide particles in other embodiments A non-exhaustive list of examples for the organic coupling agent includes a silane coupling agent, a titanatc coupling agent, and an aluminate coupling agent.

[0041] A coefficient of thermal expansion of underfill material 32, once fully cured, may be no more than 30PPM/°C in some embodiments, or no more than 25PPM/°C in other embodiments

[0042] In some embodiments, if underfill material 32 is exposed to a temperature of up to 1 100C for no more than 5 minutes, viscosity of the underfill material may increase by no more than 20%. In other embodiments, if underfill material 32 is exposed to a temperature of up to 12O0C for no more than 5 minutes, viscosity of the underfill material may increase by no more than 20%.

[0043] Cross-linking density of underfill material 32 may become at least 50% or underfill material 32 may not flow, if underfill material 32 is exposed to a temperature below 1800C for at least 20 minutes, in some embodiments, or below 1800C for at least 5 minutes, in other embodiments, or below 1500C for at least 20 minutes, in other embodiments, or below 1500C for at least 5 minutes, in other embodiments.

[0044] Underfill material 32 may become fully cured if exposed to a temperature below 1800C for less than 3 hours, in some embodiments, or if exposed to a temperature below 1500C for less than 1 hour, in other embodiments.

[0045] A glass transition temperature of underfill material 32, once fully cured, may be at least 1000C, in some embodiments, or at least 1300C, in other embodiments. [0046] While certain features of the invention have been illustrated and described herein, many modifications, substitutions, changes, and equivalents will now occur to those of ordinary skill in the art. It is, therefore, to be understood that the appended claims are intended to cover all such modifications and changes as fall within the true spirit of the invention.

「特表2008-514004およびWO2006036505より引用」

[Claims] 複数電圧用の分割型薄膜キャパシタ

【特許請求の範囲】
【請求項１】
第１の導電性電極であり、誘電率を有する誘電体材料で第２の導電性電極から電気的に分離された第１の導電性電極；
第１の導電性電極の第１部分であり、該第１の導電性電極の第２部分から電気的に分離された第１部分；並びに
第１の導電性電極の第１部分に第１電圧を供給すること、第２の導電性電極に第２電圧を供給すること、及び第１の導電性電極の第２部分に第３電圧を供給すること；
を有する、複数の電圧を供給する方法。
【請求項２】
前記誘電体材料は窒化シリコンの誘電率より高い誘電率を有し、且つチタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１に記載の方法。
【請求項３】
第１電圧は第１の電源によって集積回路のキャッシュ部に供給され、第２電圧は参照源によって供給され、且つ第３電圧は、第１電圧を供給する電源以外の電源によって集積回路の論理コア部に供給される、請求項１に記載の方法。
【請求項４】
単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、ポリマー及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料から成る実質的に平坦な基板上に、前記第２の電極を配置することを更に有する請求項１に記載の方法。
【請求項５】
前記基板は、該基板の頂部側から底部側に電気信号を導くように配置された複数の導電性ビアを有する、請求項４に記載の方法。
【請求項６】
前記複数の導電性ビアは：
第１の導電性電極の第１部分を前記基板の底部側の第１部分に電気的に接続する第１の複数のビア；
第２の導電性電極を前記基板の底部側の第２部分に電気的に接続する第２の複数のビア；
第１の導電性電極の第２部分を前記基板の底部側の第３部分に電気的に接続する第３の複数のビア；及び
前記基板の頂部側の第４の複数のコンタクト位置を前記基板の底部側の第５の複数のコンタクト位置に電気的に接続する第４の複数のビアであり、前記複数のビアの選択されたビアが集積回路上の複数のフリップチップ接着バンプの選択された１つに電気的に接続するように配置された第４の複数のビア；
を有する、請求項５に記載の方法。
【請求項７】
第２の導電性電極を少なくとも２つの部分に電気的に分離すること、及び各部分に別個の電源を供給することを更に有する請求項１に記載の方法。
【請求項８】
前記第２の電極の電気的に分離された各部分は、関連する前記第１の電極の電気的に分離された部分の下方に配置される、請求項７に記載の方法。
【請求項９】
前記基板の底部側に配置された第３の導電性電極であり、第２の誘電率を有する誘電体材料で第４の導電性電極から分離された第３の導電性電極、を更に有する請求項４に記載の方法。
【請求項１０】
第２の誘電率は第１の誘電率と同一であり、且つ前記第４の電極は少なくとも２つの部分に電気的に分離される、請求項９に記載の方法。
【請求項１１】
基板を形成する工程；
前記基板の頂面上で第１の複数の電極をパターニングする工程；
第１の複数の電極上で第１の誘電体材料をパターニングする工程；
第１の誘電体材料上で第２の複数の電極をパターニングする工程；
第２の複数の電極上で第２の誘電体材料をパターニングする工程；
第１及び第２の誘電体内に第２の複数の電極のパターンの隙間を通り抜ける複数のコンタクトホールを形成する工程；及び
第２の誘電体材料上で第３の複数の電極をパターニングする工程；
を有する、薄膜キャパシタの形成方法。
【請求項１２】
第１の誘電体材料は、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１１に記載の方法。
【請求項１３】
前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、ポリマー及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する、請求項１１に記載の方法。
【請求項１４】
前記基板に、該基板の頂部側から底部側に電気信号を導くように配置された複数の導電性ビアを設ける工程、を更に有する請求項１３に記載の方法。
【請求項１５】
前記基板の底面に形成されたキャパシタを更に有する、請求項１４に記載の方法。
【請求項１６】
第１の複数の電極に第１電源電圧を供給すること；
第２の複数の電極にグランド電圧を供給すること；及び
第３の複数の電極に第２電源電圧を供給すること；
を更に有する請求項１１に記載の方法。
【請求項１７】
第３の複数の電極の頂面に複数のコンタクト位置を設ける設置工程であり、該複数のコンタクト位置の各々は、第１、第２及び第３の複数の電極の１つの選択された部分に電気的に接続され、且つ集積回路上の複数のフリップチップ接着バンプの選択された１つに電気的に接続するように配置される設置工程；及び
前記基板に、前記複数の電極を外部回路に接続する複数の電気コンタクトピンを設ける設置工程であり、該電気コンタクトピンは電気接続体のエリアアレイの少なくとも１つを有し、該電気接続体の１つ以上は、ピン、はんだバンプ及びリード、並びに更なる列が第１の列に平行である少なくとも１つの列を有する周辺アレイから本質的に成るグループから選択される設置工程；
を更に有する請求項１１に記載の方法。
【請求項１８】
頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；並びに
少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有する半導体装置であって：
前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、無機ポリマー、有機ポリマー及びこれらの混合物から本質的に成っている、半導体装置。
【請求項１９】
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続される、請求項１８に記載の装置。
【請求項２０】
前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項１８に記載の装置。
【請求項２１】
少なくとも１つの外部電気回路に接続される前記複数の電気接続は個々に、集積回路上の複数のフリップチップ接着バンプの１つに電気的に接続され；且つ
該電気接続は、ピン、はんだバンプ、リード及びこれらの結合体、並びにリードの少なくとも１つの集中的な列を有する周辺アレイから成るグループから選択された１つ以上の接続体を有するエリアアレイの少なくとも１つを含む；
請求項１８に記載の装置。
【請求項２２】
アンテナを含む複数の結合要素；並びに
頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；及び、少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有する通信システムであって：
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続される、通信システム。
【請求項２３】
前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項２２に記載のシステム。
【請求項２４】
少なくとも計算要素、メモリ要素、通信要素、及び入／出力要素を含む複数の要素であり、該要素の少なくとも１つは、頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続するように配置された複数の電気接続を有する基板、を有する複数の要素；並びに
少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；
を有するコンピュータシステム。
【請求項２５】
前記複数の電極の少なくとも１つは少なくとも２つの部分を有し、各部分は異なる電源に接続され、且つ前記誘電体層の少なくとも１つは、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム及びこれらの混合物から本質的に成るグループから選択された１つ以上の材料を有する高誘電率材料である、請求項２４に記載のコンピュータシステム。

What is claimed is:

1. A method, comprising: electrically separating a first conductive electrode from a second conductive electrode with a dielectric material having a dielectric constant; electrically separating a first portion of the first conductive electrode from a second portion of the first conductive electrode; and providing the first portion of the first conductive electrode with a first voltage, providing the second conductive electrode with a second voltage, and providing the second portion of the first conductive electrode with a third voltage.

2. The method of claim 1, wherein the dielectric material has a dielectric constant higher than a dielectric constant of silicon nitride, and comprises one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

3. The method of claim 1, wherein the first voltage is provided by a first power supply for a cache portion of an integrated circuit, the second voltage is provided by a reference supply, and the third voltage is provided by a power supply other than the one supplying the first voltage, for a core logic portion of the integrated circuit.

4. The method of claim 1, further disposing the second electrode upon a substantially flat substrate of material one or more of which is selected from the group consisting essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, polymer and mixtures thereof.

5. The method of claim 4, wherein the substrate material has a plurality of conductive vias disposed to conduct electrical signals from a top side of the substrate to a bottom side of the substrate.

6. The method of claim 5, wherein the plurality of conductive vias comprises: a first plurality of vias electrically connecting the first portion of the first conductive electrode to a first portion of the bottom side of the substrate;

a second plurality of vias electrically connecting the second conductive electrode to a second portion of the bottom side of the substrate; a third plurality of vias electrically connecting the second portion of the first conductive electrode to a third portion of the bottom side of the substrate; and a fourth plurality of vias electrically connecting a fourth plurality of contact locations on the top side of the substrate to a fifth plurality of contact locations on the bottom side of the substrate, wherein selected ones of the pluralities of vias are disposed to electrically connect to a selected one of a plurality of flip chip mounting bumps on an integrated circuit.

7. The method of claim 1, further electrically separating the second conductive electrode into at least two portions, and supplying each portion with a separate power supply.

8. The method of claim 7, wherein each electrically separate portion of the second electrode is disposed under an associated electrically separate portion of the first electrode.

9. The method of claim 4, further comprising a third conductive electrode disposed upon the bottom side of the substrate, separated by a dielectric material having a second dielectric constant from a fourth conductive electrode.

10. The method of claim 9, wherein the second dielectric constant is the same as the first dielectric constant, and the fourth electrode is electrically separated in at least two portions.

11. A method of forming a thin film capacitor, comprising: forming a substrate; patterning a first plurality of electrodes on a top surface of the substrate; patterning a first dielectric material on the first plurality of electrodes; patterning a second plurality of electrodes on the first dielectric material; patterning a second dielectric material on the second plurality of electrodes; forming a plurality of contact holes in the first and second dielectrics passing through gaps in the pattern of the second plurality of electrodes; and patterning a third plurality of electrodes on the second dielectric material.

12. The method of claim 11, wherein the first dielectric material comprises one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

13. The method of claim 11, further the substrate comprises one or more materials selected from the group consisting essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, polymer, and mixtures thereof.

14. The method of claim 13, further providing the substrate material with a plurality of conductive vias disposed to conduct electrical signals from a top side of the substrate to a bottom side of the substrate.

15. The method of claim 14, further comprising a capacitor formed on a bottom surface of the substrate.

16. The method of claim 11, further providing a first power voltage to the first plurality of electrodes; providing a ground voltage to the second plurality of electrodes; and providing a second power voltage to the third plurality of electrodes.

17. The method of claim 11 , further providing a top surface of the third plurality of electrodes with a plurality of contact locations, each one of the plurality of contact locations electrically connected to a selected portion of one of the first, second and third pluralities of electrodes, and disposed to electrically connect to a selected one of a plurality of flip chip mounting bumps on an integrated circuit.

18. The method of claim 11 , further providing the substrate with a plurality of electrical contact pins disposed to connect the pluralities of electrodes to an external circuit.

19. The method of claim 18, wherein the electrical contact pins comprise an area array of electrical connectors, one or more of which are selected from the group consisting essentially of pins, solder bumps and leads.

20. The method of claim 18, wherein the electrical contact pins comprise a peripheral array having at least one row, wherein additional rows are parallel with the first row.

21. An apparatus, comprising: a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections disposed to connect to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer.

22. The apparatus of claim 21 , wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply.

23. The apparatus of claim 21, wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

24. The apparatus of claim 21, wherein the plurality of electrical connections disposed to connect to at least one external electrical circuit are individually electrically connected to one of a plurality of flip chip mounting bumps on an integrated circuit.

25. The apparatus of claim 21, wherein the electrical connections include an area array comprised of one or more connectors selected from the group consisting of pins, solder bumps, leads and mixtures thereof.

26. The apparatus of claim 21, wherein electrical connections include a peripheral array having at least one concentric row of leads.

27. The apparatus of claim 21 , wherein the substrate consists essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, inorganic polymer, organic polymer and mixtures thereof.

28. A system comprising: a plurality of coupled elements, including a dipole antenna; an electronic circuit including a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections disposed to connect to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer.

29. The system of claim 28, wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply source.

30. The system of claim 28, wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

31. A computer system, comprising: a plurality of elements including at least calculating elements, memory elements, communication elements and input/output elements, at least one of the elements comprising a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections disposed to connect to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer.

32. The computer system of claim 31, wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply source.

33. The computer system of claim 31, wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

AMENDED CLAIMS received by the International Bureau on 26 July 2006 (26.07.06) original claims 1-33, replaced by amended claims 1-25 (6 pages).

Claims 26 through 33 have been deleted.

1. A method for providing multiple voltages, comprising: a first conductive electrode electrically separated from a second conductive electrode with a dielectric material having a dielectric constant; a first portion of the first conductive electrode electrically separated from a second portion of the first conductive electrode; and providing the first portion of the first conductive electrode with a first voltage, providing the second conductive electrode with a second voltage, and providing the second portion of the first conductive electrode with a third voltage.

2. The method of claim 1 , wherein the dielectric material has a dielectric constant higher than a dielectric constant of silicon nitride, and comprises one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

3. The method of claim 1 , wherein the first voltage is provided by a first power supply for a cache portion of an integrated circuit, the second voltage is provided by a reference supply, and the third voltage is provided by a power supply other than the one supplying the first voltage, for a core logic portion of the integrated circuit.

4. The method of claim 1 , further disposing the second electrode upon a substantially flat substrate of one or more materials selected from the group consisting essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, polymer and mixtures thereof.

5. The method of claim 4, wherein the substrate material has a plurality of conductive vias disposed to conduct electrical signals from a top side of the substrate to a bottom side of the substrate.

6. The method of claim 5, wherein the plurality of conductive vias comprises: a first plurality of vias electrically connecting the first portion of the first conductive electrode to a first portion of the bottom side of the substrate; a second plurality of vias electrically connecting the second conductive electrode to a second portion of the bottom side of the substrate; a third plurality of vias electrically connecting the second portion of the first conductive electrode to a third portion of the bottom side of the substrate; and a fourth plurality of vias electrically connecting a fourth plurality of contact locations on the top side of the substrate to a fifth plurality of contact locations on the bottom side of the substrate, wherein selected ones of the pluralities of vias are disposed to electrically connect to a selected one of a plurality of flip chip mounting bumps on an integrated circuit.

7. The method of claim 1, further electrically separating the second conductive electrode into at least two portions, and supplying each portion with a separate power supply.

8. The method of claim 7, wherein each electrically separate portion of the second electrode is disposed under an associated electrically separate portion of the first electrode.

9. The method of claim 4, further comprising a third conductive electrode disposed upon the bottom side of the substrate, separated by a dielectric material having a second dielectric constant from a fourth conductive electrode.

10. The method of claim 9, wherein the second dielectric constant is the same as the first dielectric constant, and the fourth electrode is electrically separated in at least two portions.

11. A method of forming a thin film capacitor, comprising:
forming a substrate; patterning a first plurality of electrodes on a top surface of the substrate; patterning a first dielectric material on the first plurality of electrodes; patterning a second plurality of electrodes on the first dielectric material; patterning a second dielectric material on the second plurality of electrodes; forming a plurality of contact holes in the first and second dielectrics passing through gaps in the pattern of the second plurality of electrodes; and patterning a third plurality of electrodes on the second dielectric material.

12. The method of claim 11 , wherein the first dielectric material comprises one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

13. The method of claim 11 , further the substrate comprises one or more materials selected from the group consisting essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, polymer, and mixtures thereof.

14. The method of claim 13 , further providing the substrate material with a plurality of conductive vias disposed to conduct electrical signals from a top side of the substrate to a bottom side of the substrate

15. The method of claim 14, further comprising a capacitor formed on a bottom surface of the substrate.

16. The method of claim 11 , further providing a first power voltage to the first plurality of electrodes; providing a ground voltage to the second plurality of electrodes; and providing a second power voltage to the third plurality of electrodes.

17. The method of claim 11 , further providing a top surface of the third plurality of electrodes with a plurality of contact locations, each one of the plurality of contact locations electrically connected to a selected portion of one of the first, second and third pluralities of electrodes, and disposed to electrically connect to a selected one of a plurality of flip chip mounting bumps on an integrated circuit; and further providing the substrate with a plurality of electrical contact pins connecting the pluralities of electrodes to an external circuit wherein the electrical contact pins comprise at least one of an area array of electrical connectors, one or more of which are selected from the group consisting essentially of pins, solder bumps and leads, and a peripheral array having at least one row, wherein additional rows are parallel with the first row.

18. A semiconductor apparatus, comprising: a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections connected to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer; wherein the substrate consists essentially of single crystal silicon, polycrystalline silicon, glass, single crystal oxide, semiconductor material, metal foil, tape cast ceramic, inorganic polymer, organic polymer and mixtures thereof.

19. The apparatus of claim 18, wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply.

20. The apparatus of claim 18, wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

21. The apparatus of claim 18, wherein the plurality of electrical connections connected to at least one external electrical circuit are individually electrically connected to one of a plurality of flip chip mounting bumps on an integrated circuit; and wherein the electrical connections include at least one of an area array comprised of one or more connectors selected from the group consisting of pins, solder bumps, leads and mixtures thereof, and a peripheral array having at least one concentric row of leads.

22. A communications system comprising: a plurality of coupled elements, including an antenna; an electronic circuit including a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections connected to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer; wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply source.

23. The system of claim 22, wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

24. A computer system, comprising: a plurality of elements including at least calculating elements, memory elements, communication elements and input/output elements, at least one of the elements comprising a substrate comprising a top surface, a bottom surface, a plurality of electrical vias connecting selected portions of the top surface to selected portions of the bottom surface, and a plurality of electrical connections disposed to connect to at least one external electrical circuit; and at least one surface comprising at least two pluralities of electrodes, each plurality of electrodes electrically separated from the other pluralities of electrodes by at least one dielectric layer.

25. The computer system of claim 24, wherein at least one of the plurality of electrodes comprises at least two portions, each portion connected to a different power supply source, and wherein at least one of the dielectric layers is a high dielectric constant material comprising one or more materials selected from the group consisting essentially of barium strontium titanate, barium titanate, strontium titanate and mixtures thereof.

「特表2008-515237およびWO2006039438より引用」

複数電圧用の分割型薄膜キャパシタ

【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載される様々な実施形態は、概して、例えば集積回路などの電子デバイスとともに使用される薄膜キャパシタを含むキャパシタの設計に関する。
【背景技術】
【０００２】
多くの電子デバイスは、電源によって常には適切に供給され得ず、局所的な電圧変化や場合によって誤った信号伝播をもたらす局所的な瞬時電流に関する要求を有する。電気デバイス及び電子デバイスにおける局所的な電力平滑化応用にキャパシタを使用することが知られている。しかしながら、特にマイクロプロセッサやメモリ等の集積回路デバイスにおいては、電子デバイスにおけるクロックサイクル速度はデバイスの小型化につれて速くなり続けており、近接して結合されたキャパシタの必要性が増している。さらに、電子デバイスの小型化につれ、電界をデバイスの信頼性が低下する臨界レベル未満に維持するために、デバイスのある一定の部分において動作電圧が低減される必要がある。電子デバイスの性能を維持しながらデバイスの信頼性が臨界的である部分の動作電圧を低減する一手法は、相異なる電源電圧レベルを有する２つの電源を用いて動作させることである。例えば、集積回路（すなわち、ＩＣ）の内部論理部分は可能な限り最速の動作スピードを得るために最小サイズのトランジスタを使用し、故に低電圧電源を必要とし、一方で、ＩＣ周辺の入力及び出力（すなわち、Ｉ／Ｏ）ドライバは、高い方の電圧の電源を必要とし且つ小型論理トランジスタが信頼性の低下なしで許容できる電圧レベルより高くまで耐えられる、より大型且つより高パワーのトランジスタを使用している。２つの電源電圧を使用する状況の結果として、同一集積回路チップに付随する２つの別個の近接結合キャパシタが必要となる。相異なる電源電圧レベルを有する２つの別個のキャパシタを用いることは、例えばＩＣパッケージ内など、電子デバイスにおける空間的な問題となる。故に、複数の電圧レベルに対して能力を有する単一のキャパシタに対するニーズが存在する。また、ノイズを分離するために２つの別個の電源を有するキャパシタに対するニーズも存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、複数電圧用の分割型薄膜キャパシタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に従った複数の電圧を供給する方法は、第１の導電性電極であり、誘電率を有する誘電体材料で第２の導電性電極から電気的に分離された第１の導電性電極；第１の導電性電極の第１部分であり、該第１の導電性電極の第２部分から電気的に分離された第１部分；並びに第１の導電性電極の第１部分に第１電圧を供給すること、第２の導電性電極に第２電圧を供給すること、及び第１の導電性電極の第２部分に第３電圧を供給すること；を有する。
【０００５】
本発明の他の一実施形態に従った薄膜キャパシタの形成方法は、基板を形成する工程；前記基板の頂面上で第１の複数の電極をパターニングする工程；第１の複数の電極上で第１の誘電体材料をパターニングする工程；第１の誘電体材料上で第２の複数の電極をパターニングする工程；第２の複数の電極上で第２の誘電体材料をパターニングする工程；第１及び第２の誘電体内に第２の複数の電極のパターンの隙間を通り抜ける複数のコンタクトホールを形成する工程；及び第２の誘電体材料上で第３の複数の電極をパターニングする工程；を有する。
【０００６】
本発明の他の一実施形態に従った半導体装置は、頂面、底面、前記頂面の選択部分を前記底面の選択部分に接続する複数の電気的ビア、及び少なくとも１つの外部電気回路に接続される複数の電気接続、を有する基板；及び少なくとも２つの複数の電極を有する少なくとも１つの表面であり、該複数の電極の各々は他方の複数の電極から少なくとも１つの誘電体層によって電気的に分離された少なくとも１つの表面；を有し、前記基板は、単結晶シリコン、ポリシリコン、ガラス、単結晶酸化物、半導体材料、金属箔、テープキャストセラミック、無機ポリマー、有機ポリマー及びこれらの混合物から本質的に成っている。
【発明を実施するための最良の形態】
【０００７】
以下の詳細な説明では、説明の一部を為し、且つ本発明が最適に実施され得る具体的な実施形態が本発明原理の例示として示される図面を参照する。図面においては、様々な実施形態を通して、似通った符号は実質的に同様な構成要素を表す。これらの実施形態は当業者がその発明を実施することができる程度に十分詳細に記載される。ここに開示される原理の他の実施形態が用いられてもよく、ここに開示される実施形態には本発明の範囲及び原理を逸脱することなく様々な構造的及び材料的な変更が為され得る。
【０００８】
ここで使用される誘電率についての“高”及び“低”という用語（すなわち、高誘電率（high-k）及び低誘電率（low-k））は、誘電率を有する材料を、例えば二酸化シリコンや窒化シリコン等の標準的な誘電体と比較して称する相対語である。ここで電圧について“高”及び“低”という用語が使用される場合、それらは電源電圧の値の相対値を称するものであり、“グランド”という用語は参照電圧源を称するものである。“高”電圧は、これらの実施形態が実施され得る電気システムにおける様々な要因、例えば電気システム内に見られる集積回路の技術及び大きさや、他のこのような差異、に応じて変わるものである。例えば、ＩＣが小さくなるにつれ、ＩＣはＭＯＳＦＥＴにおけるゲート酸化膜の高電圧劣化、及びバイポーラ接合トランジスタにおける接合パンチスルーの影響を受けやすくなるため、デバイス寿命を延ばすために動作電圧が低減されることがしばしばである。
【０００９】
図１は薄膜キャパシタの内部構成の側面図を示している。この薄膜キャパシタは、典型的に標準的な誘電率材料又は低誘電率（すなわち、low-k）材料の何れかから成る基板100を有しており、基板100は上面に第２の誘電体層102を有している。第２の誘電体層102は、例えば上面から底面に直線的に貫通するなど、基板を様々な方向に横切る多数の電気的ビア及び複数の信号配線や、上面、中間面及び底面を用いてデバイスの別々の部分を接続し、また他の電気デバイス及びプリント回路基板（すなわち、ＰＣＢ）への外部電気接触を形成する横方向の導電配線におけるクロストークを低減するために、典型的にlow-k材料から成っている。この例示された実施形態においては、薄膜キャパシタ（すなわち、ＴＦＣ）の頂部プレートを形成し、且つこの頂部プレートを基板100の背面に接続する多数の電気配線及びビア104が断面内に示されている。また、第２の誘電体層102内に埋め込まれたＴＦＣの底部プレートを形成し、且つこの底部プレートを基板100の背面に接続する多数の電気配線及びビア106も示されている。キャパシタの２つのプレート104及び106は高誘電率（すなわち、high-k）誘電体108によって相隔てられており、大きい値のキャパシタを形成している。如何なるhigh-k材料も層108として使用され得る。high-k材料の典型例には、誘電体層100がテープキャストセラミックである場合に有用な、チタン酸バリウムストロンチウム、チタン酸バリウム、又はチタン酸ストロンチウムが含まれる。当業者にはこの他にも多数のhigh-k誘電体が周知であり、それらのhigh-k誘電体が具体的な用途にて使用される材料及びプロセスによる要求に応じて、この実施形態の実施に使用されてもよい。
【００１０】
図１に示された典型例は、頂面の部分をコンタクトパッドによって頂面又は底面の何れかの上にある外部電気デバイスの何れにも接続するため、及びある位置にあるＴＦＣの部分を基板100の他の位置に接続するため、例えば110等の縦方向の導電性配線を含むように拡張されてもよいことは明らかである。例えば、キャパシタの頂部電極プレートの全ては、１つの大きなキャパシタを形成するように、当業者に周知の方法によって、底面側の、頂面側の、又は基板100内に埋め込まれた、横方向の導電体を用いて互いに接続されてもよい。そして、接続された頂部プレートの電極配線は縦方向の導電体110、ひいては頂面又は底面上のコンタクトパッドを介して外部電源に接続されてもよい。他の例では、接続された頂部プレートの電極配線は、縦方向の接続体110を必要とせずに、基板 100の底面に位置する接続パッドによって外部電気デバイスに接続されてもよい。同様に、埋め込まれた底部キャパシタプレートは、１つの大きなキャパシタプレートを形成するように上述と同様の手段によって互いに接続されてもよく、また、頂面又は底面の何れかの接続によって、例えばＩＣ又は電源などの外部電気デバイスに接続されてもよい。
【００１１】
図１に示された典型例は、基板の頂面に示された構造が底面にも形成され、キャパシタが取り付けられる電気デバイスの全使用面積を同一にしながら基本的に２倍の面積及びキャパシタンスを有するキャパシタを備える構成を含むように拡張されてもよい。また、理解されるべきは、縦方向の導電体110は図示されるようなキャパシタ周辺の単一列に限定されず、複数列の縦方向の接続体とコンタクトパッドを有してもよく、また流出／入する電流に対して抵抗及びインダクタンスを低減するように接続体のエリアアレイを形成していてもよいことである。故に、図１に示された典型的な実施形態において、頂部キャパシタプレート104の各々が、例えば縦方向接続110等の内包される導電体によって異なる電圧の電源に接続される一方で、下側のキャパシタプレート106の全てがグランド電圧と呼ばれ得る電圧を供給する参照電圧源に接続されてもよい。他の例では、下側のキャパシタプレート106は、グランドの跳ね返り（bounce）の分離などの様々な理由から、頂部キャパシタプレート104の分離と連関して別々の参照電圧源に接続されてもよい。このような構成により、相異なる２つの電源電圧を有する、例えばＩＣ等の電気回路を設けることが可能である。このような２つの電源電圧は、ＩＣ内部の最小サイズのトランジスタ論理部に低電圧レベルを供給する一方で、同一ＩＣのメモリキャッシュ又は入／出力（すなわち、Ｉ／Ｏ）部に高電圧レベルを供給するのに有用である。
【００１２】
図２の上側部分は、例示的に２つの別個の区画に分割された頂部キャパシタプレートを有する薄膜キャパシタ（すなわち、ＴＦＣ）の上面図を示している。この典型例においては、キャパシタの左側202は、このＴＦＣの頂面に直接的に搭載されたＩＣ等の、近接結合された電気デバイスのメモリキャッシュ部への動作電圧レベルを供給するように選択されている。例示されたＴＦＣの右側204は、電圧の影響を受けやすいＩＣの論理コアへの異なる動作電圧レベルを供給するように選択されている。他の例では、両側202及び204は、同時スイッチング問題又は他の設計上の理由から互いに電気的に分離される必要がある内部ＩＣ信号を個々に供給してもよい。
【００１３】
図２の下側の拡大側面図部分には、上側のキャパシタプレートの分離周辺の領域が示されている。この典型的な実施形態においては、頂部キャパシタプレートは２つの区画のみに分離されているとして示されており、下側のキャパシタプレート208は単一の導電体シートであるとして示されている。ここで説明される実施形態は、下側のキャパシタプレートが分割されている図１の典型例を参照して上述されたように、このように限定されないことは明らかである。キャパシタは基板210上に形成されており、high-k誘電体206に覆われた下側キャパシタプレート208を有している。この典型例では簡単のため、high-k誘電体206は連続しているとして示されている。誘電体 206の選定はこの実施形態が使用される具体的な用途に依存する。例えば、低温同時焼成セラミック技術においては、high-k誘電体材料はチタン酸バリウムストロンチウム又は他の同様な材料に選定され得る。このhigh-k誘電体206は簡単のため連続した単一層であるとして示されているが、実施形態はこのように限定されるものではなく、high-k誘電体層は実施される具体的な用途に最も有用であるだけの数の別個の区画に分けられていてもよい。
【００１４】
図３は典型的な一実施形態を示しており、ＩＣの最小サイズトランジスタの論理コア領域への低電源電圧を供給するように選択された領域302と、同一ＩＣのメモリキャッシュ領域への異なる電源電圧レベルを供給するように選択された領域304とを有する上面図を含んでいる。この典型的な実施形態における領域302 は、その拡大上面図において、例えばストライプ306とストライプ308とは異なる外部電源への接続を有しており、頂部キャパシタプレート導体の交互ストライプによってＩＣのコア領域の相異なる領域への相異なる２つの低電圧電源の値を供給するように配置されている。相異なる電源は同一の電圧レベルを有しながら、信号分離問題のために互いに分離されていてもよいし、あるいは、具体的な用途の要求に従った個々の領域のトランジスタの動作上の差異に応じて相異なる電圧レベルを供給してもよい。ＩＣのキャッシュ部による使用のために選択された領域304においても、同一の電源分離が行われてもよい。例えば、高電源電圧レベル領域304はキャッシュメモリ区画及びＩ／Ｏ区画に対して相異なる２つの電源電圧レベルを使用してもよい。ＢｉＣＭＯＳプロセスとして知られる場合のＩＣのＩ／Ｏ区画、又は他のＩ／Ｏ型のデバイスは、出力デバイスとしてバイポーラ接合トランジスタを用いてもよく、故に、キャッシュのＭＯＳトランジスタとは異なる電源レベルを必要としてもよい。
【００１５】
この典型的な実施形態の側面図に見られるように、頂部キャパシタプレート302の分離された導体ストライプ306及び308は、図３においては簡単のために連続した層として示されているhigh-k誘電体層310上に位置しているが、実施形態はここで示されるようには限定されない。下側のキャパシタプレート312を形成する下側導体は、この実施形態においては、各々が上側キャパシタプレート302の導体ストライプに結合された個々の導体ストライプに分離されているとして示されているが、多くの具体的な用途においては、参照電圧源（例えば、グランド）に取り付けられた途切れのない下側キャパシタプレートが好適な手法であることがある。下側のキャパシタプレート導体312は基板314上に形成されているが、基板314はまた、図１及び２の説明に関連して先述されたように、スルーホール導体、中間階層の横方向導体、及び／又は上述のように基板314の底部側に配置されたキャパシタ構造を有していてもよい。
【００１６】
このような構成によると、ＩＣのキャッシュ領域に高電源電圧レベルのキャパシタ304を供給する一方で、内部論理コア領域の部分に低電源電圧キャパシタ領域302の区画306及び308を用いて相異なる２つの低電源電圧レベルを供給することが可能である。低い区画302の相異なる部分に供給されるキャパシタの総量は、ストライプ308の大きさに対するストライプ306の相対的な大きさを変えることによって具体的な用途の要求に容易に調整され得る。
【００１７】
ＩＣの低電源電圧領域302又は高電源電圧領域304の何れかの相異なる部分に供給されるキャパシタンス総量を制御する代替方法が、図３の底部にある側面図に示されている。そこには、相異なる２つのhigh-k誘電体層310及び311を有する典型的な実施形態が示されている。ＩＣの相異なる部分に供給されるキャパシタンス総量は、先のように導体ストライプ306及び308の相対的な面積を変えることによってやはり制御され得るが、この典型的な構成を用いると、ここでは層311が他方のhigh-k誘電体層310より薄いとして図示されているように、２つのhigh-k誘電体層の厚さが変えられてもよいし、あるいはhigh-k誘電体として使用される材料が２つの層に対して異なるものとされてもよいし、この実施形態が実施される具体的な用途に適切なようにこれら２つの方法の組み合わせが用いられてもよい。
【００１８】
図３に示された典型的な実施形態における積層されたキャパシタ構成、基板314は、既述の特徴に加え、図１及び２並びに既述の隣り合ったストライプの実施形態に関して説明された、縦方向のスルーホール接続体、内部導体、及び両側の頂部及び底部に形成されたキャパシタ構造を有していてもよい。
【００１９】
図４は、直接的に搭載されたＩＣとともに使用されるＴＦＣの典型的な一実施形態を示している。一実施形態において有機基板404を有するＴＦＣキャパシタ402が示されている。有機基板404は、頂部側に形成されたキャパシタ406と底部側に形成されたキャパシタ408とを有する多層プリント回路基板であってもよい。キャパシタは基板に内蔵されていてもよい。頂部及び底部のキャパシタは様々な手法で接続されてもよく、例えば、互いに完全に分離されて搭載ＩＣ412 の相異なる部分に設けられてもよいし、利用可能なキャパシタンス量を基本的に２倍にするように互いに接続されてもよいし、このＴＦＣが適用される具体的な用途に必要とされるような任意の組み合わせの接続であってもよい。
【００２０】
ＴＦＣキャパシタ402の底面は、外部コンタクトが接続される多数の接続パッドを有している。例えば、この典型的な実施形態は、スルーホール型のプリント回路基板との接続のためのピン410のエリアアレイを示している。代わりの接続には、表面実装用のガルウィング型リード、ボールグリッドアレイ、又は例えば図示されたフルグリッドソケット（すなわち、ＦＧＳ）等のソケットコネクタピンが含まれる。
【００２１】
この典型的な実施形態におけるＴＦＣキャパシタ402の頂面は、はんだボールアレイ414を用いてパッケージ化されたＩＣ412を受入れ且つはんだ付けするように配置された接続パッドのエリアアレイを有している。代わりの接続方法には、はんだめっき若しくは金バンプを用いた、パッケージ化されていないシリコンダイのフリップチップ接着、又はヒートシンクが搭載されたセラミックリードＩＣパッケージを表面実装することが含まれる。
【００２２】
このような構成により、如何なる所望数の相異なる電力供給電圧源及び参照供給電圧源に対しても、ＩＣ412はＴＦＣ402の様々な部分から短い電気的接続を有する。ＴＦＣ402はまた、有利には、電気的接続ピン410を用いたＩＣ412の電気デバイスへの取付手段を提供するために使用されてもよい。このような構成は、フルスピードでのＩＣ検査のために必要なキャパシタンスを適切に配置することによって、完成形の電子デバイスの組立に先立つＩＣ412のより完全な検査を可能にするという利点を有し得る。
【００２３】
図５は、例えば通信ネットワーク、コンピュータ、メモリシステム、磁気若しくは光ディスク、他の幾つかの情報記憶装置、及び／又は何れかの種類の電子デバイス若しくはシステム等の、様々な実施形態に従った製造品目502のブロック図である。品目502は、例えば、関連情報（例えば、コンピュータプログラム命令 508及び／又は他のデータ）を記憶するメモリ506、及び、例えばバス若しくはケーブル512等の様々な手段によって外部の電気デバイス若しくは電子デバイスに接続された入／出力ドライバ510等の、機械アクセス可能媒体に結合されたプロセッサ504を有していてもよく、アクセスされると、数学的問題の解法を計算するなどの動作を実行する機械をもたらす。例えばプロセッサ504である品目502の要素のうちの様々な要素は瞬時電流問題を有することがあるが、この問題は、近接結合されたキャパシタを用いて電流変動を軽減・緩和する助けとなる本発明の実施形態の使用により利益を受け得る。典型的な実施形態として、プロセッサ504は有利にはセラミックパッケージ内で、図４にて先述されたようなＴＦＣの頂部に直接的にパッケージ化されてもよい。この実施形態はプロセッサ504だけでなく品目502の如何なる構成部品に適用されてもよい。
【００２４】
他の典型的な一例として、品目502は、バスケーブル512を介して他のネットワーク要素（明りょう化のために図示せず）に取り付けられた通信ネットワーク要素などのシステムであってもよい。通信ネットワークはケーブル512として図示されるようなバスによって相互接続された多数の結合ネットワーク要素を含んでいてもよい。ネットワーク要素は、有線ケーブル512の代わりに、あるいは併せて、ダイポールアンテナ、単一指向性アンテナ、又は他の形態の無線相互接続の可能性を含んでいてもよい。典型的な通信ネットワークにおいて見られる様々な要素の中にも、上述のＴＦＣの典型的な実施形態の使用による利益を受け得る電子回路が存在する。上述の近接結合ＴＦＣによる利益を受け得る通信ネットワーク内の電子回路又は電子回路群には、ローカルなマイクロプロセッサ 504、及び信号をケーブル512に送信する例えば図示された入／出力ドライバ510等の外部配線ドライバが含まれる。この実施形態は、システムの具体的な用途又は使用法に応じて、図示されたシステムの個々の構成要素の何れにも有益となり得る。
【００２５】
他の典型的な一例として、品目502は代わりに、マイクロプロセッサ等の計算要素504、プログラムコード508を記憶するメモリ要素506、通信要素及び入／出力ドライバ要素510を含む多数の要素を有するコンピュータシステムであってもよく、またバス若しくはケーブル512を介して、あるいは無線接続（図示せず）によって他のコンピュータシステムに接続されていてもよい。これら要素の１つ以上は、特に、Ｉ／Ｏドライバ510及び／又は計算要素504は近接結合ＴＦＣが改善し得る瞬時電流問題を有するものであり、上述のＴＦＣの使用による利益を受け得る。この実施形態は使用法に応じて、システムの個々の構成要素の何れにも有益となり得る。この実施形態はまた上述の要素の各々に上述のキャパシタを２つ以上あるいは任意の数だけ用いて有用となり、上述の要素は多数の他のキャパシタ使用のうちの、電荷ポンプ、フィルタ、無線周波数応用、及び差分ＡＣカップラ等の要素も含んでもよい。
【００２６】
この一部を為す添付図面は、開示対象が実施され得る具体的な実施形態を、限定ではなく例示によって示している。例示された実施形態は、ここで開示された教示を当業者が実施可能なように十分に詳細に記載されている。これらの実施形態から他の実施形態が使用されたり、得られたりすることができ、本開示の範囲を逸脱することなく構造的及び論理的な置き換え及び変更が為され得る。故に、この詳細な説明は限定的に解されるべきではなく、様々な実施形態の範囲は添付の請求項の範囲によってのみ、請求項が権利を与えられる完全な範囲の均等物とともに定められるものである。
【００２７】
本発明対象のこのような実施形態は、実際に複数が開示されている場合に本出願の範囲を如何なる単一の発明又は発明概念に自発的に限定することなく、ここでは個々又は集合的に、単に便宜上の理由で用語“発明”によって参照されてもよい。故に、ここでは具体的な実施形態が例示、説明されているが、同一の目的を達成することが見込まれる如何なる構成も、示された具体的な実施形態の代わりとされ得ることは認識されるべきである。この開示は様々な実施形態の如何なる且つ全ての適応又は変形にも及ぶものである。上記記載を見直すことにより、上述の実施形態の組み合わせや、ここには具体的には記載されていない他の実施形態が当業者に明らかとなろう。
【００２８】
また、上述の詳細な説明においては、この開示を簡潔にするため及びその明りょう性を増すために、様々な特徴が共に単一の実施形態にグループ化されていることが分かる。開示のこの方法は、請求項記載の実施形態が各請求項に明示的に列挙されたものより多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、請求項は、発明対象は単一の開示実施形態の全ての特徴より少ない特徴にあることを反映するものと解釈されるべきである。故に、請求項は詳細な説明に組み込まれるものであり、各請求項は別個の実施形態としてそれ自身に基づく。

SPLIT THIN FILM CAPACITOR FOR MULTIPLE VOLTAGES

Technical Field

[0001] Various embodiments described herein relate to capacitor design generally, including thin film capacitors used in conjunction with electronic devices such as integrated circuits.

Background Information

[0002] Many electronic devices have localized momentary current requirements that can not always be properly supplied by the power supply, resulting in local voltage level shifts and possible erroneous signal propagation. It is known to use capacitors in local power smoothing applications in electrical and electronic devices. However, as the clock cycle rate in electronic devices continues to increase as the devices get smaller, particularly in integrated circuit devices such as microprocessors and memories, the need for closely coupled capacitors increases. In addition, as electronic devices get smaller operating voltages need to be reduced in certain portions of the device to keep the electric fields below a critical level where device reliability decreases. One method of maintaining electronic device performance while reducing operating voltages in critical reliability portions of the device is to operate with two power supplies having different voltage supply levels. For example, the internal logic portion of an integrated circuit (i.e., IC) may use minimum sized transistors in order to obtain the fastest possible operational speeds, and may thus require a low voltage power supply, while the input and output (i.e., I/O) drivers on the periphery of the IC may use larger and more powerful transistors that need a higher voltage power supply and can withstand higher voltage levels than the small logic transistors can tolerate without reliability degradation. As a result of the two power supply voltage situation just discussed, there may exist a need for two different closely coupled capacitors associated with the same integrated circuit chip. Using of two different capacitors with different voltage supply levels may become a space issue in an electronic device, for example inside an IC package, and thus a need exists for a single capacitor having multiple voltage level capabilities. There may also be a need for a capacitor having two separate power supplies to isolate noise.

Brief Description of the Drawings

[0003] FIG. 1 is a diagram of a side view of an exemplary embodiment of the invention;

[0004] FIG. 2 is a diagram of a top view and a side view of another exemplary embodiment of the invention;

[0005] FIG. 3 is a top view and a side view of other exemplary embodiments of the invention;

[0006] FIG. 4 is a side view of an assembly using an embodiment of the invention; and [0007] FIG. 5 is a block diagram of a system using an embodiment of the invention.

Detailed Description

[0008] In the following detailed description, reference is made to the accompanying figures which form a part thereof, and in which is shown, by way of illustration of the principles of the invention, specific embodiments of ways in which the invention may best be practiced. In the drawings, like numerals describe substantially similar components throughout the various views of the embodiments. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. Other embodiments of the principles of this disclosure may be used, and various structural and material changes may be made to the embodiments disclosed herein without departing from the scope and principles of the present invention. [0009] The terms "high" and "low" as used herein for dielectric constants(i.e., high k and low k) are relative terms referring to materials having dielectric constants that are relative to standard dielectric materials such as silicon dioxide and silicon nitride. When the terms "high" and "low" are used herein for voltages, they refer to comparative values in power supply voltage values, and the term "ground" refers to the reference voltage supply. The value of "high" voltages will vary depending upon various factors in the electrical system in which these embodiments may be practiced, such as the technology and size of the integrated circuits found in the electrical system, and other such differences. For example, as ICs become smaller, they become more sensitive to high voltage degradation of gate oxide in MOSFETs and junction punchthrough in bipolar junction transistors, and the operating voltages are often reduced to increase device

lifetimes.

[00010] Referring now to FIG.1 , a side view of the internal construction of a thin film capacitor is shown having a substrate 100, typically made of either a standard or a low value dielectric material (i.e., low k), having a second dielectric layer 102 on a top surface, typically made of a low k material to reduce signal cross talk in a number of electrical vias and multiple signal lines traversing the substrate in various directions such as straight through from top surface to bottom surface, lateral conductive lines connecting different portions of the device utilizing the top surface, internal surfaces and the bottom surface, and making external electrical contacts to other electrical devices and printed circuit boards (i.e., PCBs). In this illustrative embodiment there are shown in cross section a number of electrical lines and vias 104 forming a top plate of a thin film capacitor (i.e., TFC) and connecting the top plate to the backside of the substrate 100. There are also shown a number of electrical lines and vias 106 which form a bottom plate of the TFC buried in the second dielectric layer 102 and connect the bottom plate to the backside of the substrate 100. The two capacitor plates 104 and 106 are separated by a high dielectric value (i.e., high k) dielectric material 108, to form a high value capacitor. Any high k material may be used as the layer 108. An illustrative example of high k materials includes, barium strontium titanate, barium titanate, or strontium titanate, which may be useful if the dielectric layer 100 is a tape cast ceramic. Numerous other high k dielectric materials are well known to those of skill in the art and may be used in the practice of this embodiment as required by the materials and processes used in the particular application.

[00011] The illustrative example shown in FIG.l may clearly be extended to include vertical electrically conductive lines such as 110 to connect portions of the top surface to both external electrical devices using contact pads on either the top or bottom surfaces, and to connect portions of the TFC in one location to other locations on the substrate 100. For example, all of the top capacitor electrode plate sections 104 may be connected together to form one large capacitor by the use of horizontal electrical conductors on either the bottom side, the top side, or buried inside the substrate 100, by methods well known to those in the art. The joined top plate electrode lines may then be connected to the vertical conductors 110, and thus to an external power supply via contact pads on the top surface or on the bottom surface. Alternately, the joined top plate electrode lines may connect to the external electrical device by connection pads located on

the bottom surface of the substrate 100 without need of the vertical connectors 110. In a similar fashion the buried bottom capacitor plates 106 may be connected together to form one large capacitor plate by similar means to those discussed above, and connected to an external electrical device, such as an IC or power supply, by connections on either the top or bottom surface.

[00012] The illustrative example shown in FIG.l may be extended to include an arrangement where the structures shown on the top surface of the substrate may be also formed on the bottom surface to provide capacitors having essentially twice the area and capacitance in the same amount of overall used area of the electrical device to which the capacitor may be attached. It is also to be understood that the vertical electrical conductors 110 are not limited to the shown single row around the periphery of the capacitor, but may have multiple rows of vertical connectors and contact pads, and may form an area array of connectors to reduce the resistance and inductance of the outgoing and incoming electrical current. Thus, in the illustrative embodiment shown in FIG.1 , each of the top capacitor plates 104 may be connected to different voltage power supplies by means of the included electrical conductors such as the vertical connections 110, while the lower capacitor plates 106 may be all connected to a reference supply to provide what may be called a ground voltage. Alternatively, the lower capacitor plates 106 may be connected to separate reference voltage supplies in conjunction the separation of the top capacitor plates 104 for a variety of reasons, such as ground bounce isolation. With such an arrangement it is possible to provide an electrical circuit, such as an IC, with two different power supply voltages such as may be useful in supplying a low voltage level to an internal minimum sized transistor logic portion of the IC, while supplying a higher voltage level to a memory cache or to an input/output (i.e., I/O) portion of the same IC. [00013] In FIG. 2, a top view of a thin film capacitor (i.e., TFC) having the top capacitor plate divided illustratively into two separate sections is shown in the top portion of the figure. In this illustrative example, the left side 202 of the capacitor is selected to provide an operating voltage level to a memory cache portion of a closely coupled electrical device, such as an IC directly mounted to the top surface of the TFC. The right side 204 of the illustrative TFC is selected to provide a different operating voltage level to a voltage sensitive logic core of the IC. Alternately, the two sides 202 and 204 may individually supply internal IC signals that need to be electrically isolated from one another due to simultaneous switching issues or other design reasons.

[00014] In the lower expanded side view portion of FIG.2, the region around the upper capacitor plate separation is shown. In this illustrative embodiment, the top capacitor plate is shown as being divided into only two sections, and the lower capacitor plate 208 is shown as being a single sheet of electrical conductor. The embodiments described herein are clearly not so limited, as was discussed above with reference to the FIG.1 illustrative example, where the lower capacitor plate is divided. The capacitor is formed on substrate 210 and has lower capacitor plate 208 covered by a high k dielectric material 206, shown as being continuous in this illustrative example for simplicity. The choice of dielectric material 206 will depend upon the specific application in which the embodiment is to be used. For example, in the low temperature co-fired ceramic art the high k dielectric material may be chosen to be barium strontium titanate or other similar materials. The high k dielectric 206 is shown as being a single continuous layer for simplicity, but the embodiment is not so limited, and the high k dielectric layer may be broken up into as many separate sections as may be most useful to the specific application which is practiced.

[00015] In FIG.3, an illustrative embodiment is shown, having a top view with a region 302 selected to provide a lower power supply voltage level to a minimum sized transistor core logic region of an IC, and a region 304 selected to provide a higher, or a lower, or a different power supply voltage level to a memory cache region of the same IC. The region 302 in this illustrative embodiment is seen in the expanded top view to be arranged to provide two different lower voltage power supply values to different regions of the core region of the IC by means of alternating stripes of top capacitor plate conductors, for example the stripes 306 having a connection to a different external power supply as compared to the stripes 308. The different power supplies may have the same voltage level and be separated from one another because of signal isolation issues, or the different power supplies may provide different voltage levels in response to individual region transistor operational differences according to the specific requirements of the application. The same separation of power supplies may also occur in the region 304 selected for use by the cache portion of the IC. For example, the higher voltage supply level region 304 may utilize two different power supply voltage levels for a cache memory section and for an I/O section. The I/O section of the IC in the case of what is known as a BiCMOS process, or other I/O type devices, may use bipolar junction transistors as the output device, and thus may require a different power supply level than the cache MOS

transistors.

[00016] As seen in the side view of the illustrative embodiment, the separated conductor stripes 306 and 308 of the top capacitor plate 302, sit on a high k dielectric layer 310, shown as being a continuous layer in figure 3 for simplicity. The embodiment is not so limited as shown above. The lower conductor forming the lower capacitor plate 312 is shown in this illustrative embodiment as being separated into individual conductor stripes, each one associated with a conductor stripe of the upper capacitor plate 302, but a solid lower capacitor plate attached to a reference voltage supply (e.g., ground) may be the preferred method in many specific applications. The lower capacitor plate conductors 312 are formed on a substrate 314, which may also have through hole conductors, internal level horizontal conductors, and/or another capacitor structure, such that just described, located on the bottom side of the substrate 314, as disclosed previously in conjunction with the description of FIG.1 and 2. [00017] With such an arrangement it is possible to provide a cache region of an IC with a higher supply voltage level capacitor 304, while providing two different lower voltage supply levels to portions of an internal core logic region using sections 306 and 308 of the lower power supply voltage capacitor region 302. The total amount of capacitance supplied to the different portions of the lower section 302 may be easily adjusted to the needs of the specific application by means of varying the relative sizes of the stripes 306 versus the size of the stripes 308.

[00018] An alternative method of controlling the total amount of capacitance provided to the different portions of either the lower 302 or higher 304 voltage supply regions of the IC is shown at the bottom of FIG.3 in side view, where an illustrative embodiment having two different high k dielectric layers 310 and 311 is shown. The total amount of capacitance provided to the different portions of the IC may still be controlled by varying the relative areas of conductor stripes 306 and 308 as before, but with this illustrative arrangement the thickness of the two high k dielectric layers may also be varied, as shown in the figure wherein layer 311 is shown as thinner than the other high k dielectric layer 310, or the material used as the high k dielectric may be different for the two layers, or a combination of the two methods may be used as appropriate for the specific application for which the embodiment is practiced.

[00019] The stacked capacitor arrangement of the illustrative embodiment shown in

FIG.3, the substrate 314, in addition to the features already discussed, may have the

vertical through hole connectors, the internal conductors and the dual sided top and bottom formed capacitor structures as discussed previously with respect to FIG.s 1 and 2 and with respect to the side by side stripe embodiment already discussed. [00020] In FIG.4, an illustrative embodiment of the TFC in use with a directly mounted IC is shown. The TFC capacitor 402 is shown in an embodiment having an organic substrate 404, which may be a multilayered printed circuit board, having a top side formed capacitor 406, and a bottom side formed capacitor 408. The capacitors may also be embedded in the substrate. The top and bottom capacitors may be connected in various ways, for example they may be totally isolated from one another and serve different portions of the mounted IC 412, or they may be connected to each other to essentially double the amount of available capacitance, or any combination of connections as needed for the specific application to which the TFC is applied.

[00021 ] The bottom surface of the TFC capacitor 402 has a number of connection pads shown to which external contacts maybe connected. For example, the illustrative embodiment shows an area array of pins 410 for connection to a through hole printed circuit board. Alternative connections might include gull wing leads for surface mount applications, ball grid arrays, or socket connector pins such as the full grid socket (i.e., FGS) shown in the figure. [00022] The top surface of the TFC capacitor 402 in this illustrative embodiment has an area array of connection pads arranged to receive and solder a packaged IC 412 using solder ball array 414. Alternative connection methods might include flip chip mounting of a non packaged silicon die using plated solder or gold bumps, or surface mounting a ceramic leaded IC package having an attached heat sink. [00023] With such an arrangement the IC 412 has a short electrical connection to any desired number of different power and reference supply voltage sources from the various portions of the TFC 402. The TFC 402 may also beneficially be used to provide a means of attaching the IC 412 to an electrical device using the electrical connection pins 410. Such an arrangement may have a benefit of allowing the more complete testing of IC 412 prior to assembly in a complete electronic device, due to the proper placement of the necessary capacitance for full speed IC testing.

[00024] Fig. 5 is a block diagram of an article of manufacture 502 according to various embodiments, such as a communications network, a computer, a memory system, a magnetic or optical disk, some other information storage device, and/or any type of

electronic device or system. The article 502 may comprise a processor 504 coupled to a machine accessible medium such as a memory 506, storing associated information (e.g., computer program instructions 508, and/or other data), and an input/output driver 510 connected to an external electrical device or electronic device by various means, such as bus or cable 512, which when accessed, results in a machine performing such actions as calculating a solution to a mathematical problem. Various ones of the elements of the article 502, for example the processor 504, may have instantaneous current issues that may benefit from use of the present embodiment to help alleviate and moderate the current variations using a closely coupled capacitor. As an illustrative example, the processor 504 may be beneficially packaged in a ceramic package directly on top of a TFC such as that discussed and shown previously in FIG.4. The embodiment may be applied to any of the component parts of the article 502 as well as to the processor 504. [00025] As another illustrative example, the article 502 may be a system such as a communication network element attached to other network elements (not shown for clarity) via a bus cable 512. The communications network may include a number of coupled network elements interconnected by a bus, such as shown as cable 512 in the figure. The network elements may include including a dipole antenna, unidirectional antenna, or other form of wireless interconnection capability in place of, or in conjunction with the wired cable 512. Among the various elements found in an illustrative communications network, there may be an electronic circuit that may benefit from use of the illustrative embodiments of the TFC described above. The electronic circuit or circuits in the communication network that may benefit from the described closely coupled TFC may include the local microprocessors 504, and the external line drivers such as the input/output driver 510 shown in the figure to send signals down the cable 512. The embodiment may be beneficial to any of the individual components of the shown system depending upon the specific application or use of the system. [00026] As another illustrative example, the article 502 may alternatively be a computer system, having a number of elements including calculating elements 504 such as a microprocessor, memory elements 506 storing program code 508, communication elements and input/output driver elements 510, and may be connected to other computer systems via a bus or cable 512, or by a wireless connection (not shown). One or more of these elements may benefit from use of the described TFC, in particular the I/O driver 510, and/or the calculating element 504, both of which may have instantaneous current issues

that a closely coupled TFC may improve. The embodiment may be beneficial to any of the individual components of the system depending upon the use. The embodiment may also be useful with more than one, or any number of the described capacitors used in each described element, which may also include such elements as charge pumps, filters, radio frequency applications, and differential AC couplers, among numerous other examples of the use of capacitors.

[00027] The accompanying figures that form a part hereof, show by way of illustration, and not of limitation, specific embodiments in which the subject matter of the disclosure may be practiced. The embodiments illustrated are described in sufficient detail to enable those skilled in the art to practice the teachings disclosed herein. Other embodiments may be utilized and derived therefrom, such that structural and logical substitutions and changes may be made without departing from the scope of this disclosure. This Detailed Description, therefore, is not to be taken in a limiting sense, and the scope of various embodiments is defined only by the appended claims, along with the full range of equivalents to which such claims are entitled.

[00028] Such embodiments of the inventive subject matter may be referred to herein, individually or collectively, by the term "invention" merely for convenience and without intending to voluntarily limit the scope of this application to any single invention or inventive concept if more than one is in fact disclosed. Thus, although specific embodiments have been illustrated and described herein, it should be appreciated that any arrangement calculated to achieve the same purpose may be substituted for the specific embodiments shown. This disclosure is intended to cover any and all adaptations or variations of the various embodiments. Combinations of the above embodiments, and other embodiments not specifically described herein, will be apparent to those of skill in the art upon reviewing the above description.

[00029] The Abstract of the Disclosure is provided to comply with 37 C.F.R.
§ 1.72(b), requiring an abstract that will allow the reader to quickly ascertain the nature of the technical disclosure. It is submitted with the understanding that it will not be used to interpret or limit the scope of meaning of the claims. In addition, in the foregoing Detailed Description, it may be seen that various features are grouped together in a single embodiment for the purpose of streamlining this disclosure and increasing its clarity. This method of disclosure is not to be interpreted as reflecting an intention that the claimed embodiments require more features than are expressly recited in each claim. Rather, as the following claims reflect, inventive subject matter lies in less than all features of a single disclosed embodiment. Thus the following claims are hereby incorporated into the Detailed Description, with each claim standing on its own as a separate embodiment.

「特表2008-515237およびWO2006039438より引用」

[Claims] ＩＣパッケージおよび相互接続アゼンブリのための高密度の相互接続システム

【特許請求の範囲】
【請求項１】
コンタクト面およびボンディング面を有する少なくとも1つのコンタクタ基板を有する第1のコネクタ構造であって、前記少なくとも1つのコンタクタ基板が前記コンタクト面に設置されかつそこから延在する少なくとも1つの導電性のモノシリックに形成された微細製作された応力金属スプリングコンタクトのアレイを有する、第1のコネクタ構造；
第1のコネクタ面および前記コネクタ面に対向する第2面を有する基板を有する第2のコネクタ構造であって、前記第1のコネクタ面に設置されかつ少なくとも1つの導電性のスプリングコンタクトの前記アレイに対応する、少なくとも1つの導電性のコンタクトパッドのアレイ、および前記第1のコネクタ面から前記第2面に延在する少なくとも1つの導電性のパスのアレイを有する、第2のコネクタ構造；および
互いに対して、少なくとも第1の位置と第2の位置との間で、前記第1のコネクタ構造および前記第2のコネクタ構造を、移動可能に位置付けかつ位置合せする、何れかのための手段
を有する装置。
【請求項２】
前記第1のコネクタ構造および前記第2のコネクタ構造を移動可能に位置付ける、および位置合せするの、何れかのための前記手段が、前記第1のコネクタ構造および前記第2のコネクタ構造の何れかを軸方向に位置付けるための手段を有する請求項1に記載の装置。
【請求項３】
前記第1のコネクタ構造および前記第2のコネクタ構造を機械的に付けるための手段を、さらに有する請求項1に記載の装置。
【請求項４】
前記付ける手段が、一時的な、取り外し可能な、および恒久的なの何れかである請求項3に記載の装置。
【請求項５】
前記付ける手段が、前記第1のコネクタ構造および前記第2のコネクタ構造間に、少なくともひとつのラッチ可能なインターフェースを有する請求項3に記載の装置。
【請求項６】
前記ラッチ可能なインターフェースが、前記第1のコネクタ構造および前記第2のコネクタ構造の何れかと関連した少なくとも1つのラッチエレメントを有する請求項5に記載の装置。
【請求項７】
前記少なくとも1つのラッチエレメントが、溝、リッジ、デテント、スプリング、ファスナ、ホール、キャッチ、およびそれらの任意の組み合わせの何れかを有する請求項6に記載の装置。
【請求項８】
前記第1のコネクタ構造および前記第2のコネクタ構造と関連し、かつ前記第1のコネクタ構造および前記第2のコネクタ構造の何れかからかつ前記第1のコネクタ構造および前記第2のコネクタ構造の他方へ延在する移動止めを、さらに有する請求項1に記載の装置。
【請求項９】
前記少なくとも1つのコンタクタ基板が、前記ボンディング面上の導電性のコンタクトのアレイ、およびそれぞれの導電性のスプリングコンタクトから対応する導電性のコンタクトへ延在する導電性のパスでのアレイを、さらに有する請求項1に記載の装置。
【請求項１０】
前記第1のコネクタ構造が、
第1の面および前記第1の面に対向する第2の面、および前記第1の面に設置された複数の電気的コンタクトを有するボード基板；および
前記ボード基板および前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間の少なくとも1つの電気的接続であって、前記電気的接続が、前記ボード基板の前記第1の面上の前記電気的コンタクトの少なくとも1つおよび前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間に設置された、電気的接続をさらに有する請求項9に記載の装置。
【請求項１１】
前記ボード基板および前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間の前記電気的接続が、ハンダボールおよびハンダ接合部接続の何れかを有する請求項10に記載の装置。
【請求項１２】
前記第1の位置および前記第2の位置の何れかの少なくとも1つにおいて、少なくとも1つの導電性のスプリングコンタクトが、少なくとも1つの導電性のコンタクトパッドに電気的に接続される請求項1に記載の装置。
【請求項１３】
前記第1のコネクタ構造および前記第2のコネクタ構造の何れかと関連した製品であって、前記製品が、複数の動作状態を有する、製品をさらに有し、前記製品の少なくとも1つ動作状態が、互いに対して、前記第1のコネクタ構造および前記第2のコネクタ構造の前記それぞれの位置と少なくとも部分的に関連した、請求項12に記載の装置。
【請求項１４】
少なくとも前記第1の位置および前記第2の位置において、少なくとも1つの導電性のスプリングコンタクトが、少なくとも1つの導電性のコンタクトパッドに電気的に接続される請求項1に記載の装置。
【請求項１５】
ファン・アウトが、前記第1のコネクタ構造および前記第2のコネクタ構造の何れかにより；
前記第1のコネクタ構造に対して、前記少なくとも1つのコンタクタ基板が、前記ボンディング面上の導電性のコンタクトのアレイ、およびそれぞれの導電性のスプリングコンタクトから対応する導電性のコンタクトへ延在する導電性のパスのアレイをさらに有し、前記コンタクト面上の少なくとも2つの導電性のスプリングコンタクト間の前記距離が、前記ボンディング面上の前記導電性のコンタクトの任意間の前記距離より小さいように；および
前記第2のコネクタ構造に対して、前記第2のコネクタ構造の前記第1のコネクタ面上の少なくとも1つの導電性のコンタクトパッドの前記アレイが、複数の導電性のコンタクトパッドを有し、前記第2のコネクタ構造が、前記第2面上に電気的コンタクトのアレイをさらに有し、前記第1のコネクタ面上の少なくとも2つの導電性のコンタクトパッド間の前記距離が、前記第2面上の前記電気的コンタクトの任意の間の前記距離より小さいように、設けられる請求項1に記載の装置。
【請求項１６】
前記第2のコネクタ構造が、前記第1のコネクタ面上の前記導電性のコンタクトパッドの少なくとも1つに設置されたハンダボールを有するアレイを、さらに有する請求項1に記載の装置。
【請求項１７】
前記スプリングコンタクトが、前記第1のコネクタ構造および前記第2のコネクタ構造が、少なくとも1つの位置において、互いに隣接している時、前記スプリングコンタクが、前記ハンダボールに対して軸方向に位置づけられるように、リーディング先端を定義する請求項16に記載の装置。
【請求項１８】
前記ハンダボールが、凸状のコンタクト面を定義し、かつ前記リーディング先端が、傾斜したリーディング面、水平の中央面および前記ハンダボールの傾斜したトレーリング面の何れかと位置合せされる、請求項17に記載の装置。
【請求項１９】
前記スプリングコンタクトの少なくとも2つが、関連したハンダボールに加えられたそれぞれの横方向の力を相殺するために、設置された、請求項18に記載の装置。
【請求項２０】
少なくとも2つのスプリングコンタクトが各ハンダボールと関連した請求項18に記載の装置。
【請求項２１】
前記スプリングコンタクトの少なくとも2つが、それらのそれぞれのリーディング先端および関連したハンダボール間に加えられたそれぞれの横方向の力を相殺するために、設置された請求項20に記載の装置。
【請求項２２】
前記第2のコネクタ構造が、前記基板の前記裏面に設置された少なくとも1つエレメントをさらに有し、前記エレメントが、第2の基板、コンポーネント、ヒートシンク、およびコネクタの何れかを有する請求項1に記載の装置。
【請求項２３】
少なくとも1つ構造上のエレメントをさらに有し；
前記少なくとも1つのコンタクタ基板の前記ボンディング面が、前記構造上のエレメントをコンタクトし；かつ
前記少なくとも1つのコンタクタ基板の各々がパッケージアゼンブリを有する請求項1に記載の装置。
【請求項２４】
前記構造上のエレメントが、ヒートシンク、キャリア、および表面実装パッケージの何れかを有する請求項23に記載の装置。
【請求項２５】
前記スプリングコンタクトが、フレキシブルなスプリング、コンプライアントなスプリング、および長くなった弾力のあるプローブエレメントの何れかを有する請求項1に記載の装置。
【請求項２６】
前記コンタクタ基板が、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路の何れかを有する請求項1に記載の装置。
【請求項２７】
前記第2のコネクタ構造の前記基板が、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路の何れかを有する請求項1に記載の装置。
【請求項２８】
導電性のモノシリックに形成された微細製作された応力金属スプリングコンタクトの前記アレイが、
犠牲的な基板および一時的な基板の何れかの上に形成され、その後、除去され、かつ前記コンタクタ基板に付けられる；または
前記コンタクタ基板上の所定の位置に形成される、請求項1に記載の装置。
【請求項２９】
プロセスであって：
コンタクト面およびボンディング面を有する少なくとも1つのコンタクタ基板を有する第1のコネクタ構造を提供するステップであって、前記少なくとも1つのコンタクタ基板が、前記コンタクト面に設置され、かつそこから延在する少なくとも1つ導電性のモノシリックに形成された応力金属スプリングコンタクトのアレイを有する、ステップ；
第1のコネクタ面および前記コネクタ面に対向する第2面を有する基板を有する第2のコネクタ構造を提供するステップであって、前記第1のコネクタ面に設置されかつ少なくとも1つの導電性のスプリングコンタクトの前記アレイに対応する、少なくとも1つの導電性のコンタクトパッドのアレイ、および前記第1のコネクタ面から前記コネクタ面に対向する前記第2のコネクタ構造の外側面に延在する少なくとも1つの導電性のパスのアレイを有する、ステップ；および
前記第1のコネクタ構造および前記第2のコネクタ構造を、互いに対して、少なくとも第1の位置および第2の位置間で、位置合せ可能に位置付けるステップを有するプロセス。
【請求項３０】
前記第1のコネクタ構造および前記第2のコネクタ構造を一緒に機械的に付けるステップを、さらに有する請求項29に記載のプロセス。
【請求項３１】
前記第1のコネクタ構造および前記第2のコネクタ構造が、一時的に、取り外し可能におよび恒久的に、の何れかで付けられる請求項29に記載のプロセス。
【請求項３２】
前記第1のコネクタ構造の前記コンタクト面および前記第2のコネクタ構造の前記第1のコネクタ面が、互いに平らである請求項29に記載のプロセス。
【請求項３３】
導電性のモノシリックに形成された微細製作された応力金属スプリングコンタクトの前記アレイが、
犠牲的な基板および一時的な基板の何れかの上に形成され、その後、除去され、かつ前記コンタクタ基板に付けられる；または
前記コンタクタ基板上の所定の位置に形成される、請求項29に記載のプロセス。
【請求項３４】
装置であって：
コンタクト面およびボンディング面を有する少なくとも1つのコンタクタ基板を有する第1のコネクタ構造であって、前記少なくとも1つのコンタクタ基板が、前記コンタクト面に設置され、かつそこから延在する、少なくとも1つの導電性のモノシリックに形成された微細製作されたスプリングコンタクトのアレイを有する第1のコネクタ構造；
第1のコネクタ面および前記コネクタ面に対向する第2面を有する基板を有する第2のコネクタ構造であって、前記第1のコネクタ面に設置されかつ少なくとも1つの導電性のスプリングコンタクトの前記アレイに対応する、少なくとも1つの導電性のコンタクトパッドのアレイ、および前記第1のコネクタ面から前記第2面に延在する少なくとも1つの導電性のパスのアレイを有する、第2のコネクタ構造；および
互いに対して、少なくとも第1の位置および第2の位置間で、前記第1のコネクタ構造および前記第2のコネクタ構造を移動可能に位置付ける、および位置合せする何れかの手段を有する装置。
【請求項３５】
前記第1のコネクタ構造および前記第2のコネクタ構造を移動可能に位置付ける、および位置合せする、の何れかのための前記手段が、前記第1のコネクタ構造および前記第2のコネクタ構造の何れかを軸方向に位置付けるための手段を有する請求項34に記載の装置。
【請求項３６】
前記第1のコネクタ構造および前記第2のコネクタ構造を機械的に付けるための手段をさらに有する請求項34に記載の装置。
【請求項３７】
前記付ける手段が、一時的な、取り外し可能な、および恒久的なの何れかである請求項36に記載の装置。
【請求項３８】
前記付ける手段が、前記第1のコネクタ構造および前記第2のコネクタ構造間に、少なくともひとつのラッチ可能なインターフェースを有する請求項36に記載の装置。
【請求項３９】
前記ラッチ可能なインターフェースが、前記第1のコネクタ構造および前記第2のコネクタ構造の何れかと関連した少なくとも1つのラッチエレメントを有する請求項38に記載の装置。
【請求項４０】
前記少なくとも1つのラッチエレメントが、溝、リッジ、デテント、スプリング、ファスナ、ホール、キャッチ、およびそれらの任意の組み合わせの何れかを有する請求項39に記載の装置。
【請求項４１】
前記第1のコネクタ構造および前記第2のコネクタ構造と関連し、かつ前記第1のコネクタ構造および前記第2のコネクタ構造の何れかからかつ前記第1のコネクタ構造および前記第2のコネクタ構造の他方へ延在する移動止めをさらに有する請求項34に記載の装置。
【請求項４２】
前記少なくとも1つのコンタクタ基板が、前記ボンディング面上の導電性のコンタクトのアレイ、およびそれぞれの導電性のスプリングコンタクトから対応する導電性のコンタクトへ延在する導電性のパスでのアレイを、さらに有する請求項34に記載の装置。
【請求項４３】
前記第1のコネクタ構造が、
第1の面および前記第1の面に対向する第2の面、および前記第1の面に設置された複数の電気的コンタクトを有するボード基板；および
前記ボード基板および前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間の少なくとも1つの電気的接続であって、前記電気的接続が、前記ボード基板の前記第1の面上の前記電気的コンタクトの少なくとも1つおよび前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間に設置された、電気的接続をさらに有する請求項42に記載の装置。
【請求項４４】
前記ボード基板および前記スプリングコンタクト基板の前記ボンディング面上に設置された少なくとも1つのコンタクト間の前記電気的接続が、ハンダボールおよびハンダ接合部接続の何れかを有する請求項43に記載の装置。
【請求項４５】
前記第1の位置および前記第2の位置の何れかの少なくとも1つにおいて、少なくとも1つの導電性のスプリングコンタクトが、少なくとも1つの導電性のコンタクトパッドに電気的に接続される請求項34に記載の装置。
【請求項４６】
前記第1のコネクタ構造および前記第2のコネクタ構造の何れかと関連した製品であって、前記製品が、複数の動作状態を有する、製品をさらに有し、前記製品の少なくとも1つ動作状態が、互いにに対して、前記第1のコネクタ構造および前記第2のコネクタ構造の前記それぞれの位置と少なくとも部分的に関連した、請求項45に記載の装置。
【請求項４７】
少なくとも前記第1の位置および前記第2の位置において、少なくとも1つの導電性のスプリングコンタクトが、少なくとも1つの導電性のコンタクトパッドに電気的に接続される請求項34に記載の装置。
【請求項４８】
ファン・アウト前記第1のコネクタ構造および前記第2のコネクタ構造の何れかにより、；
前記第1のコネクタ構造に対して、前記少なくとも1つのコンタクタ基板が、前記ボンディング面上の導電性のコンタクトのアレイ、およびそれぞれの導電性のスプリングコンタクトから対応する導電性のコンタクトへ延在する導電性のパスのアレイをさらに有し、前記コンタクト面上の少なくとも2つの導電性のスプリングコンタクト間の前記距離が、前記ボンディング面上の前記導電性のコンタクトの任意間の前記距離より小さいように；および
前記第2のコネクタ構造に対して、前記第2のコネクタ構造の前記第1のコネクタ面上の少なくとも1つの導電性のコンタクトパッドの前記アレイが、複数の導電性のコンタクトパッドを有し、前記第2のコネクタ構造前記第2面上に電気的コンタクトのアレイをさらに有し、前記第1のコネクタ面上の少なくとも2つの導電性のコンタクトパッド間の前記距離が、前記第2面上の前記電気的コンタクトの任意の間の前記距離より小さいように、設けられる請求項34に記載の装置。
【請求項４９】
前記第2のコネクタ構造が、前記第1のコネクタ面上の前記導電性のコンタクトパッドの少なくとも1つに設置されたハンダボールを有するアレイを、さらに有する請求項34に記載の装置。
【請求項５０】
前記スプリングコンタクトが、前記第1のコネクタ構造および前記第2のコネクタ構造が少なくとも1つの位置において互いに隣接している時、前記スプリングコンタクが、前記ハンダボールに対して軸方向に位置づけられるように、リーディング先端を定義する請求項49に記載の装置。
【請求項５１】
前記ハンダボールが、凸状のコンタクト面を定義し、かる前記リーディング先端が、傾斜したリーディング面、水平の中央面および前記ハンダボールの傾斜したトレーリング面の何れかと位置合せされる請求項50に記載の装置。
【請求項５２】
前記スプリングコンタクト少なくとも2つが、関連したハンダボールに加えられたそれぞれの横方向の力を相殺するために、設置された請求項51に記載の装置。
【請求項５３】
少なくとも2つのスプリングコンタクトが、各ハンダボールと関連した請求項51に記載の装置。
【請求項５４】
前記スプリングコンタクト少なくとも2つが、それらのそれぞれのリーディング先端および関連したハンダボール間に加えられたそれぞれの横方向の力を相殺するために、設置された請求項53記載の装置。
【請求項５５】
前記第2のコネクタ構造が、前記基板の前記裏面に設置された少なくとも1つエレメントをさらに有し、前記エレメントが、第2の基板、コンポーネント、ヒートシンク、およびコネクタの何れかを有する請求項34に記載の装置。
【請求項５６】
少なくとも1つ構造上のエレメントをさらに有し；
前記少なくとも1つのコンタクタ基板の前記ボンディング面が、前記構造上のエレメントをコンタクトし；かつ
前記少なくとも1つのコンタクタ基板の各々がパッケージアゼンブリを有する請求項34に記載の装置。
【請求項５７】
前記構造上のエレメントが、ヒートシンク、キャリア、および表面実装パッケージの何れかを有する請求項56に記載の装置。
【請求項５８】
前記スプリングコンタクトが、フレキシブルなスプリング、コンプライアントなスプリング、および長くなった弾力のあるプローブエレメントの何れかを有する請求項34に記載の装置。
【請求項５９】
前記スプリングコンタクトが応力金属スプリングを有する請求項34に記載の装置。
【請求項６０】
前記コンタクタ基板が、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路の何れかを有する請求項34に記載の装置。
【請求項６１】
前記第2のコネクタ構造の前記基板が、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路の何れかを有する請求項34に記載の装置。
【請求項６２】
導電性のモノシリックに形成された微細製作されたスプリングコンタクトの前記アレイが、
犠牲的な基板および一時的な基板の何れかの上に形成され、その後、除去され、かつ前記コンタクタ基板に付けられる；または
前記コンタクタ基板上の所定の位置に形成される請求項34に記載の装置。
【請求項６３】
プロセスであて：
コンタクト面およびボンディング面を有する少なくとも1つのコンタクタ基板を有する第1のコネクタ構造を提供するステップであって、前記少なくとも1つのコンタクタ基板が、前記コンタクト面に設置され、かつそこから延在する、少なくとも1つ導電性のモノシリックに形成されたスプリングコンタクトのアレイを有する、ステップ；
第1のコネクタ面および前記コネクタ面に対向する第2面を有する基板を有する第2のコネクタ構造を提供するステップであって、前記第1のコネクタ面に設置されかつ少なくとも1つの導電性のスプリングコンタクトの前記アレイに対応する、少なくとも1つの導電性のコンタクトパッドのアレイ、および 前記第1のコネクタ面から前記コネクタ面に対向する前記第2のコネクタ構造の外側面に延在する少なくとも1つの導電性のパスのアレイを有する、ステップ；および
前記第1のコネクタ構造および前記第2のコネクタ構造を、互いに対して、少なくとも第1の位置および第2の位置間で、位置合わせ可能に位置付けるステップを有する、プロセス。
【請求項６４】
前記第1のコネクタ構造および前記第2のコネクタ構造を一緒に機械的に付けるステップを、さらに有する請求項63に記載のプロセス。
【請求項６５】
前記第1のコネクタ構造および前記第2のコネクタ構造が、一時的に、取り外し可能におよび恒久的に、の何れかで付けられる請求項63に記載のプロセス。
【請求項６６】
前記第1のコネクタ構造の前記コンタクト面および前記第2のコネクタ構造の前記第1のコネクタ面が、互いに平らである請求項63に記載のプロセス。
【請求項６７】
前記スプリングコンタクトが応力金属スプリングを有する請求項63に記載のプロセス。
【請求項６８】
導電性のモノシリックに形成された微細製作されたスプリングコンタクトの前記アレイが、
犠牲的な基板および一時的な基板の何れかの上に形成され、その後、除去され、かつ前記コンタクタ基板に付けられる；または
前記コンタクタ基板上の所定の位置に形成される、請求項63に記載のプロセス。

1. An apparatus, comprising: a first connector structure comprising at least one contactor substrate having a contact surface and a bonding surface, the at least one contactor substrate comprising an array of at least one electrically conductive monolithically formed micro-fabricated stress metal spring contact located on and extending from the contact surface; a second connector structure comprising a substrate having a first connector surface and a second surface opposite the connector surface, and comprising an array of at least one electrically conductive contact pad located on the first connector surface and corresponding to the array of at least one electrically conductive spring contact, and an array of at least one electrically conductive path extending from the first connector surface to the second surface; and means for any of movably positioning and aligning the first connector structure and the second connector structure between at least a first position and a second position with respect to each other.

2. The apparatus of Claim 1 , wherein the means for any of movably positioning and aligning the first connector structure and the second connector structure comprises means for axially positioning any of the first connector structure and the second connector structure.

3. The apparatus of Claim 1 , further comprising: means for mechanically affixing the first connector structure and the second connector structure.

4. The apparatus of Claim 3, wherein the affixing means is any of temporary, demountable, and permanent.

5. The apparatus of Claim 3, wherein the affixing means comprises at least one latchable interface between the first connector structure and the second connector structure.

6. The apparatus of Claim 5, wherein the latchable interface comprises at least one latch element associated with any of the first connector structure and the second connector structure.

7. The apparatus of Claim 6, wherein the at least one latch element comprises any of a groove, a ridge, a detent, a spring, a fastener, a hole, a catch, and any combination thereof.

8. The apparatus of Claim 1 , further comprising: a travel stop associated with and extending from any of the first connector structure and the second connector structure and toward the other of the first connector structure and the second connector structure.

9. The apparatus of Claim 1 , wherein the at least one contactor substrate further comprises an array of electrically conductive contacts on the bonding surface, and an array of at electrically conductive paths extending from respective electrically conductive spring contacts to corresponding electrically conductive contacts.

10. The apparatus of Claim 9, wherein the first connector structure further comprises a board substrate having a first side and a second side opposite the first side, and a plurality of electrical contacts located on the first side; and at least one electrical connection between the board substrate and at least one contact located on the bonding surface of the spring contact substrate, the electrical connection located between at least one of the electrical contacts on the first side of the board substrate and the at least one contact located on the bonding surface of the spring contact substrate.

11. The apparatus of Claim 10, wherein the electrical connection between the board substrate and the at least one contact located on the bonding surface of the spring contact substrate comprises any of a solder ball and a solder joint connection.

12. The apparatus of Claim 1 , wherein in at least one of any of the first position and the second position, at least one electrically conductive spring contact is electrically connected to at least one electrically conductive contact pad.

13. The apparatus of Claim 12, further comprising an article of manufacture associated with any the first connector structure and the second connector structure, the article of manufacture having a plurality of operating states, wherein at least one operating state of the article of manufacture is at least partially associated with the respective position of the first connector structure and the second connector structure relative to each other.

14. The apparatus of Claim 1 , wherein in at least the first position and the second position, at least one electrically conductive spring contact is electrically connected to at least one electrically conductive contact pad.

15. The apparatus of Claim 1 , wherein fan-out is provided by any of the first connector structure and the second connector structure; such that for the first connector structure, the at least one contactor substrate further comprises an array of electrically conductive contacts on the bonding surface, and an array of electrically conductive paths extending from respective electrically conductive spring contacts to corresponding electrically conductive contacts, wherein the distance between at least two electrically conductive spring contacts on the contact surface is less than the distance between any of the electrically conductive contacts on the bonding surface; and such that for the second connector structure, the array of at least one electrically conductive contact pad on the first connector surface of the second connector structure comprises a plurality of electrically conductive contact pads, wherein the second connector structure further comprises an array of electrical contacts on the second surface, wherein that the distance between at least two electrically conductive contact pads on the first connector surface is less than the distance between any of the electrical contacts on the second surface.

16. The apparatus of Claim 1 , wherein the second connector structure further comprises an array comprising a solder ball located on at least one of the electrically conductive contact pads on the first connector surface.

17. The apparatus of Claim 16, wherein the spring contacts define a leading tip; such that when the first connector structure and the second connector structure are in at least one position proximate to each other, the spring contacts are axially positioned with respect to the solder balls.

18. The apparatus of Claim 17, wherein the solder balls define a convex contact surface, and wherein the leading tips are aligned with any of an inclined leading face, horizontal center face and an inclined trailing face of the solder balls.

19. The apparatus of claim 18, wherein at least two of the spring contacts are located to offset respective lateral forces applied to associated solder balls.

20. The apparatus of Claim 18, wherein at least two spring contacts are associated with each solder ball.

21. The apparatus of claim 20, wherein at least two of the spring contacts are located to offset respective lateral forces applied between their respective leading tips and associated solder balls.

22. The apparatus of Claim 1 , wherein the second connector structure further comprises at least one element located on the back surface of the substrate, the element comprising any of a second substrate, a component, a heat sink, and a connector.

23. The apparatus of Claim 1 , further comprising: at least one structural element; wherein the bonding surface of the at least one contactor substrate is in contact with the structural element; and

wherein each of the at least one contactor substrate comprises a package assembly.

24. The apparatus of Claim 23, wherein the structural element comprises any of a heat sink, a carrier, and a surface mount package.

25. The apparatus of Claim 1 , wherein the spring contacts comprise any of flexible springs, compliant springs, and elongate resilient probe elements.

26. The apparatus of Claim 1 , wherein the contactor substrate comprises any of ceramic, multi-layer ceramic, glass ceramic, glass, quartz, glass epoxy, FR-4, polyimide, a semiconductor wafer, silicon, a printed circuit board, one or more flip chip semiconductor devices, one or more packaged semiconductor devices, a semiconductor integrated circuit, and a hybrid integrated circuit.

27. The apparatus of Claim 1 , wherein the substrate of the second connector structure comprises any of ceramic, multi-layer ceramic, glass ceramic, glass, quartz, glass epoxy, FR-4, polyimide, a semiconductor wafer, silicon, a printed circuit board, one or more flip chip semiconductor devices, one or more packaged semiconductor devices, a semiconductor integrated circuit, and a hybrid integrated circuit.

28. The apparatus of Claim 1 , wherein the array of electrically conductive monolithically formed micro-fabricated stress metal spring contacts is either formed on any of a sacrificial substrate and a temporary substrate and thereafter removed and affixed to the contactor substrate; or formed in place on the contactor substrate.

29. A process, comprising the steps of: providing a first connector structure comprising at least one contactor substrate having a contact surface and a bonding surface, the at least one contactor substrate comprising an array of at least one electrically conductive monolithically

formed stress metal spring contact located on and extending from the contact surface; providing a second connector structure comprising a substrate having a first connector surface and a second surface opposite the connector surface, and comprising an array of at least one electrically conductive contact pad located on the first connector surface and corresponding to the array of at least one electrically conductive spring contact, and an array of at least one electrically conductive path extending from the first connector surface to an outer surface of the second connector structure opposite the connector surface; and alignably positioning the first connector structure and the second connector structure between at least a first position and a second position with respect to each other.

30. The process of Claim 29, further comprising the step of: mechanically affixing the first connector structure and the second connector structure together.

31. The process of Claim 29, wherein the first connector structure and the second connector structure are affixed any of temporarily, demountably and permanently.

32. The process of Claim 29, wherein the contact surface of the first connector structure and the first connector surface of the second connector structure are planar to each other.

33. The process of Claim 29, wherein the array of electrically conductive monolithically formed micro-fabricated stress metal spring contacts is either formed on any of a sacrificial substrate and a temporary substrate and thereafter removed and affixed to the contactor substrate; or formed in place on the contactor substrate.

34. An apparatus, comprising: a first connector structure comprising at least one contactor substrate having a contact surface and a bonding surface, the at least one contactor substrate

comprising an array of at least one electrically conductive monolithically formed micro-fabricated spring contact located on and extending from the contact surface; a second connector structure comprising a substrate having a first connector surface and a second surface opposite the connector surface, and comprising an array of at least one electrically conductive contact pad located on the first connector surface and corresponding to the array of at least one electrically conductive spring contact, and an array of at least one electrically conductive path extending from the first connector surface to the second surface; and means for any of movably positioning and aligning the first connector structure and the second connector structure between at least a first position and a second position with respect to each other.

35. The apparatus of Claim 34, wherein the means for any of movably positioning and aligning the first connector structure and the second connector structure comprises means for axially positioning any of the first connector structure and the second connector structure.

36. The apparatus of Claim 34, further comprising: means for mechanically affixing the first connector structure and the second connector structure.

37. The apparatus of Claim 36, wherein the affixing means is any of temporary, demountable, and permanent.

38. The apparatus of Claim 36, wherein the affixing means comprises at least one latchable interface between the first connector structure and the second connector structure.

39. The apparatus of Claim 38, wherein the latchable interface comprises at least one latch element associated with any of the first connector structure and the second connector structure.

40. The apparatus of Claim 39, wherein the at least one latch element comprises any of a groove, a ridge, a detent, a spring, a fastener, a hole, a catch, and any combination thereof.

41. The apparatus of Claim 34, further comprising: a travel stop associated with and extending from any of the first connector structure and the second connector structure and toward the other of the first connector structure and the second connector structure.

42. The apparatus of Claim 34, wherein the at least one contactor substrate further comprises an array of electrically conductive contacts on the bonding surface, and an array of at electrically conductive paths extending from respective electrically conductive spring contacts to corresponding electrically conductive contacts.

43. The apparatus of Claim 42, wherein the first connector structure further comprises a board substrate having a first side and a second side opposite the first side, and a plurality of electrical contacts located on the first side; and at least one electrical connection between the board substrate and at least one contact located on the bonding surface of the spring contact substrate, the electrical connection located between at least one of the electrical contacts on the first side of the board substrate and the at least one contact located on the bonding surface of the spring contact substrate.

44. The apparatus of Claim 43, wherein the electrical connection between the board substrate and the at least one contact located on the bonding surface of the spring contact substrate comprises any of a solder ball and a solder joint connection.

45. The apparatus of Claim 34, wherein in at least one of any of the first position and the second position, at least one electrically conductive spring contact is electrically connected to at least one electrically conductive contact pad.

46. The apparatus of Claim 45, further comprising an article of manufacture associated with any the first connector structure and the second connector structure, the article of manufacture having a plurality of operating states, wherein at least one operating state of the article of manufacture is at least partially associated with the respective position of the first connector structure and the second connector structure relative to each other.

47. The apparatus of Claim 34, wherein in at least the first position and the second position, at least one electrically conductive spring contact is electrically connected to at least one electrically conductive contact pad.

48. The apparatus of Claim 34, wherein fan-out is provided by any of the first connector structure and the second connector structure; such that for the first connector structure, the at least one contactor substrate further comprises an array of electrically conductive contacts on the bonding surface, and an array of electrically conductive paths extending from respective electrically conductive spring contacts to corresponding electrically conductive contacts, wherein the distance between at least two electrically conductive spring contacts on the contact surface is less than the distance between any of the electrically conductive contacts on the bonding surface; and such that for the second connector structure, the array of at least one electrically conductive contact pad on the first connector surface of the second connector structure comprises a plurality of electrically conductive contact pads, wherein the second connector structure further comprises an array of electrical contacts on the second surface, wherein that the distance between at least two electrically conductive contact pads on the first connector surface is less than the distance between any of the electrical contacts on the second surface.

49. The apparatus of Claim 34, wherein the second connector structure further comprises an array comprising a solder ball located on at least one of the electrically conductive contact pads on the first connector surface.

50. The apparatus of Claim 49, wherein the spring contacts define a leading tip;

such that when the first connector structure and the second connector structure are in at least one position proximate to each other, the spring contacts are axially positioned with respect to the solder balls.

51. The apparatus of Claim 50, wherein the solder balls define a convex contact surface, and wherein the leading tips are aligned with any of an inclined leading face, horizontal center face and an inclined trailing face of the solder balls.

52. The apparatus of claim 51 , wherein at least two of the spring contacts are located to offset respective lateral forces applied to associated solder balls.

53. The apparatus of Claim 51 , wherein at least two spring contacts are associated with each solder ball.

54. The apparatus of claim 53, wherein at least two of the spring contacts are located to offset respective lateral forces applied between their respective leading tips and associated solder balls.

55. The apparatus of Claim 34, wherein the second connector structure further comprises at least one element located on the back surface of the substrate, the element comprising any of a second substrate, a component, a heat sink, and a connector.

56. The apparatus of Claim 34, further comprising: at least one structural element; wherein the bonding surface of the at least one contactor substrate is in contact with the structural element; and wherein each of the at least one contactor substrate comprises a package assembly.

57. The apparatus of Claim 56, wherein the structural element comprises any of a heat sink, a carrier, and a surface mount package.

58. The apparatus of Claim 34, wherein the spring contacts comprise any of flexible springs, compliant springs, and elongate resilient probe elements.

59. The apparatus of Claim 34, wherein the spring contacts comprise stress metal springs.

60. The apparatus of Claim 34, wherein the contactor substrate comprises any of ceramic, multi-layer ceramic, glass ceramic, glass, quartz, glass epoxy, FR-4, polyimide, a semiconductor wafer, silicon, a printed circuit board, one or more flip chip semiconductor devices, one or more packaged semiconductor devices, a semiconductor integrated circuit, and a hybrid integrated circuit.

61. The apparatus of Claim 34, wherein the substrate of the second connector structure comprises any of ceramic, multi-layer ceramic, glass ceramic, glass, quartz, glass epoxy, FR-4, polyimide, a semiconductor wafer, silicon, a printed circuit board, one or more flip chip semiconductor devices, one or more packaged semiconductor devices, a semiconductor integrated circuit, and a hybrid integrated circuit.

62. The apparatus of Claim 34, wherein the array of electrically conductive monolithically formed micro-fabricated spring contacts is either formed on any of a sacrificial substrate and a temporary substrate and thereafter removed and affixed to the contactor substrate; or formed in place on the contactor substrate.

63. A process, comprising the steps of: providing a first connector structure comprising at least one contactor substrate having a contact surface and a bonding surface, the at least one contactor substrate comprising an array of at least one electrically conductive monolithically formed spring contact located on and extending from the contact surface; providing a second connector structure comprising a substrate having a first connector surface and a second surface opposite the connector surface, and comprising an array of at least one electrically conductive contact pad located on the

first connector surface and corresponding to the array of at least one electrically conductive spring contact, and an array of at least one electrically conductive path extending from the first connector surface to an outer surface of the second connector structure opposite the connector surface; and alignably positioning the first connector structure and the second connector structure between at least a first position and a second position with respect to each other.

64. The process of Claim 63, further comprising the step of: mechanically affixing the first connector structure and the second connector structure together.

65. The process of Claim 63, wherein the first connector structure and the second connector structure are affixed any of temporarily, demountably and permanently.

66. The process of Claim 63, wherein the contact surface of the first connector structure and the first connector surface of the second connector structure are planar to each other.

67. The process of Claim 63, wherein the spring contacts comprise stress metal springs.

68. The process of Claim 63, wherein the array of electrically conductive monolithically formed micro-fabricated spring contacts is either formed on any of a sacrificial substrate and a temporary substrate and thereafter removed and affixed to the contactor substrate; or formed in place on the contactor substrate.

「特表2008-533441およびWO2006086512より引用」

ＩＣパッケージおよび相互接続アゼンブリのための高密度の相互接続システム

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、高密度の相互接続アゼンブリシステムの分野に関し、特に、より詳細には、半導体デバイスのテスト、およびパッケージングの分野に関する。さらに詳細には、本発明は、性能、信頼性、使い易さを改善し、かつ所有コストを下げる、微細製作されたスプリングコンタクト、およびこれらの改良を取り入れた、高密度の相互接続アゼンブリおよびテストシステムに関する。
【背景技術】
【０００２】
半導体集積回路(IC)設計、処理、および実装技術における進歩は、各ダイ上の入出力(I/O)パッド数および密度の増加に至った。しかしながら、ポータブルコンピュータ、携帯電話、 PDA等のポータブルな電子システムのサイズは、新しい特徴および機能を追加しているが、小型化し続けている。デジタルカメラおよびカムコーダ、グローバルポジショニングシステム、および取り外し可能なメモリーカードのような新たな特徴および機能性は、現時点で、ポータブルおよび／または高密度の電子システムに、引き続き統合されている。サイズの減少、並びに新しいコンポーネントを加えるための追加のスペースを提供するために、ポータブルな電子システム内のコンポーネントの厚さを減少させることは、望ましい。
【０００３】
ポータブルな電子システムの長さおよび幅が、使い易いキーパッドおよび／または読み易いディスプレイを典型的に含む、快適なユーザ・インタフェースを提供する必要性により限定されるが、いつの時点でも、システムの各クラスに対して受け入れ可能な物理的サイズの範囲が存在する。しかし大部分のポータブル電子機器システムのサイズは、次第に減少する傾向にある。
【０００４】
システムおよびコンポーネントの製造されるサイズが減少し続けるにつれて、エネルギー消費および熱放散の管理は、システムのレベルおよび個々のコンポーネントレベルの両方において、ますます重要になる。より小さなスペースが、電源および熱放散構造に利用可能である。パッケージング、および相互接続のレベルで、このことは、戦略および解決が、適切な熱管理を提供し、かつコンポーネント間のインターフェースで生じる熱膨張係数(TCE)のミスマッチにより発生する応力に対応しなければならないことを意味する。
【０００５】
コンポーネントのサイズおよび厚さの減少は、また、コンポーネント間の信号パス長さの減少により、性能改良とも一致する。各ダイ上の入出力(I/O)パッド数および密度の増加にもかかわらず、電子システムの面積(foot print)および厚さは、これらのシステムに集積される個々のコンポーネントおよび／またはデバイスが、各世代技術とともに減少する傾向があるので、小型化し続ける。歴史的に、電気的相互接続は、金属プレス加工および曲げ加工のような従来の製作技術を使用して、個々のコンポーネント、例えば、コンタクトとして形成された。従来の組み立て方法を使用して、個々のコンタクトは、完成したコンタクタおよび／またはコネクタに組み立てられる。従来の製作および組み立て方法は、コンタクトの数、および密度が増加するにつれて、いっそう、複雑かつ高価になる。
【０００６】
微細製作されたスプリングコンタクトは、従来製作されたスプリングコンタクトと関連した制限の多くを克服することができる。微細製作されたスプリングコンタクトは、当業者に公知の技術をベースにした様々なフォトリソグラフィ、例えば、スプリングコンタクトスケルトンを作成するためにワイヤーボンド、および完全なスプリングコンタクト構造を形成するためにMEMS（マイクロエレクトロメカニカルシステム(Micro-Electro-Mechanical Systems)）または電気めっきプロセスを使用するような、MEMS製作プロセスおよびハイブリッドプロセスを使用して、製作可能である。特許文献１(Khandros等)、特許文献２(Mathieu等)、特許文献３(Eldridge等)、特許文献４(Eldridge等)、特許文献５(Eldridge等)、特許文献６(Khandros等)、特許文献７(Dozier等)、および特許文献８(Khandros等)に開示してあるように、スプリングコンタクトのアレイは、それらを予め製作しかつコンタクタ基板へ（シーケンシャルに、または大量に並列しての何れかで）移すことにより、または続いて起こるバッチモードプロセス、例えば、電気めっきと共にワイヤーボンダーを使用して、スプリングコンタクトアレイの各エレメントを直接コンタクタ基板上に組み立てることにより、コンタクタ基板に実装可能である。
【０００７】
これに代えて、微細製作されたスプリングコンタクトのアレイは、半導体集積回路を製作するため、に一般に使用されるような、厚いまたは薄い膜フォトリソグラフバッチモード処理技術を利用して、コンタクタ基板上に直接製作可能である。特許文献９におけるSmith等、特許文献１０および特許文献１１におけるMok等、および特許文献１２におけるLahari等によるような、モノシリックに微細製作されたフォトリソグラフスプリングコンタクトの多数の実施例は、開示されている。
【０００８】
半導体ウェハプローブカード・アセンブリ・システムは、ウェハ上の半導体デバイスの各々の上の電気的相互接続パッドにコンタクトさせるためのスプリングコンタクトプローブのアレイを提供するために、集積回路(IC)製造およびテストにおいて使用される。プローブカード・アセンブリ・システムの追加の機能は、電気信号経路を、IC上の密接に離隔配置された電気的相互接続パッドから、ICテストシステムにインターフェースするプリント回路基板上に粗く隔離配置された電気的相互接続パッドに変換することである。
【０００９】
半導体ウェハプローブカードは、典型的に、各ダイ上の入出力(I/O)パッドの密度および数の増加、並びにIC製作プロセスにおいて使用されるシリコンウェハの直径の増加に対応する必要がある。ウェハ当りのテストすべきダイが多くなり、かつ各ダイがより高密度でより多くのI/Oパッドを有するようになったため、各ダイをテストするコストは、全体のデバイスコストのますます大きな部分を占めるようになってきている。この傾向は、各ダイに要求されるテスト時間を減少させる、または多数のダイを、同時に、テストすることにより、最小限に抑える、または逆転することにより可能である。多数のダイが同時にテストされる場合、プローブ先端および半導体ウェハ間の平行度およびプローブ先端の同一平面性に対する要求は、プローブ先端の全てが、ウェハレベルテストおよび／またはバーンインの場合、ウェハ上の大きなエリアまたはウェハ全体にわたって、同時に、良好な電気的コンタクトをとる必要があるので、プローブ先端および半導体ウェハ間の平行度とプローブ先端の同一平面性に対する要求は、ますます厳しくなる。
【００１０】
半導体ウェハ上の2つ以上のダイを同時にテストするために、同時の低抵抗電気的コンタクトは、広い温度範囲にわたってテストされ、かつ維持されるべき各ダイに対して、限定的ではないが応力金属スプリング(SMS)プローブ先端などの、位置的に整合したスプリングコンタクトプローブのセットを用いて、確立されなければならない。同時にテストされるべきダイが多いほど、スプリングプローブと半導体ウェハの面との間に要求される平行度の程度は、プローブ先端の「こすれ(scrub)」、従って、電気的コンタクトが、ウェハにわたって一様であることを保証するために、大きくなる。しかしながら、より大きな数のダイが、同時にテストされるので、ICからプローブカード・アゼンブリへICテスターへの同時の相互接続の数は、増加する（ピンの多重化は想定していない）。ICウェハ上のボンディングパッドとコンタクトをとるためのプローブ先端が、信頼できる低抵抗接続を保証するために、接続毎に十分な機械的力を必要とするので、プローブカード・アゼンブリとウェハ間の全体の力は、接続の数に比例して増加する。
【００１１】
特定の要求が各特定のアプリケーションに対して変化するかもしれないが、同様の傾向は、コネクタ、デバイスパッケージング、およびソケッティングアプリケーションにおいて見られる。例えば、ベアダイ上の、例えば、アルミニウム、金、銅、ハンダ等を有するような、ボンディングパッドにコンタクトする、プローブカードに対するプローブこすれダメージ要求は、パッケージされたダイの、例えば、金、銅、ハンダ等を有するような、リード、端子、バンプ等、またはハンダボールとコンタクトする、ソケットに対する、または回路基板上の、例えば、金、銅、ハンダ等を有するようなコンタクトパッドにコンタクトをとる、パッケージされたデバイスまたはコネクタに対する、プローブこすれダメージ要求とは異なる。しかしながら、ダイサイズおよび／または各ダイ上の入出力 (I/O)パッドの密度および数の増加、および／またはユースケース温度極値は、上記アプリケーションの全てにおいて、要求される電気的相互接続構造の複雑性およびコストを上げる傾向がある。同一平面性の不十分さに対する補償(compensation)は、また、特に、接続エリアおよびダイサイズが増加するにつれて、および／またはコンポーネント厚さが減少するにつれて、コネクタ、パッケージおよびソケットに対して重要な要求である。
【００１２】
メモリおよびマイクロプロセッサのような、いくつかのタイプのICデバイスにおいて、ダイサイズは、増加し続けているが、一方、ミックスド・シグナルおよびアナログのような他のタイプのデバイスに対して、ダイサイズは、多数の技術的進歩の結果として、減少してきた。しかしながら、多くの場合において、ボンドパッドサイズの減少、および／または(I／O)パッドの密度および／または数の増加は、コネクタ、デバイスパッケージング、およびソケッティングアプリケーションに対してコスト効果があり、かつ高性能の小型化された相互接続が必要となっている。
【００１３】
さらに、例えば、プローブカードまたはシステムテストアプリケーションにおいて、接続が、短時間に、おこなえる一時的な電気的接続を提供するための改良された方法の必要性がある。また、信頼できる接続を長時間維持することは、望ましい、しかし、例えば、これらに限定されるわけではないが、製品開発、現場または貯蔵所の改善、構成の変更、または修理を含む目的の為に、大きなシステム内で、デバイスまたはモジュールのパッケージを取り外し、かつ再び実装することができることが望ましい、パッケージまたはメモリモジュールアプリケーション内のシステムにおいて、接続を非破壊的に切断することは、望ましいかもしれない、取り外し可能な電気的接続における改良の必要性がある。さらに、信頼でき、かつ低コストの恒久的な電気的接続を提供する改良された方法の必要性がある。
【００１４】
様々なコンタクト幾何学的形状および冶金に対して、高接続密度で、大きなまたは小さなエリアにわたって、広い温度範囲にわたって、および／または高周波数で低抵抗電気的接続を維持する、微細製作されたスプリングコンタクトを、コンタクト当り相対的に低コストで提供することは、有利であろう。このような微細製作されたスプリングコンタクトは、主要な技術的進歩を構成するであろう。
【００１５】
様々なコンタクト幾何学的形状および冶金に対して、相対的に小さいコンタクト力で、高接続密度で、大きなエリアにわたって、広い温度範囲にわたって、および／または高周波数で低抵抗電気的接続を維持する、微細製作されたスプリングコンタクトをコンタクト当り相対的に低コストで提供することは、有利であろう。このような微細製作されたスプリングコンタクトは、主要な技術的進歩を構成するであろう。
【００１６】
高接続密度で、大きなエリアにわたって、広い温度範囲にわたって、および／または高周波数で、低抵抗電気的接続を維持する、微細製作されたスプリングコンタクトを組み入れたコンタクタを、コンタクト当り相対的に低コストで提供することは、有利であろう。このようなコンタクタは、主要な技術的進歩を構成するであろう。
【００１７】
全ての熱の管理要求を満たす効率的な手段を提供しながら、集積回路デバイスおよび相互接続の次のレベル間の熱膨張係数(TCE)のミスマッチに対応する、微細製作されたスプリングコンタクトを組み入れたコンタクタを、コンタクト当り相対的に低コストで、提供することは、有利であろう。このようなコンタクタは、さらに主要な技術的進歩を構成するであろう。
【００１８】
これらに限定されるわけではないが、同じまたは多数のまたは変化する厚さを有する1つ以上の電子デバイス、ウェハにわたる多数のデバイス、単一のパッケージまたはモジュールにおける1つ以上のデバイスまたはデバイスのタイプの平面性要求に対応し、高密度ソケットおよびコネクタに対する平面性コンプライアンス要求を満足させ、並びにこれらに限定されるわけではないが、カメラおよびプロジェクタ用のオートフォーカスメカニズムのような調整可能な光学インターフェース、およびこれらに限定されるわけではないが、コンピュータ、ポータブルコンピュータ、パ―ソナル・デジタル・アシスタント(PDA)、医療用のデバイス、カメラ、プリンタ、イメージングデバイス、携帯電話等を含む電子システムにおける他のアプリケーションを含む、電子システムの要求を満たすために適切なスプリング力を提供する機能を実行するために、同時の電気的接続およびZ-コンプライアンスに、十分な機械的コンプライアンスを有する微細製作されたスプリングコンタクトを組み入れたコンタクタを提供することは、さらに有利であろう。このようなコンタクタは、さらなる主要な技術的進歩を構成するであろう。
【００１９】
さらに、一時的な、取り外し可能な、および恒久的なアプリケーションにおいて微細製作されたスプリングコンタクトを組み入れたアゼンブリ構造間でラッチするための手段を提供することは、有利であろう。このようなアゼンブリ構造ラッチング手段は、さらなる技術的進歩を構成するであろう。
【００２０】
【特許文献１】米国特許第6,920,689号明細書
【特許文献２】米国特許第6,827,584号明細書
【特許文献３】米国特許第6,624,648号明細書
【特許文献４】米国特許第 6,336,269号明細書
【特許文献５】米国特許第 5,974,662号明細書
【特許文献６】米国特許第 5,917,707号明細書
【特許文献７】米国特許第 5,772,452号明細書
【特許文献８】米国特許第 5,476,211号明細書
【特許文献９】米国特許第6,184,699号明細書
【特許文献１０】米国特許第6,791,171号明細書
【特許文献１１】米国特許第 6,917,525号明細書
【特許文献１２】米国特許出願公開第2003/0214045号明細書
【特許文献１３】米国仮出願番号第60/136,636号、タイトル「高密度プローブカードのためにウェハインタフェース(Wafer Interface for High Density Probe Card)」（出願日1999年5月27日）
【特許文献１４】米国仮出願番号第60/146,241号、タイトル「回路の大規模並列処理テストの方法(Method of Massively Parallel Testing of Circuits)（出願日1999年7月28日）
【特許文献１５】米国仮出願番号第60/573,541号、タイトル「クイックチェンジ・プローブチップ(Quick-Change Probe Chip)」（出願日2004年5月20日）
【特許文献１６】米国仮出願番号第60/592,908号、タイトル「速い製作サイクルのプローブカード・アゼンブリ(Probe Card Assembly with Rapid Fabrication Cycle)」（出願日2004年7月29日）
【特許文献１７】米国仮出願番号第60/651,294号、タイトル「ICパッケージおよび相互接続コンポーネントのためのナノコンタクタ実施例(Nano- Contactor Embodiments for IC Packages and Interconnect Components)（出願日2005年2月08日）
【特許文献１８】米国特許出願シリアル番号第10/870,095号、タイトル「強化された平面性を有する強化されたコンプライアントなプローブカード・システム(Enhanced Compliant Probe Card Systems Having Improved Planarity)」（米国の出願日2004年6月16日）
【特許文献１９】米国特許出願シリアル番号第10/178,103号、タイトル「ウェハレベルスプリングを有するプローブカード・アセンブリおよびパッケージのための構成構造および製造プロセス(Construction Structures and Manufacturing Processes for Probe Card Assemblies and Packages Having Wafer Level Springs)」（米国の出願日2002年6月24日）
【特許文献２０】米国特許出願シリアル番号09/980040号、タイトル「集積回路ウェハプローブカードアゼンブリのための構成構造および製造プロセス (Construction Structures and Manufacturing Processes for Integrated Circuit Wafer Probe Card Assemblies)」（米国の出願日2001年11月27日）
【特許文献２１】PCT特許出願シリアル番号第PCT/US00/21012号（出願日2000年7月27日）
【特許文献２２】PCT特許出願シリアル番号第PCT/US00/14164号、タイトル「集積回路ウェハプローブカードアゼンブリのための構成構造および製造プロセス(Construction Structures and Manufacturing Processes for Integrated Circuit Wafer Probe Card Assemblies)」（米国の出願日2000年5月23日）
【特許文献２３】米国特許出願シリアル番号第10/069,902号、タイトル「集積回路のテストおよびパッケージングのためのシステム(Systems for Testing and Packaging Integrated Circuits)」（出願日2002年6月28日）
【発明の開示】
【課題を解決するための手段】
【００２１】
電気的コンタクタおよびコネクタ、電子デバイスまたはモジュールパッケージアゼンブリ、ソケットアゼンブリおよび／またはプローブカード・アセンブリ・システム用などの改善された相互接続システムおよび方法が記載される。典型的な相互接続システムは、コンタクタ面およびボンディング面を有するコンタクタ基板、およびそのコンタクト面から延在する、一組の少なくとも1つの導電性の微細製作されたスプリングコンタクトを有する、第1のコネクタ構造、コネクタ面に設置されかつその一組の少なくとも1つのスプリングコンタクトに対応する一組の少なくとも1つの導電性のコンタクトパッドを有する第2のコネクタ構造、および少なくとも1つの位置において、導電性の微細製作されたスプリングコンタクトの少なくとも1つが、少なくとも1つの導電性のコンタクトパッドに電気的に接続されるように、第1のコネクタ構造および第2のコネクタ構造を、少なくとも第1の位置および第2の位置間で、移動可能に位置付ける、および調整するための手段を有する。コネクタシステムのいくつかの好適な実施例は、第1のコネクタ構造および第2のコネクタ構造間の、一時的な、取り外し可能な、または恒久的なラッチング手段を有する。
【発明を実施するための最良の形態】
【００２２】
本明細書で開示される構造、プロセスおよびシステムに関する紹介の開示は、その全体が参照によって本明細書に組み込まれている、特許文献１３、特許文献１４、特許文献１５、特許文献１６、特許文献１７、特許文献１８、特許文献１９、特許文献２０、特許文献２１、特許文献２２、および特許文献２３に示される。
【００２３】
微細製作されたスプリングコンタクトは、前に記載したように、当業者に公知の様々なプロセスを用いて、製作可能である。典型的なモノリシックの微細製作されたスプリングコンタクトは、バッチモード半導体製造プロセスを使用して、基板上にフォトリソグラフィでパターン化されかつ製作された、応力金属スプリングを有することができる。この結果、スプリングコンタクトは、まとめて製作され、かつ半導体ボンディングパッドの間隔以下の間隔で、または回路基板の間隔以上の間隔で、すなわち、電気的信号スペース変換器として機能するように、製作可能である。
【００２４】
図2に示されるような、モノリシックの微細製作されたスプリングコンタクト40は、単一の、すなわち、一体型構成を有する、またはプレナ半導体プロセス方法を使用して、最初に製作される、一方、非モノリシックのスプリングコンタクトは、典型的に、別々のピース、エレメント、またはコンポーネントから組み立てられる。非モノリシックまたはモノリシックの微細製作されたスプリングコンタクトは、その基板の1つの面上のスプリングコンタクトから、その基板の反対面上のスプリングコンタクトまたは他の形態の電気的接続ポイントへ、その基板の各面上の信号ルーティング層およびその基板を通して製作された1つ以上の導電性のビアを通して伝わる電気的信号のための導電性のパスを提供するために、その基板の各面上に導電性の貫通ビアおよび多数の電気的信号ルーティング層を有する、硬いまたはフレキシブルなコンタクタ基板の1つまたは両面に、製作可能である。
【００２５】
さらに、光信号は、その光信号を伝えることができる、基板を通した十分なサイズの開口部を製作することにより、そのコンタクタ基板を通して、伝えることができる。それらのホールは、これらに限定されるわけではないが、ポリマー、ガラス、空気、真空等を含む、光学的導電材料で、充填されなくても良いし、または充填されても良い。レンズ、回折格子および他の光学エレメントは、カップリング効率を改良するために、または所望された時、周波数弁別を提供するために、統合可能である。
【００２６】
応力金属スプリングを有する典型的なモノリシックの微細製作されたスプリングコンタクトは、基板内に予め製作された1～10ミル径の導電性のビアを有するセラミックまたはシリコン基板(約10～40ミル厚)上に、1,000から5,000オングストローム厚のチタン接着／リリース層をスパッター堆積することにより、製作される。従来のフォトリソグラフプロセスで製作された導電性のトレースは、スプリングコンタクトを、導電性ビアおよびそれらが最終的に接続する回路に接続する。応力金属スプリングを製作するために使用される一般的な材料は、MoCrであり、しかしながら、同様の特性を有する他の金属、例えば、エレメントまたは合金は、使用可能である。典型的な応力金属スプリングコンタクトは、約1～5 GPa/μmの組み込み内部応力勾配を有する1～5μm厚さの範囲で、MoCr膜を堆積することにより、形成される。典型的なMoCr膜は、各層が約 0.2～1.0μmの厚さである、MoCrの2～10層を堆積することにより製作される。各層は、最高1.5 GPa圧縮から最高2 GPa引っ張りまでの範囲の内部応力の変化するレベルで、堆積される。
【００２７】
個々の微細製作された応力金属スプリングコンタクト「フィンガー」は、フォトリソグラフィで、パターン化され、かつリリース層を溶かすためにエッチャントを使用して、基板からリリースされる。フィンガーのシート抵抗は、（銅または金のような）導電性金属層を用いる電気めっきにより、減少可能である。スプリングコンタクトにより発生させられる力は、フィンガーのスプリング定数を増加させるようにフィンガー上にニッケルのような材料の層を電着することにより、増加可能である。インターポーザアプリケーション（図3を参照）において、電気的コンタクトの質は、基板からフィンガーをリリースする前に、ロジウム 104のような材料を前記先端86上にフォトマスクを通して、電着・堆積することにより、改良可能である。
【００２８】
スプリングコンタクトのリフト高さは、スプリングの厚さおよび長さ、およびスプリング内の応力勾配の大きさの関数である。リフト高さは、二次的に、スプリングの応力異方性および幅、およびアンダーレイする応力金属膜リリース層内の結晶構造および応力の関数である。スプリングのスプリング定数は、スプリングを製作するために使用される材料のヤング率、およびスプリングの長さ、幅、および厚さの関数である。スプリングのスプリング定数は、スプリング40を、これらに限定されるわけではないが、電気めっきされた、またはスパッターされた、またはCVD堆積されたニッケルまたはニッケル合金、金、またはパラジウム -コバルトのようなパラジウム合金（図1参照）を含む、金属のコーティングで、被うことにより増加可能である。
【００２９】
絶縁性および導電性材料の両方のコーティングを堆積する方法は、当業者に公知であり、かつ多数の具体例は、上記の特許出願に記載されている。スプリング定数は、堆積されたコーティング層の厚さ、スプリングの幾何学的特性、および金属の選択およびコーティングの厚さおよび回数を制御することにより、何桁にもわたって、変化させることが可能である。スプリングをより厚くすることは、コンタクト力、およびスプリングおよびそのコンタクトパッド間の物理的および電気的コンタクトの強さの両方を増加する。
【００３０】
上記教示は、典型的なモノリシックの微細製作された応力金属スプリングの製造を記載しているが、当業者は、設計および／または製作プロセスにおいて、本発明を実施するために要求される特性を有するスプリングコンタクトが、多くの可能なバリエーションで設計可能であろうことを理解するであろう。このようなバリエーションは、これらに限定されるわけではないが、例えば、プロセスの選択、プロセス薬品、プロセスステップシーケンス、ベーススプリング金属、リリース層金属、コーティング金属、スプリング幾何学的配置等を含むことが可能である。それらの各々が、その全体が参照によって本明細書に組み込まれている、特許文献９(Smith等)、特許文献１０(Mok等)、特許文献１１(Mok等)、および特許文献１２(Lahari等)によるよるような、モノリシックの微細製作されたスプリングコンタクトの多数の追加の実施例は、開示されている。
【００３１】
図1は、プローブカード・アゼンブリ42の詳細な線図10である。図1に示されるように、プローブカード・アゼンブリ42は、プローブカードインターフェースアゼンブリ(PCIA)41およびコンタクタアゼンブリ18を有する。このプローブカードインターフェースアゼンブリ(PCIA)41は、そこを通って延在する電気的接続132（図4）を有するマザーボード12、および統合されたコンタクタ実装システム14を有する。電気的トレースパス32は、半導体ウェハ20上の1つ以上のIC26上のパッド28とコンタクトを確立するように、マザーボード12、コンタクタ実装システム14、およびコンタクタアゼンブリ18を通って、スプリングコンタクト、すなわち、スプリングプローブ40に延在する。ファン・アウト34は、プローブカード・アゼンブリ42における（または、本明細書で開示されるシステムの他の実施例における）、小さなピッチのコンポーネントまたはエレメント、例えば、コンタクタ18、および大きなピッチコンポーネントまたはエレメント、例えば、マザーボード12上のテスターコンタクトパッド126(図4)の間で変換を提供するように、電気的トレースパス32に対して、任意のポイントに設けられることが好ましい。例えば、ファン・アウトは、典型的に、マザーボード12、コンタクタ30を経由して、Zブロック16を経由して、マザーボードZブロックを有する上部インターフェース24を経由して、または下部インターフェース22および／または上部インターフェース24の範囲内のどこにでも、設けることが可能である。
【００３２】
図1に示されるように、コンタクタ実装システム14は、典型的に、Zブロック16、Zブロック16およびコンタクタ基板30間の下部インターフェース 22、およびZブロック16およびマザーボード12間の上部インターフェース24を有する。いくつかのクイックチェンジプローブカードアゼンブリ42において、下部インターフェース22は、複数のハンダ接合112(図4)を有する。同様に、いくつかのクイックチェンジプローブカードアゼンブリ42において、上部インターフェース24は、インターポーザ122、例えば、122a（図8）または122b（図5）、ハンダ接合および／またはマザーボードZブロックのような構成要素と接続の組み合わせを有する。
【００３３】
図2は、コンプライアントなスプリングプローブ40の平らでない部分が、平坦化されるおよび／またはめっきされることが好ましい、コンタクタアゼンブリ 18の詳細な線図60である。図2に示されるように、コンタクタ18は、プローブ面48aおよびプローブ面48aに対向するボンディング面48bを有するコンタクタ基板30、典型的には半導体ウェハ20上の集積回路26のボンディングパッド28（図1)に対応するように配置され、かつ複数のプローブ先端 62を定義するようにプローブ面48aから延在する、プローブ面48a上の複数のスプリングプローブ40、ボンディング面48b上に設置され、かつ典型的には、第2の標準構成に配置される、対応する第2の複数のボンディングパッド64、および電気的接続66、例えば、スプリングプローブ40の各々から対応する第2の複数のボンディングパッド64の各々へ延在するビアを有する。
【００３４】
明確さを期すために、コンタクト40が、本明細書において、スプリングコンタクト40として記載されるが、コンタクト40は、代わりとして、コンタクトスプリング、スプリングプローブまたはプローブスプリングとして記載可能である。
【００３５】
スプリングコンタクト40の好適な実施例は、アプリケーションに依存して、非モノリシックの微細製作されたスプリングコンタクト40またはモノリシックの微細製作されたスプリングコンタクト40の何れかを有することができる。非モノリシックの微細製作されたスプリングコンタクトは、1つ以上の機械的(またはマイクロメカニカル)アゼンブリ操作を利用し、一方、モノリシックの微細製作されたスプリングコンタクトは、これらに限定されるわけではないが、一般に MEMSデバイスおよび半導体集積回路を製作するために使用されるような、フォトリソグラフプロセスを含む、バッチモード処理技術を専用的に利用する。
【００３６】
スプリングコンタクト40のいくつかの実施例において、導電性のモノシリックに形成されたコンタクト40は、コンタクタ基板30上の所定の位置に形成される。スプリングコンタクト40の他の実施例において、導電性のモノシリックに形成されたコンタクト40は、犠牲的なまたは一時的な基板63上に形成され、その後、例えば、犠牲的な基板63を、エッチングで除去することにより、または再利用可能または使い捨ての一時的な基板63から取り外すことにより、犠牲的なまたは一時的な基板63から除去され、その後コンタクタ基板30に取り付ける。
【００３７】
非モノリシックのおよびモノリシックの微細製作されたスプリングコンタクトの両方は、これらに限定されるわけではないが、半導体ウェハプローブカード、電気的コンタクタおよびコネクタ、ソケット、およびICデバイスパッケージを含む、幾つかのアプリケーションにおいて、利用可能である。
【００３８】
犠牲的なまたは一時的な基板63は、モノリシックのまたは非モノリシックの処理方法の何れかを使用して、スプリング製作のために使用可能である。スプリングコンタクト40は、製作後、犠牲的なまたは一時的な基板63から、除去可能であり、かつ独立した(free standing)アプリケーションまたは他の構造、例えば、コンタクタ基板30と組み合わせての何れかで使用可能である。
【００３９】
平坦化されるコンタクタアゼンブリの実施例において、最適のプローブ先端平面性の平面72は、製作時に、コンタクタ18に対して決定される。基板30上に設置されたスプリングコンタクト40の平らでない部分は、めっきされ60、次にプローブ40を固定冶具内の平面内に制限などをほどこし、かつアゼンブリを熱処理により、平坦化されることが好ましい。スプリングプローブ40の平らでない部分は、平坦化後、外側めっき層70を形成するために、めっき可能である。
【００４０】
図2に示されるコンタクタアゼンブリ18は、さらに、コンタクタ基板18のプローブ面48a上のプローブ面ファン・アウト34aおよび／またはコンタクタ基板18のボンディング面48b上の裏面ファン・アウト34bのような、ファン・アウト34を有する。
【００４１】
図3は、両面インターポーザ80aのような、インターポーザ構造80の部分断面図78である。同様の構成詳細は、片面インターポーザ80bに対して提供されることが好ましい(図5)。
【００４２】
フォトリソグラフィで形成されたプローブスプリング86のようなインターポーザスプリング86は、一般に、インターポーザグリッドアレイ内に、複数の標準接続を提供するために、配置される。例えば、図4に示される両面インターポーザ80aにおいて、インターポーザスプリング86は、マザーボード12およびZブロック16間の接続を提供する。同様に、図5に示される片面インターポーザ80bにおいて、インターポーザスプリング86は、マザーボード12およびインターポーザ80b間の接続を提供する。
【００４３】
インターポーザビア84は、第1面102aから第2面102bへインターポーザ基板82を通って延在する。インターポーザビア84は、インターポーザ80 の製造歩留りを上げるために、および／または特に、電力トレースに対する電気的伝導を促進するために、冗長ビア対の状態で配置されることが好ましい。
【００４４】
対向する面102a、102bは、典型的に、チタンを含むような、リリース層90、および典型的に、応力の異なる固有レベルの複数の導電性層 88a～88nを有する複合層88、92から構成される。例えば、CuWまたは金などが充填される、インターポーザビア84は、中心の基板82、典型的には、セラミックを通って延在し、かつリリース層90間の導電性の接続を提供する。複合層88、92は、典型的には、インターポーザプローブスプリング86 が、パターン化され、その後、リリース領域100の範囲内で後でリリースされることになる、MoCr(しかしながら、同様の特性を有する他の金属、例えば、エレメントまたは合金は、使用可能である)を有する。
【００４５】
0.5～1um厚の金の層などであるシード層94は、複合層88、92を覆って形成されることが好ましい。幾つかの実施例において、ロジウムまたはパラジウム合金などの先端コーティング104は、耐摩耗性および／またはコンタクト信頼性を提供するように、少なくとも、スプリングフィンガー86の先端を覆って、制御可能に形成される。典型的には、銅を含むトレース96は、減少された抵抗を提供するように、図示されるように、構造78を覆ってめっきすることにより選択可能に形成される。同様に、ポリイミドPMID層98は、図示されるように、スプリングフィンガーリフト領域を定義するために、典型的には、構造 78を覆って形成される。厚い金の層を有するようなシード層94は、フィンガー86のシート抵抗を減少させるように、持ち上げられたフィンガー86上に残ったままである。
【００４６】
図4は、両面上部インターポーザ80aを有する、ハンダ付けされたコンタクタプローブカード18を有する、プローブカード・アセンブリ・システム42aの詳細な部分線図110である。図5は、片面上部インターポーザ80bを有する、ハンダ付けされたコンタクタプローブカード実施例を有する、プローブカード・アセンブリ・システム42bの詳細な部分線図150である。1つ以上の移動止め152は、図5の上部インターポーザ80bが、プローブカードマザーボード12に当たる場合、プローブ136がダメージを受けることを防ぐために、コンプライアントなインターポーザスプリングプローブ136、例えば、応力金属スプリングプローブ86(図3)を有する、インターフェース上に、好ましくは含まれることが可能である。上部インターポーザ80bは、インターポーザスプリングプローブ136のプローブ力を増加させるために、めっきされることが可能である。
【００４７】
外側アライメントピン130は、典型的に、前記プローブカードインターフェースアゼンブリ41を通るように、プローブカード・アゼンブリ42を通って、トップ・スチフナ38から延在する。外側アライメントピン130は、マザーボード12およびZブロックフランジ144などのプローブカード・アゼンブリ 42における、コンポーネント内で定義される、ノッチ、スロット、および／またはホール、またはそれらの任意の組み合わせなどの、機械的位置決め機能 134と嵌合する。位置決め機能134の使用は、広い温度範囲にわたってテストすることを可能にするために、プローブカード・アゼンブリ42におけるコンポーネント間の熱膨張の差を、好ましくは許容する。
【００４８】
図6は、ハンダボールリフローコンタクタ構成162の第1の線図160である。図7は、ハンダボールリフローコンタクタ構成162の第2の線図174である。プローブカード・アゼンブリ42内で使用される、幾つかのコンポーネントおよび構造は、さらに、他の高度なアゼンブリおよび構造内で使用可能である。例えば、図6および図7に示されるように、例えば、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1 つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路等の何れかを有する、基板168等の、第2の構造166に対してリフローされたハンダボール接続112を有するコンタクタアゼンブリ18は、コンタクタ基板30およびアタッチされた基板168間の高度の平面性を有する、構造162を提供することが好ましく、かつコンタクタ基板30のプローブ面48a上に設置されたスプリングプローブ40と関連した平面性コンプライアンスも有する。
【００４９】
図6に示されたように、ハンダボール164は、プローブスプリング基板30の裏のボンディング面48b上の導電性パッド64上に設置されている。これらの導電性パッドは、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップ半導体デバイス、1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路等の何れかを有するような、基板168等の接合構造166上に設置された、例えば、金またはハンダがコートされた等の導電性のコンタクトパッド170と位置合せさせられて、構成される。
【００５０】
プローブスプリングアゼンブリ18および接合構造166は、次に、例えば、適切な固定冶具178内に、一緒に移動され置かれる172。図7に示されるように、ハンダボール164が、リフローして176、プローブアゼンブリハンダ接合部112を形成するように(図4、図5)、熱が、アゼンブリ162に加えられる。
【００５１】
コンタクタ基板18およびアタッチされた基板168間の平面性が、固定冶具178により高度に制御可能であるので、接合されたハンダ接合部112により確立されたコンタクタアゼンブリ162の平面性は、これらに限定されるわけではないが、以下に記載の様々な高度な相互接続構造を通して有益に使用可能であるアゼンブリを提供する：
・微細なピッチデバイスおよび／または大きなエリア基板をプロービングするための高度なプローブカード・アゼンブリ；
・ウェハレベルパッケージ、フリップチップデバイス、チップ・スケール・パッケージ、アンダーバンプメタル、ハンダ、ハンダボール、ディスプレイ、ディスプレイドライバ、エリアアレイ等をプロービングするためのプローブカード・アゼンブリ；
・例えば、民生用電子製品、携帯電話、PDA、カメラ、プロジェクタ、イメージングデバイス等に対するような、小型化されたまたは高密度のコネクタアゼンブリ；
・ソケットアゼンブリ、例えば、高密度、低い挿入力のハンダボールアレイ、ランドグリッドアレイ(LGA)、等；
・デバイス、部分ウェハ、および／または全ウェハレベルバーンインコンタクタ(シリコン基板は、コンタクタおよびテストを受けるデバイス間でTCE整合を提供するために使用可能である)；
・単一のダイパッケージ、例えば、ウェハレベルパッケージ(WLP)および／または個別化されたダイ；および／または
・マルチダイパッケージ、例えば、一様でないダイ厚さ、および／または3次元パッケージ、例えば、積層されたダイを有する実施例を含む、システムインパッケージ(SiP)。
【００５２】
コンプライアントなスプリングインターフェースを有する、典型的なラッチアゼンブリ構造
図8は、ファン・アウト34を有する、高密度コネクタ182aの第1のアゼンブリ線図である。図9は、ファン・アウト34を有する、高密度コネクタ182aの第2のアゼンブリ線図である。
【００５３】
図8および図9に示されるように、コンタクタアゼンブリ18は、コンタクタ構造162および2次的なコネクタ構造184間に、高密度接続 214を提供する。図8 および図9に示される典型的なコネクタ構造184は、そこを通って定義される導電性のパス194を有し、典型的に、スプリングプローブアゼンブリ18上のスプリングプローブコンタクト40と対応する第1のセットの導電性パッド190、および第1のセットの導電性パッド190からのコネクタ構造184に対向する第2のセットの導電性パッド196を有する1つ以上の基板186、188を有する。コネクタ構造184のいくつかの実施例において、第2のセットの導電性パッド196は、回路基板またはケーブルコネクタのような外部構造からのコネクタまたはコンタクトに対応する。
【００５４】
いくつかの実施例において高密度コネクタ182aのコネクタ構造184は、多層の薄膜回路および導電性の貫通ビア194を有するコネクタ本体186、188を有する。
【００５５】
また、図8および図9に示されるように、コンタクタアゼンブリ18は、図6および図7に示されるようなコンタクタ構造162内の上部コネクタエレメントを有する。同様に、図8および図9に示される、プローブカード・アゼンブリ18は、34a、34b(図2)のようなファン・アウト34を有することが好ましい。導電性接合112はコンタクタアゼンブリ118および第2の構造166間に設置され、ハンダ接合部112を有することが好ましい。
【００５６】
図8および図9に示される、高密度コネクタ182aは、確立接続214が、スプリングプローブ40および第1のセットの導電性パッド190間に確立される、コンタクタ構造162および2次的なコネクタ構造184間の接続のための手段214を有する。接続のための手段214は、コンタクタ構造162および 2次的なコネクタ構造184が、お互いに対して移動可能であり208(図8)、かつまた、コンタクタ構造162および2次的なコネクタ構造184が一緒に制御可能に位置付けられたとき、固定してアタッチする、すなわち、ラッチする手段を提供するように、コンタクタ構造162および2次的なコネクタ構造 184間に、1つ以上のラッチ212を有することが好ましい。いくつかのシステムアプリケーションにおいて、ラッチ212は、アゼンブリのサービスまたは交換のために、ラッチをはずすことを提供できる。他のアプリケーションにおいて、ラッチ212は、これらに限定されるわけではないが、民生用電子製品のような、1回使用のラッチであると考えられても良い。
【００５７】
図8および図9に示されるように、接続手段214は、2次的なコネクタ構造184上に設置された第2のラッチ構造202にはめ合わせて接続可能な、コンタクタ構造62上に設置された第1のラッチエレメント200により形成された1つ以上のラッチ212を好ましくは有することができる。図8および図9に示される接続手段214は、また、コネクタ182の様々な実施例において、コンタクタ構造162に、例えば、直接コンタクタアゼンブリ18に、または代わりとして、直接第2の構造166に(図23、24)、または2次的なコネクタ構造184に(図21、図22)など、様々な位置に付けることが可能な、1つ以上の機械的アライメントガイド198のような、コンタクタ構造162および2次的なコネクタ構造184間のアライメント198のための手段を、有することが好ましい。
【００５８】
図8および図9に示される高密度コネクタ182aのような、高密度コネクタ182は、また、スプリングプローブ40および／またはスプリングプローブ40 および第1のセットの導電性パッド190間の電気的接続214を確立および／または保護するように、1つ以上の移動止め204、206を有することができる。いくつかの実施例において、第1のセットの移動止め204は、アゼンブリ182における振動または移動を抑制するように、すなわち、衝撃を吸収するように、ラッチ接続212を抑制するための手段として作用する。いくつかの実施例において、第2のセットの移動止め206は、アゼンブリ、使用、および／またはサービス中に、スプリングプローブ40へのダメージを防ぐ。
【００５９】
典型的なラッチ構造
様々な接続手段214は、コンタクタ構造162および2次的なコネクタ構造184間のラッチング212および／またはアライメントに対して高密度コネクタ182の様々な実施例内で、提供可能である。
【００６０】
図10は、アゼンブリラッチ構成212aの第1の典型的な実施例の詳細な線図214である。コンタクタアゼンブリ基板30のような、コンタクタ構造162 の一部は、固定して接続可能であり、そうでなければ、統合して、またはラッチエレメント216と関連して、典型的に、例えば、デテントまたはキープを含む、第1のラッチエレメント218aを含む、1つ以上のアライメントガイド198にアタッチ可能である。基板186のような、2次的な構造の一部184 は、典型的に、第2のラッチエレメント218b、例えば、キープまたはデテントを含むことが可能である。コンタクタ構造162および2次的なコネクタ構造 184は、ラッチエレメント218aおよび218b間に接合ラッチ接続212aを確立するために、互いに対して移動可能である208、例えば、Z軸27上を線形に移動可能である(図1)。
【００６１】
図11は、アゼンブリラッチ構成212bの第2の典型的な実施例の詳細な線図220である。コンタクタアゼンブリ基板30のようなコンタクタ構造162の一部は、固定して接続可能であり、そうでなければ、典型的に、デテント226、スプリング222、および実装手段224を有するような、デテント・キープ・アゼンブリを含むことができる、1つ以上のアライメントガイド198にアタッチ可能である。基板186のような、2次的な構造の一部184は、第1のラッチエレメント218aにアタッチするために、典型的に、第2のラッチエレメント218b、例えば、デテント、キープ、ホール、または溝を含むことができる。図11に示されるように、アライメントガイド198は、コンタクタ構造162および2次的なコネクタ構造184間のラッチング212および／またはアライメントのために、基板186の下部面187aと組み合わせ等により、好ましくは、移動止めとして作用することができる、レッジ・ディテイル (ledge detail)228を含むことができる。
【００６２】
図12は、アゼンブリラッチ構成212cの第3の典型的な実施例の詳細な線図230である。1つ以上のアライメントガイド198は、代わりとして、1つ以上のスプリングラッチ232、ファスナ234、および1つ以上の移動止め204を有する、第1のラッチエレメント218aを含むことができる。基板186 の裏面187bのような、2次的な構造の一部184は、第2のラッチエレメント218bとして作用する。2次的な構造184が、コンタクタ構造162に対してより近くに移動する時208、基板が移動止め204に近づくまたは圧縮するので、スプリングラッチ232は、基板186の裏面187bを受け止めかつ固定して保持する。
【００６３】
図13は、アゼンブリラッチ構成212dの第4の典型的な実施例の詳細な線図240である。基板188、186のような2次的な構造184の一部は、固定して接続可能であり、そうでなければ、典型的に、第1のラッチエレメント218a、例えば、デテントを含むことが可能である、または統合してまたはラッチエレメント216と関連して保たれることが可能である(図10)、1つ以上のアライメントガイド198にアタッチ可能である。基板168またはコンタクタ基板30のような、コンタクタ構造162の一部は、典型的に、第2のラッチエレメント218b、例えば、キープまたはデテントを含むことが可能である。コンタクタ構造162および2次的なコネクタ構造184は、ラッチエレメント218aおよび218b間の接合ラッチ接続212dを確立するために、互いに対して、移動可能であり208、例えば、Z軸27上を線形に移動可能である(図1)。
【００６４】
スプリングコンタクトインターフェースを有する他の高度なラッチアゼンブリ構造
図14は、2次的なコネクタ構造184が、高密度のソケットを付けられたパッケージ252を有する、高密度コネクタ182bの第1のアゼンブリ線図250である。パッケージ252は、ボールグリッドアレイ(BGA)、ランドグリッドアレイ(LGA) または基板186を有する他のデバイスパッケージであることが可能である。導電性パッド190は、オプションで、面コーティング層(例えば、金、ハンダ、等)を有する。基板186は、セラミック、ガラスセラミック、ガラス、ガラスエポキシ、FR-4、ポリイミド、シリコン、回路基板、またはフリップチップ半導体デバイスを有することができる。図15は、2次的なコネクタ構造184が高密度のソケットを付けられたパッケージ252を有する、高密度コネクタ182bの第2のアゼンブリ線図264である。ハンダボール255のアレイ254 は、オプションで、電気的接続端子191に隣接する下面187aに直接設置される、導電性パッド190の下面に設置される。高密度コネクタ182bは、中間の接続259のような様々な機能を供するために、パッケージ252内で、1つ以上のコンポーネント258、例えば、258a～258jに関連して、および／または熱伝達を容易にするために、熱ペースト接合257を含むことが好ましい1つ以上のヒートシンク256、例えば、256a～256kに関連して、使用可能である。
【００６５】
図14および図15に示される高密度コネクタ182bにおいて、コンポーネント258a～258jは、様々な能動および／または受動エレメントを有することができる。1つ以上のヒートシンク256を含む高密度コネクタ182bの実施例において、ヒートシンクは、コンポーネント258a～258jの1つ以上およびコンタクタ構造162と関連した熱伝達のために使用可能である。
【００６６】
上述のように、接続手段214は、好ましくは、コンタクタ構造162および2次的なコネクタ構造184間に確立された1つ以上の、はめ合わせて接続可能なラッチ212を、含むことができる。図14および図15に示される接続手段214は、また、好ましくは、高密度コネクタ182bにおいて、コンタクタ構造 162に、例えば、直接コンタクタアゼンブリ18に、または代わりとして、直接第2の構造166に(図23、24)、または2次的なコネクタ構造184等に(図21、図22)、様々な位置に付けることが可能である、1つ以上の機械的、アライメントガイド198のような、コンタクタ構造162および2次的なコネクタ構造184間のアライメントのための手段198も含むことができる。
【００６７】
図16は、典型的な高密度のコネクタ182に対する、中央に置かれた-コンタクトスプリング接続270aの詳細な部分断面図である。図17は、典型的な高密度のコネクタ182に対するリーディングエッジ(leading-edge)コンタクトスプリング接続270bの詳細な部分断面図である。図18は、典型的な高密度のコネクタ182に対するオーバーセンタコンタクト270bスプリング接続の詳細な部分断面図である。
【００６８】
図16に示されるように、コンタクタ基板30からのように、第1のコネクタ構造162から延在するコンプライアントなスプリング40は、基板186のような、第2のコネクタ構造184から延在する、対応して対向する導電性パッド190と電気的接続272をする。図16に示されるように、導電性のハンダボール255は、導電性パッド190上に設置され、かつ相対的に水平の中央272を有する凸面を定義する。図16において、第1のコネクタ構造162および第 2のコネクタ構造184は、コンプライアントなスプリング272の先端62が、導電性のハンダボール255の中央272で、調整されるように、連合して位置づけられる274。
【００６９】
図17に示されるように、第1のコネクタ構造162および第2のコネクタ構造184は、先端62が、リーディング、すなわち、表面277上の導電性のハンダボール255に接続するように、コンプライアントなスプリング40の先端62が導電性のハンダボール255の中央272からオフセット276されるように、連合して位置づけられる274。
【００７０】
図18に示されるように、第1のコネクタ構造162および第2のコネクタ構造184は、先端62が、トレーリング、すなわち、裏面279上の導電性のハンダボール255に接続するように、コンプライアントなスプリング40の先端62が、導電性のハンダボール255の中央272からオフセット276されるように、連合して位置づけられる274。
【００７１】
図16、図17および図18に示されるように、高密度の相互コネクタの実施例は、ハンダボール255および／またはコンプライアントなスプリング40へのダメージを防ぐように、好ましくは、第1のコネクタ構造162および第2のコネクタ構造184間の様々な電気的接続を提供することができる。例えば、プローブ先端62が相対的に柔らかいハンダボール255上の中央に置かれる、プローブまたは接続実施例において、第1のコネクタ構造162および第2のコネクタ構造184間に1つ以上の確立された接続は、それによりハンダリフローが第2のコネクタ構造184を提供することが要求可能である、1つ以上のハンダボール255の中央を変形させることができる。図17および図18に示されるように、いくつかの好適な高密度の相互コネクタ182は、繰り返される使用にわたって高品質の接続を提供するように、代わりとして、リーディングエッジコンタクトスプリング接続270bおよび／またはオーバーセンタコンタクトスプリング接続270bを提供することができる。
【００７２】
同様に、いくつかの好適な高密度の相互コネクタ182は、コネクタにわたる接続力のバランスを保つ、すなわち、セルフ・センタリングを促進しかつ第1のコネクタ構造162および第2のコネクタ構造184間の歪んだ接続防ぐために、例えば、隣接するハンダボール255の対向面上に先端62を有する、ハンダボール255のアレイと関連した、スプリング40のアレイの制御されたオフセットを提供する。
【００７３】
他の好適な実施例は、コネクタ182にわたって、スプリングコンタクト先端62によって発生される、ハンダボール255上の横方向の力のバランスをほぼ保つ、スプリングコンタクト40の別の配置を、コンタクタ基板30上に提供する。いくつかの好適な実施例において、1つのスプリングコンタクト40は、各ハンダボール255に対して提供可能である。コネクタ182にわたっる横方向の力は、最小限に抑えられ、かつハンダボール255の対向面、例えば、全ての他のハンダボール255のリーディングおよびトレーリングエッジ上にほぼ等しい数のスプリングコンタクト40を提供することにより、ほぼバランスを保たれることが可能である。例えば、スプリングコンタクト40の少なくともいくつかは、関連したハンダボール255に加えられたそれぞれ横方向の力、および／またはスプリングコンタクト40に加えられた結果として生じる力を相殺するために、設置可能である。
【００７４】
図19は、2次的なコネクタ構造184が高密度のソケットを付けられたパッケージ252を有し、かつコンタクタアゼンブリ18がボールグリッドアレイ254内の各ハンダボール接続255に対応する複数のスプリングコンタクト40を有する、高密度コネクタ182cの第1のアゼンブリ線図280である。パッケージ252は、ボールグリッドアレイ(BGA)、ランドグリッドアレイ(LGA) または基板186を有する他のデバイスパッケージであることが可能である。オプションのハンダボール255が存在しない、例えば、パッケージ252が LGAである場合、スプリングコンタクト40は、導電性パッド190に直接コンタクトする。基板186は、セラミック、ガラスセラミック、ガラス、ガラスエポキシ、FR-4、ポリイミド、シリコン、回路基板、半導体デバイスパッケージ、またはフリップチップ半導体デバイスを有することができる。図20は、高密度コネクタ182cの第2のアゼンブリ線図310である。高密度コネクタ182cは、高密度コネクタ 182bと同様に、構成され、かつ機能することが可能である。複数のスプリングコンタクト40の好ましくは包むこと、例えば、40a～40dは、増加した電流または電圧要求、および機械的強さ、すなわち、頑丈さと力のバランスが保たれた接続をオプションの導電性パッド190、ハンダボール255、および／またはボールグリッドアレイ254に提供することを要求する、信頼性、冗長性、アプリケーションの何れかに対して使用可能である。
【００７５】
図21は、高密度のスプリングコンタクト格子-ソケットコネクタ182cの第1の実施例316aの部分平面図である。図22は、高密度のスプリングコンタクト格子-ソケットコネクタ182cの第2の実施例316bの部分平面図である。
【００７６】
図21に示されるように、高密度コネクタ182cの第1の実施例316aにおいて、各プローブスプリングセット322aは、そのプローブスプリングセット 322aが、第2のコネクタ構造184の下部面187aに設置されたハンダボール255に対応するように、1つ以上の行324および列326アレイに、配列された、複数のスプリングプローブ40、例えば、40a～40dを有する。スプリングプローブセット322は、これらに限定されるわけではないが、 1、2、3および／または4個のスプリング40のような、任意の便利な数のスプリングプローブを有することができる。しかしながら、図21に示されるように、スプリングプローブ40は、また、行324および列326に対して、それぞれ、軸方向にも配列され321、323、このことは、コネクタ182cの密度および／またはコンプライアントなスプリング40の長さを制限する可能性がある。
【００７７】
図22に示されるように、高密度コネクタ182cの第2の実施例316bにおいて、各プローブスプリングセット322bは、また、複数のスプリングコンタクト40、例えば、40a～40dを有し、ここで、このスプリングコンタクトセット322bが、第2のコネクタ構造184の下部面187aに設置されたハンダボール255または導電性パッド190に対応するように、1つ以上の行324および列326アレイに、配列される。しかしながら、図22に示されるように、スプリングコンタクト40は、また、対角線上に曲げられる、例えば、行324および／または列326 に対して、回転させられ327、このことは、コネクタ182cに対する接続密度の増加を提供し、および／またはコンプライアントなスプリングコンタクト 40に関して拡張した長さを提供する。
【００７８】
図23は、高密度低プロファイルの基板対基板コネクタ182dの第1のアゼンブリ線図330である。図24は、高密度低プロファイルの基板対基板コネクタ 182dの第2のアゼンブリ線図350である。下部基板166および上部基板188は、例えば、上部基板188にまたは通して付けられる、2次的なコネクタ構造184から延在するスタンドオフ332の間、および例えば、コンタクタアゼンブリ18または下部基板構造166の何れかに付られ、コンタクタ構造 162から延在するアライメントガイド198の間に、ラッチ可能に接続される212。下部および上部基板166および168は、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、半導体ウェハ、シリコン、回路基板、1つ以上のフリップチップIC、 1つ以上のパッケージされた半導体デバイス、半導体集積回路、およびハイブリッド集積回路の何れかを含むことができる。図24に示されるように、スタンドオフ332は、ラッチされたアゼンブリ182、例えば、182dに対して移動止めとして機能するように、構成されることが好ましい。
【００７９】
図25は、ファン・アウト34を有する高密度の低プロファイル基板対基板コネクタ182eの第1のアゼンブリ線図360である。図26は、ファン・アウト 34を有する高密度の低プロファイル基板対基板コネクタ182eの第2のアゼンブリ線図380である。高密度コネクタ182は、本質的に、ラッチ可能なアゼンブリ内に、ラッチ領域212の一方側または両側162、184に、ファン・アウトを設けることができる、高品質高密度の電気的接続を提供する。上部および下部基板166および168は、セラミック、ガラスセラミック、ガラス、ガラスエポキシ、FR-4、ポリイミド、シリコン、回路基板、1つ以上のパッケージされたIC、または1つ以上のフリップチップICを有することができる。高密度コネクタ182は、また、本質的に、ラッチング領域212内に、高度の平面性を提供し、さらに、コンプライアントな、すなわち、フレキシブルなスプリングプローブ40の使用を通して、平面性コンプライアンスを提供する。
【００８０】
高度な半導体デバイスパッケージ
デバイスおよびウェハレベルパッケージングと関連した重要な問題は、以下を含むことが多い：
・熱膨張係数(TCE)ミスマッチ：
・同一平面性の不足；
・熱管理；
・高周波性能；および／または
・コスト
高密度コネクタ182の使用は、これらの問題の各々に、本質的に、コスト効果のある解決のための手段を提供する。微細製作されたスプリングコンタクトを有することが好ましい、スプリングプローブ40のX-Yコンプライアンスは、デバイスおよび回路基板間でTCEミスマッチを補償し、一方、スプリングプローブ40のZ-コンプライアンスは、同一平面性の不足を補償する。同様に、Z-コンプライアンスおよびカスタマイズ可能な長さのスプリングは、多数のダイパッケージ、例えば、システムインパッケージ(SiP)に対するような、異なる基板厚さを有するチップに対応する。さらに、多層金属は、制御されたインピーダンスおよびシールドされた信号パスを提供するために、使用可能である。さらに、フォトリソグラフ・セルフ・アゼンブル・スプリング (photolithographic self-assembling spring)を利用する、高密度コネクタ182の好適な実施例は、有利なコスト／性能比を有する。
【００８１】
図27は、チップ・スケール・パッケージを有するコンタクタアゼンブリ用などの、1つ以上のコンタクタアゼンブリ18の無ハンダ実装用の高密度コネクタ 182fの第1のアゼンブリ線図400である。図28は、1つ以上のコンタクタアゼンブリ18の無ハンダ実装用の高密度コネクタ182fの第2のアゼンブリ線図420である。下部構造162bは、平らなヒートシンク、キャリア、または表面実装パッケージ基板402などの、構造上のエレメント402上に設置されたコンタクタスケールパッケージ18bを有する。2次的な構造184は、セラミック、多層セラミック、ガラスセラミック、ガラス、石英、ガラスエポキシ、FR-4、ポリイミド、シリコン、および回路基板の何れかを有する基板188を含む。2次的な構造184は、さらに、下面187a上に導電性パッド 190を有する。下部構造162bおよび2次的な構造184を互いに対して位置付ける198ための手段が、提供され、このことにより、それらの位置は、1 つ以上の移動ガイド198により調整可能である。2次的な構造184は、さらに、対応するラッチエレメント218a、218bなどにより、下部構造 162bにラッチ可能にアタッチ可能である212。
【００８２】
図29は、システムインパッケージ(SIP)実施例に対する、高密度コネクタ182fの第1のアゼンブリ線図430である。図30は、システムインパッケージ(SIP)実施例に対する、高密度コネクタ182fの第2のアゼンブリ線図450である。下部構造162cは、平らなヒートシンク、キャリア、または表面実装パッケージ基板432などの、構造上のエレメント432に設置された、1つ以上のコンタクタスケールパッケージ18、例えば、18a～18jを有する。導電性のコンタクトパッド190を有する、セラミック、ガラスセラミック、ガラス、ガラスエポキシ、FR-4、ポリイミド、シリコン、回路基板 188、1つ以上のパッケージされたIC、または1つ以上のフリップチップIC等を有する、2次的な構造184は、下部構造162cに対して相対的な移動に対応し、これにより、移動208が、1つ以上の移動ガイド198により調整可能である。2次的な構造184は、さらに、対応するラッチエレメント218a、218bなどにより、下部構造162cに対し、ラッチ可能にアタッチ可能である 212。
【００８３】
好適な実施例において、コンタクタスケールパッケージ18a～18jは、同じまたは異なっている基板厚さ75a～75jを有することができる集積回路パッケージを有する。いくつかの好適な実施例において、集積回路パッケージ18a～18jは、コンプライアントな電気的接続回路ボード188を提供するために、非モノリシックのまたはモノリシックの微細製作されたスプリングコンタクトを有することができる。いくつかの好適な実施例において、スプリングコンタクト先端62は、集積回路デバイス18の支持された裏面48bからの標準高さに位置づけられる、すなわち、集積回路デバイス基板30の厚さ75の差を補償するために、調整される。他の好適な実施例において、スプリングコンタクト先端62は、集積回路デバイス基板30のコンタクト面48aから固定された高さで、位置づけられることができる、すなわち、スプリングコンタクト40のコンプライアンスは、集積回路デバイス基板30の厚さの差の補償を提供する。
【００８４】
代わりの高度なアゼンブリ構造
図31は、これらに限定されるわけではないが、カメラ、ビデオカメラ、パーソナル・デジタル・アシスタント(PDA)、固体ミュージックプレーヤ、例えば、MP3または高度なiPod用、またはマルチ機能デバイス用などの、典型的な製品462用のZ-コンプライアントなコネクタ構成のアゼンブリ線図 460である。
【００８５】
典型的な製品462において、プローブスプリング40を有するMEMSZ-アクチュエータ472は、1つ以上のアクチュエータステータ468上を、滑動可能に移動する463。イメージセンサ、例えば、CCDチップ474は、MEMSZ-アクチュエータ472の対向面に、実装される、例えば、表面実装される。アクチュエータステータ468は、回路基板466に、付けられる。回路基板466は、製品462のケース構造464に付けられる。カメラを有する製品 462に対して、レンズ478は、典型的には、捕獲されたイメージ481と関連する光484が、制御可能に捕獲される、すなわち、シャッター483等々により入射可能とされ、イメージセンサ474により感知されるように、設置される。オートフォーカス光源480および光検出器482は、放出された光486 が反射されかつ入力として制御490に感知されるように、含まれることも可能である。
【００８６】
図31示される典型的な製品462において、MEMSZ-アクチュエータ472は、第1の位置465aおよび第2の位置465b間かつそれらを含む任意の基準面などの、アクチュエータステータ468上のZ方向27(図1)に、滑動可能に移動する463。ここにおいて、好ましくは、スプリングコンタクト40 を有するコンプライアントなコンタクタアレイ470は、コンプライアントな電気的コンタクトを回路基板466に、運動の範囲465a、465b全体にわたって提供することができる。
【００８７】
レンズ478からイメージセンサ474への効果的な焦点面467は、それゆえに、第1の位置465aおよび第2の位置465b間かつそれらを含む任意のポイントで、制御可能に変化する。例えば、カメラ462のオートフォーカス操作中に、オートフォーカス光源480から放出された光486は、サブジェクト SBJから反射され、かつコントローラ490に対して入力として作用する、光検出器482により感知される。オートフォーカス入力に基づいて、コントローラ490は、所望の焦点距離467を提供するために、第1の位置465aおよび第2の位置465b間かつそれらを含む任意のポイントに、MEMSアクチュエータ472を移動させる。イメージ481は、次に、典型的には、シャッター483の制御される開口部などにより、制御可能に捕獲され、かつ次にダウンロードできるメモリ492に格納される、そうでなければ、例えば、取り外し可能なメモリエレメント494などにより、移される。
【００８８】
図32は、高コストプリント配線基板168および低コストプリント配線基板502間に、リリース可能な、または恒久的な接続の何れかを提供するなどのための、第1の典型的なボード対ボード高密度コネクタ182iの詳細な線図500である。図33は、パッケージ基板552および低コストプリント配線基板 502間で、リリース可能な接続または恒久的な接続の何れかを提供するなどのための、2次的な典型的なボード対ボード高密度コネクタ182jの詳細な線図 550である。
【００８９】
図32および図33に示される典型的な2次的なコネクタアゼンブリ184は、これらに限定されるわけではないが、例えば、回路基板502および下部コネクタ基板504間にリフロー176により提供されるようなハンダボール接続506などの、電気的接続506を有する。下部コネクタ基板504は、さらに、上面上のコンタクトパッド512、下部コネクタ基板504を通して延在する導電性ビア508、およびコンタクタアゼンブリ18から延在する1つ以上の対応するプローブスプリング40との接続用の下部コンタクト190を有する。
【００９０】
図32および図33に示される典型的なラッチ212は、アゼンブリ用の移動止めとして機能できることがさらに好ましい、1つ以上の対応するラッチ516にラッチ可能にはめ合わせる218a、218b（例えば、図10～図13）、1つ以上のアライメントガイド198を有する。アゼンブリは、さらに、好ましくは、下部コネクタ基板504から延在するような専用の移動止め520を有することができる。
【００９１】
非対称的接続性を有するコンタクタ
コネクタ182いくつかの実施例は、例えば、これらに限定されるわけではないが、代わりの経路、異なる回路および／またはデバイスに対する接続にアクセスする、および／または代わりの接続冗長性を提供するなど、多数のアプリケーションに良く適している非対称的な接続性を提供する。
【００９２】
図34は、非対称的な接続を有するコネクタ182の第1の線図的平面図600aである。図35は、非対称的な接続アレイを有するコネクタ182の第2の線図的平面図600bである。
【００９３】
図34および図35に示されるように、上述のような第1の典型的な構造162は、複数の面602a、602b、602cおよび602dを有する。同様に、上述のような第2の典型的な構造184は、複数の面606a、606b、606cおよび606dを有する。第1の構造162は、さらに、オリエンテーション・ディテイル(orientation detail)604を有することができ、および第2の構造184は、さらに、オリエンテーション・ディテイル608を有することができる。
【００９４】
図34および図35に示される第1の典型的な構造162は、第1の接続パス612の非対称的なアレイ611を有することが可能である、および／または第2の構造184は、第2の接続パス610非対称的なアレイを有することが可能である。
【００９５】
図34に示されるように、第1の典型的な構造162および第2の構造184が、面602aが606aと位置合せされるように向られ、典型的なコネクタ182が第1の位置600aで向きを定められる時、例えば、ディテイル604、608が位置合せされる時、接続214のアレイ614a(図9)は、第2の接続パス610と一致する第1の接続パス612に対して定義される。
【００９６】
図35に示されるように、第1の典型的な構造162および第2の構造184は、例えば、コネクタ162、184を、互いに対して、Z軸27の周りに、すなわち、X軸23およびY軸25aにより定義された平面内で回転させることにより、互いに対して、選択可能に向きを定められることができる。例えば、第1の典型的な構造162および第2の構造184は、面602aが606cと位置合せされるように、向きを定められ、典型的なコネクタ182が、第2の位置 600b内で向きを定められる時、接続214の代わりのアレイ614bは、第2の接続パス610と一致する第1の接続パス612に対して定義される。
【００９７】
図34および図35に示される典型的な矩形コネクタ182は、任意の方向に90度回転させるなどのために、1つより多い非対称的な位置を含むことができることが好ましい。例えば、接続214の代わりのアレイ614を提供するために、面602aが第2のコネクタ面606bまたは606dと位置合せされる。
【００９８】
図34および図35に示される典型的なコネクタ182が、例えば、第1のコネクタ構造162および第2のコネクタ構造184間に、4回回転対称 (square symmetry)を有する、矩形コネクタ182として示されるが、様々なコンポーネント形状および幾何学的対称は、これらに限定されるわけではないが、矩形ベースの対称、代わりの多角形、および／またはざらざらにされた、すなわち、溝を切られた接合ディテイルを有する円柱さえなど、非対称的な接続214 を提供するために、使用可能である。
【００９９】
同様に、コネクタ182のいくつかの実施例は、例えば、これらに限定されるわけではないが、代わりの経路、異なる回路および／またはデバイスに対する接続にアクセスする、および／または代わりの接続冗長性を提供するなど、様々なアプリケーションに対して適応させることがさらに出来る、軸方向の非対称的な接続性を提供する。
【０１００】
例えば、Z軸27に関して軸方向の位置移動208aを有する高密度相互接続アゼンブリ182に対して、軸方向の移動208は、第1のコネクタ構造162および第2のコネクタ構造184間の挿入量を定義することができる。挿入軸に対する軸方向の移動208は、第1のコネクタ構造162および第2のコネクタ構造184間で、例えば、位置が、スプリング40および対向するコンタクト90間の離間の位置、1つ以上のスプリング40に対する第1のコンタクトの位置、コンプライアントな、すなわち、圧縮されたコンタクトの位置、および／または1つ以上の移動止め、ラッチ、および／またはデテントにより決定されるコンタクト制限の位置を定義することができる、少なくとも2つの位置間などで、任意の相対的な移動を定義することができる。
【０１０１】
高密度相互接続アゼンブリ182のいくつかの実施例は、対向するスプリング40の全体のアレイおよび導電性パッド190間に複数の接続を提供するなどのために、相対的に同様の高さ702(図 36)を有するスプリング40、および相対的に同様の高さ704(図 36)を有する、対向するパッド90を提供する。
【０１０２】
同様に、高密度相互接続アゼンブリ182の代わりの実施例は、対向するスプリング40の全体のアレイおよび導電性パッド190の間に、挿入軸、例えば、Z軸27に対する軸方向の位置関係に基づいて、接続の異なっているアレイを提供するなどのために、異なる高さ702を有するスプリング40、および／または異なる高さ704を有する対向する導電性パッド190を提供する。スプリング高さ702は、当業者に公知の複数の方法において、例えば、フォトリソグラフィにより定義されるように、基板上のスプリングの設計長さを変化させることなどにより、変化させることができる。パッド高さ704は、当業者に公知の複数の方法において、例えば、パッド支持基板186、188上にめっきされた金属の厚さを変化させることにより、変化させることができる。
【０１０３】
図36は、第1の位置700aに非対称的な軸接続性を有するコネクタ182の線図的部分切り取り図である。図37は、第2の位置700bに非対称的な軸接続性を有するコネクタ182の線図的部分切り取り図である。図38は、第3の位置700cに非対称的な軸接続性を有するコネクタ182の線図的部分切り取り図である。図39は、第4の位置700dに非対称的な軸接続性を有するコネクタ182の線図的部分切り取り図である。
【０１０４】
図36に示されるように、第1のコネクタ構造162は、典型的に、コンプライアントなスプリング40、例えば、基板30から第2のコネクタ構造184へ離れて延在する40a、40bを有するコンタクタ基板30、を有する。図36に示されるコンプライアントなスプリング40は、基板30に対して、またはそれらが形成される層の1つ、例えば、リリース層90(図3)に対して、形成されるスプリング高さ702を定義する。図36に示されるように、スプリング 40aに対するスプリング高さ702aは、スプリング40bに対するスプリング高さ702bより小さい。
【０１０５】
図36に示されるように、第2のコネクタ構造184は、典型的には、基板186、188から第1のコネクタ構造162へ離れて延在する導電性パッド90を有するボード基板186、188を有する。図36に示されるパッド90は、典型的に、基板186、188に対して、パッド高さ704を定義する。図36に示されるように、パッド92aに対するパッド高さ704aは、スプリング92bに対するパッド高さ704bより大きい。
【０１０６】
高さ702および704の差は、本質的に、挿入軸、例えば、Z軸27に対する非対称的なコンタクトのための手段を提供する。図37に示されるように、第1 の距離707aがコンタクタ基板30および基板186、188間で、定義される、位置700bにおいて、スプリング40bは、対向する90bに電気的に接続され、一方、スプリング40aは、対応するパッド92a、92bに電気的に接続されない。図38に示されるように、位置700cにおいて、スプリング 40bは、部分的に、圧縮され、かつ対向するパッド90bに電気的に接続され、一方、第2のパッド90bは、対向するスプリング40aに電気的に接続され、かつパッド92bは、その対応するパッド40aに電気的に接続されない。図38に示されるように、位置700dにおいて、スプリング40bは、さらに、圧縮され、かつ対向するパッド90bに電気的に接続され、第2のパッド90bは、対向する圧縮されたスプリング40aに電気的に接続され、およびパッド92bは、その対応するパッド40aに電気的に接続される。
【０１０７】
図36～39に示される非対称的な軸接続性を有するコネクタ182は、それゆえに、位置700に基づいた1つ以上の接続された回路を接続し、および／または挿入移動208に対するリミットを感知等、感知または制御を提供するために、異なる距離707、例えば、707a～707dにおいて、1つ以上のコンタクタ状態を提供できることが好ましく、かつ様々なアプリケーションに対して使用可能である。
【０１０８】
高密度コネクタ182は、これらに限定されるわけではないが、コンポーネント、デバイス、システム、サブシステム、および／または基板のような、2つのオブジェクト間の同時の電気的コンタクトを提供するために、基板18上に製作された微細製作されたスプリングコンタクト40のアレイを利用する。コネクタ182のいくつかの好適な実施例は、これらに限定されるわけではないが、携帯電話、パ―ソナル・デジタル・アシスタント(PDA)、コンピュータ、ポータブルコンピュータ、医療用のデバイス、カメラ、ビデオカメラ、プリンタ、イメージングデバイス、デジタルメディアプレーヤ、および／または他のポータブルな電子システムのような、X、Y、またはZ方向23、25、27またはそれらの任意の組み合わせにおいて、要求されるスペースを最小限に抑えることが望ましい、スペースが制限されるアプリケーションに対して、利用可能である。
【０１０９】
スプリング40の力に対する変位の特性は、スプリング40の設計により制御され、かつスプリング特性の多数のタイプは、スプリング40がフォトリソグラフチップ処理技術を用いてバッチ処理されるので、単一のデバイス、例えば、18内に提供可能である。力は、めっきされた金属層、例えば、1つ以上の層（68、70（図2）、104（図3））などを追加することにより増加可能であり、またはスプリング40をより長く、より細く、またはより薄くすることにより減少させることが可能である。小さい力のスプリング40は、最小のローディングを外部の作動システムに与えながら、電気的コンタクトを維持することができる。
【０１１０】
高密度コネクタ182のいくつかの実施例は、接続密度を最大にする、またはX、Y、またはZ方向、またはそれらの任意の組み合わせにおいて要求されるスペースを最小限に抑えることが望ましい、かつICボンドパッド間隔を有するコンポーネントを、回路基板間隔を有するコンポーネントに相互接続することが望ましい、アプリケーションにおいて（コンポーネント、デバイス、システム、サブシステム、基板等を含む）2つのオブジェクト間の同時の電気的コンタクトを提供するために、基板上に製作された、微細製作されたスプリングコンタクトのアレイを有する。
【０１１１】
同様に、高密度コネクタ182のいくつかの実施例は、集積回路デバイスおよび共通の支持基板間の電気的コンタクト、および各デバイスが異なる厚さおよび／または熱膨張係数を有することができる共通のヒートシンクとの熱コンタクトを提供するために、多数の集積回路デバイス上に製作された微細製作されたスプリングコンタクトのアレイを有する。
【０１１２】
さらに、高密度コネクタ182のいくつかの実施例は、（コンポーネント、デバイス、システム、サブシステム、および／または基板を含む）2つのオブジェクト間に、小さいエリア、薄いおよび安価な電気的コネクタを提供するために、基板上に、例えば、コンタクタ基板30上に、非常に高密度で製作された、微細製作されたスプリングコンタクト40のアレイを有する。
【０１１３】
さらに、高密度コネクタ182のいくつかの実施例は、スペース変換機能を提供するために、したがって、例えば、これらに限定されるわけではないが、コンポーネント、デバイス、システム、サブシステム、および／または基板のような、広く変化する電気的接続ピッチを有する、2つのオブジェクト間の安価な電気的コネクタを提供するために、フレキシブルな薄い基板、例えば、コンタクタ基板30の一方の面上に、非常に高密度で、かつ基板30の他方の面に低密度で製作された、微細製作されたスプリングコンタクト40のアレイを有する。
【０１１４】
上述のように、高密度コネクタ182のいくつかの実施例は、例えば、これらに限定されるわけではないが、コンポーネント、デバイス、システム、サブシステム、および／または基板のような、2つのオブジェクト間に、オブジェクト間の距離の範囲にわたっておよび／または互いに対するオブジェクトの相対的な運動中に、同時の電気的コンタクトを提供するために、基板30上に製作された、微細製作されたスプリングコンタクト40のアレイを有する。
【０１１５】
本発明のいくつかの実施例において、スプリングコンタクト40の先端62は、ハンダ付けされることが可能であり、そうでなければターゲットにされた電気的コンタクトパッドに付けられることが可能である。プローブ先端62を導電性パッド190に付けることは、先端スライディングをなくし、かつX、Y、および Z運動を阻止する、しかしながら、適切な力が加えられると、他方に対する一方のオブジェクトの位置または向きは、変更可能であり、かつ加えられた力が除去される場合、オブジェクトは、全ての変位がスプリングの塑性変形を避けるのに十分小さかったと仮定して、それ自身の位置を最初の位置に移す。支持基板に付けられたスプリングコンタクトの先端により、スプリングコンタクトは、外部のアクチュエータに対して押す力と引く力の両方を与えることができる。
【０１１６】
本発明の追加の観点において、1つより多いスプリングコンタクト設計は、スプリングに、異なる機能を実行する、異なる特性を提供するために、用いることが可能である。典型的な実施例において、1つのタイプのスプリングコンタクトは、特定の位置に、電気的コンタクトを提供するために、設計され、かつ位置づけられることが可能である、一方、スプリングの他のタイプは、別々の機能を実行するための機械的力を提供するために、他の位置に、設計され、かつ位置づけられることが可能である。このことは、スプリングの機械的特性が、それらの長さ、幅またはそれらの位置を変更することにより、変更可能であり、しかも、スプリングの全てが、同時に製作され、スプリングの多数のタイプが、同じ製作ステップで提供されることが可能であるので、可能である。
【０１１７】
上記本発明の観点は、本発明の別の実施例を作成するために、個々にまたは組み合わせて、使用可能である。前述の具体例において、用語「基板」は、特定のアプリケーションに最適であるように選択される、薄いまたは厚い、フレキシブルでないまたはフレキシブルな、硬いまたは柔らかい絶縁性材料を意味している。基板は、典型的に、単一のまたは多層セラミック、ガラスセラミック、ガラス、石英、シリコンのような半導体、および／またはポリイミドのようなポリマーまたは回路基板材料、例えば、FR-4から製作される。基板は、また、完成した集積回路またはハイブリッド集積回路であることも可能である。スプリングがモノリシックまたは非モノリシック処理方法を使用して、製作基板上に製作される、基板は、犠牲的なまたは一時的であることも可能である。スプリングは、製作後、製作基板から除去可能であり、かつ独立したアプリケーションまたは他の構造を組み合わせて、使用可能である。
【０１１８】
システムの利点
高密度コネクタ182の使用は、本質的に、コネクタ設計のいくつかのエリアに対して、以下のような改良を提供する：
・熱膨張係数(TCE)ミスマッチ：
・同一平面性の不足；
・熱管理；
・高周波性能；および／または
・コスト
微細製作されたスプリングコンタクト40を有することが好ましい、高密度コネクタ182における、スプリングプローブ40により提供されるX-Yコンプライアンスは、デバイスおよび回路基板間のような、第1のコネクタアゼンブリ162および第2のコネクタアゼンブリ184間のTCEミスマッチを補償し、一方、スプリングプローブ40のZ-コンプライアンスは、同一平面性の不足を補償する。
【０１１９】

同様に、Z-コンプライアンスおよびカスタマイズ可能な長さのスプリング40は、多数のダイパッケージ、例えば、システムインパッケージ(SiP)に対するような、異なるコンタクタスケールパッケージ基板厚さ75で、チップパッケージ18を収容する。さらに、多層金属は、制御されるインピーダンスおよびシールドされた信号パスを提供するために使用可能である。さらに、フォトリソグラフ自己アゼンブル可能なスプリングを利用する、高密度コネクタ182の好適な実施例は、有利なコスト／性能比を有する。
【０１２０】
さらに、第1のコネクタアゼンブリ162および第2のコネクタアゼンブリ184間の1つ以上のラッチ212の使用は、コンプライアントなスプリングプローブ40および対向する導電性パッド190間のような、アゼンブリ162、184間の機械的接続、並びに制御される接続環境の両方を提供する。
【０１２１】
高密度コネクタ182の使用は、例えばラッチ212の接続を外すことにより、コンタクタアゼンブリ18および関連したコネクタアゼンブリ162を容易に変更することを可能にすることにより、多くの高密度アゼンブリに対して所有コストを下げる。高密度コネクタ182は、訓練されたユーザまたは現場のサービスエンジニアが、顧客サイトで、第1のコネクタアゼンブリ、すなわち、コンタクタ162、および／または第2のコネクタアゼンブリ184ａを、すばやく変更することを可能にする。
【０１２２】
同様に、顧客は、第1のコネクタアゼンブリ162および／または第2のコネクタアゼンブリ184の在庫を手元に保管することができ、かつ第1のコネクタアゼンブリ162および／または必要ならば、全体の高密度電子アゼンブリの代わりに、第2のコネクタアゼンブリ184を交換することができる。この能力は、通常の定期的な洗浄、先端磨耗、先端破損、および／または不測の先端汚れなどのコンタクタ問題に関連したダウンタイムを最小にする。
【０１２３】
高密度コネクタ182の製造と関連した設計および製作の開示された方法は、最終組み立てで、平面性調整の必要性を減少させる、または無くす製作の方法を提供する。
【０１２４】
高密度コネクタ182は、プローブカード・アセンブリ・システムの範囲内で、他のコンポーネントの基準面として作用することができる、またはプローブカード・アセンブリ・システムのインターフェースとなる、お互いに十分に平坦かつ平行な機械的面を持つコンポーネントを有する。同様に、高密度コネクタ182 および関連するプロセスは、高いまたは低い動作温度の何れかでのテスト中のデバイスに対する低抵抗電気的接続を維持する。
【０１２５】
さらに、高密度コネクタ182は、相対的に平坦かつ平行なコンポーネント面を有し、このことは、高I/O数コネクタと関連する大きな力を、さらに均一に分配し、かつ垂直に伝え、コネクタシステムの範囲内でピークツーピークでの機械的たわみを減少させる。ここで、この力は、様々なスプリングプレロードメカニズム、または接続中のスプリングプローブの圧縮のいずれかにより発生させられる。
【０１２６】
さらに、高密度コネクタ182は、コンポーネントおよびサブアゼンブリを、予め位置を調整し、容易に取り替えることを可能にする、互いに載置することができる、改善された平坦度および平行度を有するコンポーネントを有する。
【０１２７】
同一平面性からのより小さいずれを有する、相対的に平坦かつ平行な面およびプローブ先端アレイは、平面性調整の必要性を減少させる。さらに、相対的に平坦かつ平行な基準面の使用は、使用する場合非常に小さい力のインターポーザの使用、例えば、コンタクト当り、0.05g～5gが、大きなエリア、例えば、300mmウェハに対して、1,000sqcmにわたって、低抵抗高密度の電気的接続を作ることを可能にする。さらに、平坦かつ平行な基準および支持面と組み合わされた小さい力のインターポーザは、平面性を固定し、達成し、かつ維持するより簡単な方法を可能にする。これに代えて、平坦な面を有する、マザーボード、Zブロック等のような、大きなエリアコンポーネントは、真空駆動システムの使用が、高レベルの面平行度を達成することを可能にする。さらに、ハンダ、金ワイヤーボンドバンプ、めっきしたバンプ、または接着剤などの材料で製作される大きなエリアの堅固な電気的インターフェース接続は、全て、より高い製造歩留りを有し、かつより平坦かつより平行な相互接続支持面を用いて、より良くかつ高い信頼性で機能する。
【０１２８】
同様に、時間は、半導体製造業者および検査者などの高密度コネクタアゼンブリ182のユーザにとって、しばしば、重要なファクタである。例えば、従来のプローブカード・アゼンブリは、典型的には、多層セラミックコンポーネントに対するような長いリードタイムを有する、1つ以上の主要なコンポーネントを有する。従来のアゼンブリ構造および製造方法が、このように長いリードタイムコンポーネントを含むので、1つ以上のアゼンブリに対する生じる製作サイクルは、長い。
【０１２９】
対照的に、プローブカード・アゼンブリの一部を、製作し、組み立て、および／または予め平坦化可能であり、一方、複合体、カスタム、またはセミカスタムコンポーネントなどの長いリードタイムコンポーネントが、容易に実装可能および／または他のコンポーネントおよびアゼンブリから再び実装可能である、高密度コネクタアゼンブリ182は、改善された、すなわち速い、製作サイクルを有する。
【０１３０】
本発明による方法は、フレキシブルなコネクタに圧力を加える、および／またはリニアクチュエータを調整するための要求を減少させる、または無くすことにより、高密度コネクタアゼンブリ製作中の平面性の差を調整する。本教示による方法は、2つ以上のめっきステップを使用してプローブスプリングの同一平面上アレイを作ること、およびサブコンポーネント間の平面の差を補償するために、ハンダ接合部高さの変化をもたらすことにより、プローブチップ・アゼンブリを平坦化することを含む。両方の製造方法は、平坦な基準ツーリング面(flat reference tooling surface)を作り、かつコンポーネントを基準ツーリング面に対して平坦なアゼンブリ状態に保持するために、真空または他の手段を使用する。プローブスプリングの場合、第1の層のめっきが、施され、かつ許容可能なサイクル寿命にわたって信頼できる電気的コンタクトを保証するために、十分なプロービング力を提供するために必要とされる追加のめっきを仕上げる前に、先端が、基準ツールリング面に対して先端を保持しながら、加熱により同一平面上に作られる。プローブスプリングアゼンブリに対するマザーボードの場合、これらのコンポーネントを、WRSに平行な基準ツールリング面に引っ張り平坦な状態とすることが可能であり、かつハンダを、平行度を保持するために、リフローすることが可能である。
【０１３１】
本発明は、また、製造コストおよび製造時間の両方を減少させる標準コンポーネントを利用する。
【０１３２】
改善された同一平面性および平行度を有するスプリングプローブを有する高密度相互接続システム、および製造のための方法が、本明細書において、集積回路テストプローブ、プローブカード、電気的アゼンブリ、工業製品、および／またはパッケージと関連して記載されるが、システムおよび技法は、所望に応じて、様々な電子コンポーネントまたはデバイス内の集積回路および基板間の相互接続、バーンインデバイスおよびMEMSデバイス、またはそれらの任意の組み合わせなど、様々なデバイスで実施可能である。
【０１３３】
同様に、当業者は、様々な別のタイプのプローブ先端を、本明細書に記載される応力金属スプリング(SMS)プローブ先端に置き換えることが可能であろうこと、およびそれゆえに、本発明の方法および装置に関する教示を、本明細書に記載されるSMSプローブ先端の使用を制限するものとして解釈すべきでないこと、を容易に理解するであろう。
【０１３４】
従って、本発明が、特定の好適実施例に関して詳細に記載されたが、本発明が関連している技術分野の通常の当業者は、特許請求の範囲の精神および範囲から逸脱することなく、様々な修正および強化を実施することができること、を理解するであろう。

HIGH DENSITY INTERCONNECT SYSTEM FOR IC PACKAGES AND INTERCONNECT ASSEMBLIES

FIELD OF THE INVENTION

The present invention relates generally to the field of high density interconnect assembly systems, and more specifically to the fields of semiconductor device testing and packaging. More particularly, the present invention relates to high density interconnect assembly and test systems incorporating micro-fabricated spring contacts and improvements thereto, which improve performance, reliability, ease of use and/or lower the cost of ownership.

BACKGROUND OF THE INVENTION

Advances in semiconductor integrated circuit (IC) design, processing, and packaging technologies have resulted in increases in the number and density of input/output (I/O) pads on each die. Nonetheless, the size of portable electronic systems such as portable computers, cell phones, PDAs, etc. continues to shrink despite the addition of new features and functions. New features and functionalities, such as digital cameras and camcorders, global positioning systems, and removable memory cards are continually being integrated into modern portable and/or high density electronic systems. It is desirable to decrease the thickness of the components within portable electronic systems to provide size reduction as well as additional space to add new components.

Although the length and width of portable electronic systems are constrained by the need to provide a comfortable user interface typically including an easy to use keypad and / or an easy to read display, there is a range in the acceptable physical sizes for each class of system at any point in time. However, over time, the size of most portable electronics systems tends to decrease.

As the manufactured sizes of systems and components continue to decrease, management of energy consumption and heat dissipation become increasingly important both at the level of the system and at the individual components level. Less space is available for power sources and heat dissipation structures. At the level of packaging and interconnect, this means that strategies and solutions are required to provide adequate thermal management and to accommodate the stresses generated by mismatches in thermal coefficient of expansion (TCE) occurring at the interfaces between components,

Reductions in size and thickness of components are also consistent with performance improvements due to reductions in signal path lengths between components. Despite increases in the number and density of input/output (I/O) pads on each die, the footprint and thickness of electronic systems continues to shrink since the individual components and /or devices integrated into these systems tend to decrease with each successive technology generation. Historically, electrical interconnections were formed as individual components, e.g. contacts, using conventional fabrication technologies such as metal stamping and bending. Using conventional assembly methods, individual contacts are assembled into a finished contactor and/or connector. Conventional fabrication and assembly methods become increasingly complex and expensive as the number and density of the contacts increases.

Micro-fabricated spring contacts are capable of overcoming many of the limitations associated with conventionally fabricated spring contacts. Micro-fabricated spring contacts can be fabricated using a variety of photolithography based techniques known to those skilled in the art, e.g. Micro-Electro-Mechanical Systems (MEMS) fabrication processes and hybrid processes such as using wire bonds to create spring contact skeletons and MEMs or electroplating processes to form the complete spring contact structure. Arrays of spring contacts can be either be mounted on a contactor substrate by pre-fabricating and transferring them (either sequentially or in mass parallel) to the contactor substrate or by assembling each element of the spring contact array directly on the contactor substrate using a wire bonder along with subsequent batch mode processes, e.g. electroplating, as disclosed in U.S.

Patent No. 6,920,689 (Khandros et al.), U.S. Patent No. 6,827,584 (Mathieu et al.), U.S. Patent No. 6,624,648 (Eldridge et al.); U.S. Patent No. 6,336,269 (Eldridge et al.), U.S. Patent No. 5,974,662 (Eldridge et al.), U.S. Patent No. 5,917,707 (Khandros et al.), U.S. Patent No. 5,772,452 (Dozier et al.), and U.S. Patent No. 5,476,211 (Khandros et al.).

Alternatively, an array of micro-fabricated spring contacts can be fabricated directly on a contactor substrate utilizing thick or thin film photolithographic batch mode processing techniques such as those commonly used to fabricate semiconductor integrated circuits. Numerous embodiments of monolithically micro-fabricated photolithographic spring contacts have been disclosed such as those by Smith et al in US Patent No. 6,184,699, Mok et al. in US Patent No. 6,791 ,171 and US Patent No. 6,917,525, and Lahari et al in US Patent Pub. No. US-2003-0214045-A1.

Semiconductor wafer probe card assembly systems are used in integrated circuit (IC) manufacturing and testing to provide an array of spring contact probes for making contact to the electrical interconnection pads on each of the semiconductor devices on the wafer. An additional function of probe card assembly systems is to translate electrical signal paths from the tightly spaced electrical interconnection pads on ICs to the coarsely spaced electrical interconnection pads on printed circuit boards that interface to IC test systems.

Semiconductor wafer probe cards are typically required to accommodate increases in the density and number of input/output (I/O) pads on each die, as well as increases in the diameter of the silicon wafers used in IC fabrication processes. With more die to test per wafer and each die having more I/O pads at higher densities, the cost of testing each die becomes a greater and greater fraction of the total device cost. This trend can be minimized or even reversed by reducing the test time required for each die or by testing multiple die simultaneously. If multiple die are tested simultaneously, then the requirements for parallelism between the probe tips and the semiconductor wafer and the co-planarity of the probe tips become increasingly stringent since all of the probe tips are required to make good electronic contact at the same time over a large area on the wafer or the entire wafer in the

case of wafer level test and/or burn-in.

To test more than one die on a semiconductor wafer simultaneously, simultaneous low-resistance electrical contacts must be established with positionally matching sets of spring contact probes for each die to be tested and maintained over a broad temperature range. The more die to be tested simultaneously, the greater the degree of parallelism that is required between the spring probes and the surface of the semiconductor wafer, to insure that the probe tip "scrub", and hence electrical contact, is uniform across the wafer. However, as higher numbers of die are tested in parallel, the number of simultaneous interconnects from the IC to the probe card assembly to the IC tester increases (not assuming pin multiplexing). Since probe tips for contacting the bonding pads on IC wafers require sufficient mechanical force on a per connection basis to assure a reliable low resistance connection, the total force between the probe card assembly and the wafer increases in proportion to the number of connections.

Similar trends are seen in connector, device packaging, and socketing applications, although specific requirements may vary for each specific application. For example, probe scrub damage requirements for probe cards which contact the bonding pads, e.g. such as comprising aluminum, gold, copper, solder, etc., on bare die are different those for sockets which contact the leads, terminals, bumps, etc., e.g. such as comprising gold, copper, solder, etc., or solder balls, of packaged die or those for packaged devices or connectors in which contact is made to contact pads, e.g. such as comprising gold, copper, solder, etc. on a printed circuit board. Nonetheless, increases in die size and/ or the density and number of input/output (I/O) pads on each die, and/or use case temperature extremes tend to drive up the complexity and cost of the electrical interconnect structures required in all of the above applications. Compensation for lack of co-planarity is also an important requirement for connectors, packages and sockets, particularly as connection areas and die size increases and /or as component thicknesses decrease.

In some types of IC devices such as memory and microprocessors, die sizes continue to increase whereas for other types of devices such as mixed signal and

analog, die sizes have decreased as a result of numerous technological advances. Nonetheless, in many cases, decreases in bond pad sizes, and/or increases in the density and/or number of (I/O) pads is driving the need for cost effective and high performance miniaturized interconnects for connector, device packaging, and socketing applications.

Additionally, there is a need for improved methods for providing temporary electrical connections in which a connection is made for a short time, for example, in probe card or system testing applications. There is also a need for improvements in demountable electrical connections in which it is desirable to maintain a reliable connection for extended time periods but it may be desired to non-destructively beak the connections, for example, in system in package or memory module applications where it is desirable to be able to demount and remount a device or modular package within a larger system for the purposes including but not limited to product development, field or depot upgrade, configuration change, or repair. Additionally, there is a need for improved methods of providing reliable and low cost permanent electrical connections.

It would be advantageous to provide micro-fabricated spring contacts at a relatively low cost per contact that maintain low resistance electrical connections for a variety of contact geometries and metallurgies, at high connection densities, over large or small areas, over a wide temperature range, and/or at high frequencies. Such micro- fabricated spring contacts would constitute a major technical advance.

It would be advantageous to provide micro-fabricated spring contacts at a relatively low cost per contact that maintain low resistance electrical connections for a variety of contact geometries and metallurgies with relatively low contact forces, at high connection densities, over large areas, over a wide temperature range, and/or at high frequencies. Such micro-fabricated spring contacts would constitute a major technical advance.

It would be advantageous to provide contactors incorporating micro-fabricated spring contacts at a relatively low cost per contact that maintain low resistance electrical

connections, at high connection densities, over large areas, over a wide temperature range, and/or at high frequencies. Such a contactor would constitute a major technical advance.

It would be advantageous to provide contactors incorporating micro-fabricated spring contacts at a relatively low cost per contact that accommodate mismatches in the thermal coefficient of expansion (TCE) between integrated circuit devices and the next level of interconnect while providing and efficient means for meeting all thermal management requirements. Such contactors would constitute a further major technical advance.

It would be further advantageous to provide contactors incorporating micro- fabricated spring contacts having sufficient mechanical compliance to perform functions including but not limited to accommodating the planarity requirements of one or more electronic devices with the same or multiple or varying thicknesses, multiple devices across a wafer, one or more devices or device types in a single package or module, meeting planarity compliance requirements for high-density sockets and connectors, as well providing simultaneous electrical connections and Z-compliance with spring forces appropriate to meet the requirements of electronic systems including but not limited to adjustable optical interfaces such as auto focus mechanisms for cameras and projectors and other applications in electronic systems including but not limited to computers, portable computers, personal digital assistants (PDAs), medical devices, cameras, printers, imaging devices, cell phones, and the like. Such contactors would constitute a further major technical advance.

Furthermore, it would be advantageous to provide means for latching between assembly structures incorporating micro-fabricated spring contacts in temporary, demountable, and permanent applications. Such assembly structure latching means would constitute a further technical advance.

SUMMARY OF THE INVENTION

An improved interconnection system and method is described, such as for electrical contactors and connectors, electronic device or module package assemblies, socket assemblies and/or probe card assembly systems. An exemplary interconnection system comprises a first connector structure comprising a contactor substrate having a contactor surface and a bonding surface, and a set of at least one electrically conductive micro-fabricated spring contact extending from the contact surface, a second connector structure having a set of at least one electrically conductive contact pad located on a connector surface and corresponding to the set of at least one spring contact, and means for movably positioning and aligning the first connector structure and the second connector structure between at least a first position and a second position, such that in at least one position, at least one of the electrically conductive micro-fabricated spring contacts is electrically connected to at least one electrically conductive contact pad. Some preferred embodiments of the connector system comprise temporary, demountable, or permanent latching means between the first connector structure and the second connector structure.

BRIEF DESCRIPTION OF THE DRAWINGS

Figure 1 is a detailed schematic diagram of a probe card assembly;

Figure 2 is a detailed schematic view of a contactor assembly comprising an array of compliant micro-fabricated spring contacts;

Figure 3 is a detailed partial cross sectional view of an interposer structure;

Figure 4 shows a soldered contactor probe card embodiment having a double-sided upper interposer;

Figure 5 shows a soldered contactor probe card embodiment having a soldered upper interposer;

Figure 6 is a first schematic view of solder ball re-flow contactor construction;

Figure 7 is a second schematic view of solder ball re-flow contactor construction;

Figure 8 is a first schematic assembly view of a high-density connector having fan- out;

Figure 9 is a second schematic assembly view of a high-density connector having fan-out;

Figure 10 is a detailed schematic view of a first exemplary embodiment of assembly latch construction;

Figure 11 is a detailed schematic view of a second exemplary embodiment of assembly latch construction;

Figure 12 is a detailed schematic view of a third exemplary embodiment of assembly latch construction;

Figure 13 is a detailed schematic view of a fourth exemplary embodiment of assembly latch construction;

Figure 14 is a first schematic assembly view of a high density BGA socket connector embodiment;

Figure 15 is a second schematic assembly view of a high density BGA socket connector embodiment;

Figure 16 is a detailed partial sectional view of a centered-contact micro-fabricated sp