※以下の明細書の原文（英文）では、
[Name, U.S. Patent No. X,XXX,XXX (XX July 200X) disclose...]
のパターンとあり、和訳されたものは、
【特許文献１】米国特許第X,XXX,XXX号「タイトル（英語タイトル）」（氏名）（200X年7月XX日）
のパターンとなっている。
以下では、和訳の明細書から【特許文献X】と【非特許文献X】のがリストのように並んでいる箇所を省略した。（【発明の開示】の直前）
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【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブカードアセンブリシステムの分野に関する。より詳細には、本発明は、フォトリソグラフィによってパターニングされるスプリング接触子における改良と、集積回路のテストまたはバーンインにおける使用を目的とする、フォトリソグラフィによってパターニングされるスプリング接触子を有する強化されたプローブカードアセンブリとに関する。
【背景技術】
【０００２】
従来の集積回路（IC）ウエハ用のプローブカードにおいては、プローブカードと集積回路ウエハとの間の電気的接触は、一般にはタングステンの針プローブによって形成される。しかしながら、先進の半導体技術では、タングステン針プローブでは不可能である、より多くのピン数と、より小さいパッドピッチと、より高いクロック周波数とがしばしば要求される。
【０００３】
新たに登場した技術によって、様々なプロービングアプリケーション用のスプリングプローブが提供されているが、ほとんどのプローブには本質的な制約があり、例えば、ピッチの制限、ピン数の制限、可曉性レベルの変動、プローブ先端形状の制限、材料の制限、高い製作コストなどである。
【０００４】
特許文献１には、ランナー(runner)および基板のアセンブリが開示されている。このアセンブリは、「基板に接着されている複数の導電ランナーを有し、少なくともいくつかの導電ランナーの一部が、所定の応力を受けたときに基板から導電ランナーを選択的に引き離すための、基板と共に平面でない領域を有する」。
【０００５】
特許文献２には、ランナーおよび基板のアセンブリとが開示されている。このアセンブリは、「基板に接着されている複数の導電ランナーを有し、少なくともいくつかの導電ランナーの一部において、所定の応力を受けたときに基板から導電ランナーが選択的に引き離されるように、接着性が低い」。
【０００６】
特許文献３には、ベアダイ段階において集積回路（IC）をテストするテスト装置が開示されている。この装置は、「多層相互接続構造の相互接続トレース終端部上に導電材料のマイクロバンプが配置されているテストステーションを含んでおり、これらの終端部が、テストするダイ上の接触パッドのパターンに対応するパターンに分布している。ウエハから分離する前のダイのテストをマイクロバンプを使用して容易にするため、別に設けられている、相互接続構造への接続部および相互接続からの接続部が低い輪郭高さを有する」。
【０００７】
特許文献４には、複数の電子デバイスの間に一つの回路を電気的に接続するためのコネクタが開示されており、「このコネクタは、カンチレバー型スプリングアームがそこから斜めに延在するプラットフォーム(platform)を含んでいる。スプリングアームには、高くなっている接触面が含まれており、一つの実施例においては、アームの幾何学形状によって、曲がるときに化合物の拭き取り機能が得られる。
【０００８】
特許文献５には、「それぞれリードピンのセットが設けられている側縁部分を有する集積回路（IC）チップをテストするためのテストデバイスが開示されている。このテストデバイスは、ソケット基部と、それぞれが接触子支持部材とソケット接触子部材とを含んでいる接触子ユニットと、それぞれが弾性絶縁シートと導電部材とを含んでいる異方性導電シートアセンブリとを有する。異方性導電シートアセンブリは、接触子ユニットのソケット接触子部材の一つに接触している各導電部材を保持するように構成されている。このテストデバイスは、異方性導電シートアセンブリの導電部材とソケット接触子部材との間に電気的な通信を確立するため、ソケット接触子部材を異方性シートアセンブリに接触させる目的で、ソケット基部上に脱着式に取り付けられている接触子保持器をさらに有する。接触子ユニットのそれぞれは、ソケット接触子部材の一部が疲労したときに新しい接触子ユニットに交換することができ、これによって、テストデバイスの保守を容易にすることが可能である。さらには、異方性導電シートアセンブリの導電部材とソケット接触子部材の一部とによって形成される最短経路で、ICチップのリードピンをテスト回路基板に電気的に接続することができる。」と開示されている。
【０００９】
特許文献６には、「回路基板の一つの主面において露出している導電材料のパッドを有し、かつ、回路基板の接触パッドに対して所定の位置にある位置決め形状を有する回路基板に、接触パッドを有する基板構造が実装される。基板構造には、基板構造の接触パッドに電気的に接続されており、かつ、カンチレバー状に基板構造から突き出しているリード部、が設けられている。位置決め要素は、プレート部分を有し、さらに、このプレート部分付近に分散している位置決め形状も有する。位置決め形状は、回路基板の位置決め形状と係合可能であり、そのように係合しているときに、回路基板の主平面に平行な動きに抗して位置決め要素を維持する。基板構造は、リード部が回路基板の位置決め形状に対して所定の位置にあり、かつ、位置決め要素がこの位置のときに、基板構造のリード部が回路基板の接触パッド上に位置するように、位置決め要素のプレート部分に取り付けられている。クランプ部材は、リード部を回路基板の接触パッドと圧力により導電的に接触している状態に維持する。」ことが、開示されている。
【００１０】
特許文献７には、「プリント基板上に制御可能な接着型導体パターンを印刷するための有用な合成物は、細かく粉砕されている銅パウダーと、スクリーニング剤と、結合剤とを含んでいる。結合剤は、熱応力に応答して層が基板から持ち上がることができるように、基板への焼結後に形成される銅層の制御可能な接着性が得られるように設計されている。さらに、結合剤は、銅層が破断することなくリフトオフに耐えることができるように、銅層に良好な機械的強度を与える目的で、銅粒子間の良好な結束性を促進する役割を果たす。」ことが、開示されている。
【００１１】
特許文献８には、「薄膜多層技術を使用して、抵抗の小さい金属－金属型接触子と、明確に異なるオン／オフ特性とを有する超小型電気機械スイッチが構築される。電熱的に作用するこのスイッチは、薄膜回路を製造するのに採用される工程と両立する工程を使用して、従来のハイブリッド回路基板上に作製される。好ましい形態においては、このようなスイッチは、金属（例：ニッケル）加熱要素が接着されている堅い絶縁性材料（例：窒化珪素）の弾性的に曲がることのできる帯状片を有するカンチレバー型アクチュエータ部材を含んでいる。カンチレバー型部材の自由端は、金属接触子を担持しており、この接触子は、加熱要素に印加される電流を介して部材を制御式に曲げることによって動き、下層の固定接触子に密着する（または離れる）。」ことが、開示されている。
【００１２】
特許文献９には、「多層パッケージにおいて、複数のセラミック薄層それぞれが導電パターンを有しており、かつ、パッケージの内部空隙が存在しており、この空隙に、一つのチップ、または、チップアレイを形成するように相互接続されている複数のチップが接着されている。チップまたはチップアレイは、様々な薄層レベルにおいて短いワイヤボンドによって接続されて、各レベルに導電パターンが金属被覆され、各薄層レベルが特定の導電パターンを有する。それぞれの薄層上の導電パターンは、金属被覆された基板上に実装されているセラミックパッケージの下面における複数のパッドに最終的に接続されるように、金属被覆材料で満たされているトンネル状貫通穴によって、または、縁部に形成されている金属被覆のいずれかによって相互接続されている。構成要素の高い密度が達成されるが、接続リード部が「互い違いに配置されている」、またはまったく異なるパッケージレベルの交互のポイントにおいて接続されているため、ワイヤボンドランド(wire bond land)の10 milの間隔と10 milのサイズとを維持することが可能である。この結果として、構成要素の密度がさらに増すが、各ワイヤボンドが互いに干渉することがなく、この干渉要因は、多層セラミックパッケージにおいて高密度の構成要素の回路網を達成するうえでの従来の制限要因である。」ことが、開示されている。
【００１３】
特許文献１０には、集積回路をテストするためのプローブアセンブリが開示されている。このアセンブリは、「中央の開口を有する絶縁材料のプローブカードと、プローブカードに取り付けられているより小さい開口を有する長方形の枠と、導電性接地面シートを有するフレキシブル積層部材をそれぞれが有する四つの個別のプローブ羽根部と、接地面に接着されている接着性誘電体膜と、誘電体膜上のスプリング合金銅のプローブ羽根部トレースと、を有する。各プローブ羽根部は、中央の開口内に延在しており、かつ、プローブ羽根部トレースのそれぞれの終端部によって形成されている、整列している個々のプローブフィンガー(probe finger)のグループにおいて終了している、カンチレバー型リーフスプリング部分を有する。プローブフィンガーは、実質的に直線に沿って配置されており、かつ、テストするICの縁部に沿う各接触パッドの間隔に対応する間隔で配置されている先端部、を有する。四つのスプリングクランプそれぞれは、リーフスプリング部分の一つに対して調整可能な拘束力が与えられるように、各プローブ羽根部のリーフスプリング部分に接触するカンチレバー型部分を有する。スプリングクランプのそれぞれによって各プローブ羽根部に対してかかる拘束圧力を個別に調整するための、四つの個別のスプリングクランプ調整手段がある。個別のスプリングクランプ調整手段は、各プローブ羽根部上のプローブフィンガー先端部の位置合わせを達成する目的で、スプリングクランプを動かして任意の望ましい方向に向けることができるように、それぞれが三本のねじとスプリングワッシャとによって枠部材に取り付けられているスプリング式の台を有する。」
【００１４】
特許文献１１と、特許文献１２には、テストするベアICまたはベアウエハとの接続を確立するためのテストプローブ構造が開示されている。この構造は、「必要な接続を確立する目的で下側に一列のマイクロバンプを有するMCM－D型基板を先端に担持している多層プリント回路プローブアーム、を有する。プローブアームは、デバイスまたはウエハの表面に浅い角度で支持されており、MCM－D型基板は、テスト対象のデバイスとのインタフェースとして機能するための必要な受動構成要素を有するように形成されている。テスト対象のデバイスの各辺に一本ずつ、四本のこのようなプローブアームを設けることができる。
【００１５】
特許文献１３、特許文献１４、特許文献１５、特許文献１６、特許文献１７、および特許文献１８には、「半導体ウエハからダイが切り離される（分離される）前に、弾性接触子構造が半導体ダイ上のボンドパッドに直接実装される。これによって、表面上に複数の端子が配置されている回路基板などを有する半導体ダイと接続することによって、半導体ダイの動作試験を行う（例：テストする、および／またはバーンインする）ことが可能となる。その後、半導体ダイを半導体ウエハから切り離し、その後、同じ弾性接触子構造を使用して、半導体ダイと別の電子コンポーネント（例えば、配線基板、半導体パッケージなど）との間の相互接続を有効にすることができる。本発明の、すべて金属から成る相互接続複合要素を弾性接触子構造として使用することにより、バーンインを少なくとも150℃の温度において実行することができ、かつ、60分以内に完了することができる。」と開示されている。B. Eldridgeらによって開示されているこの接触子端構造では、弾性接触子構造が提供されるが、この構造は、半導体ダイ上のボンドパッド上にそれぞれ個々に実装されるため、複雑かつコストのかかる製造が要求される。さらに、この接触子端構造はワイヤから作製されており、このことによって、接触子の先端の幾何学形状がしばしば制約される。さらに、このような接触子端構造は、ピッチの小さなアプリケーション（例：一般には、周辺部型プローブカード(peripheral probe card)の場合の50 μmのオーダーの間隔、または、エリアアレイの場合の75 μmのオーダーの間隔）のニーズを満たすことができていない。
【００１６】
特許文献１９には、「表面実装式の、下側はんだソケット(solder-down socket)によって、半導体パッケージなどの電子コンポーネントを、取り外し可能な状態で回路基板に実装することが可能となる。弾性接触子構造が、支持基板の上面から延在しており、はんだボール（または他の好適な）接触子構造が、支持基板の下面上に配置されている。支持基板の上部に配置される弾性接触子構造として、相互接続複合要素が使用される。好適な方法においては、支持基板の上部の弾性接触子構造のうちの選択された一つが、支持基板を介して、支持基板の下面上の接触子構造のうちの対応する一つに接続されている。LGA型の半導体パッケージを受け入れるように意図されている実施例においては、弾性接触子構造と、半導体パッケージの外部接続ポイントとの間に、支持基板の上面にほぼ垂直な接触力による圧力接点が形成される。BGA型の半導体パッケージを受け入れるように意図されている実施例においては、弾性接触子構造と、半導体パッケージの外部接続点との間に、支持基板の上面にほぼ平行な接触力による圧力接点が形成される。」ことが、開示されている。
【００１７】
上記以外の新しい技術においては、薄膜工程、またはMEMS（微小電気機械システム）工程などのロット型工程において作製される、スプリングによるプローブチップが開示されている。
【００１８】
特許文献２０、特許文献２１、および特許文献２２には、フォトリソグラフィによってパターニングされるスプリング接触子が開示されており、この接触子は、「基板上に形成されており、二つのデバイス上の接触パッドを電気的に接続する。また、このスプリング接触子は、熱的および機械的な変動、その他の環境的要因の補正も行う。スプリング接触子における固有な応力勾配に起因して、スプリングの自由部分が基板から上に曲がって離れる。固定部分は、基板に固定されたままであり、基板上の第一接触パッドに電気的に接続されている。スプリング接触子は、弾性材料から成り、自由部分が第二接触パッドに対応的に (compliantly)接触し、これによって、二つの接触パッドが接触する。」 Smithらによって開示されている、フォトリソグラフィによってパターニングされるスプリングは、ICプロービングの多くのニーズを満たすことができるが、スプリングが小さく、現在の多くのICプローバシステムを高い信頼性で動作させるうえで必要な平面性の対応性に対処するための垂直対応性がほとんど提供されない。多くのプロービングシステムでは、垂直対応性は、一般には0.004”～0.010”のオーダーであり、多くの場合、タングステン針プローブを使用する必要がある。
【００１９】
さらには、最大で数千本のピンを含むプローブをテスターと相互接続し、その一方で平面性の要件に効果的に対応する方法は、過去において開示されていない。先進の集積回路デバイスが複雑化し、同時に小型化が進むに伴い、そのようなデバイスと高い信頼性で相互接続する目的で使用できるプローブカードアセンブリを提供することは、有利であろう。
【００２０】
プローブ先端のアレイとテスト対象ウエハ上の表面パッドとの間の平面性の差異に対応する目的で、中心の周りに少しだけ自由に回転できるプローブ基板を提供することは有利であろう。しかしながら、そのようなシステムでは、依然として、基板をX、Y、およびθ方向には位置的に安定に保持しながら、接点を密着させるための正確に制御される力を与えなければならない。さらに、基板の裏側から多数の（例：数千の）ワイヤまたは信号が出ており、支持部が基板の周辺部に位置しているアプリケーションの場合、これらの支持部材がファンアウトの出口経路を妨げてはならない。さらに、信号ワイヤが、基板の回転を妨げてはならず、かつ、テスト対象デバイス（DUT）にスプリングを密着させる目的で制御的に印加される力を妨げてもならない。
【００２１】
多数のピン数と、小さなピッチと、費用効率の高い製造と、カスタマイズ可能なスプリング先端とが可能である、改良された可曉性プローブスプリングの方法および装置を提供することは有利であろう。また、そのような可曉性プローブスプリングを使用するプローブカードアセンブリであって、テスト対象および／またはバーンイン対象の半導体デバイスとの平面性の対応性を提供し、その一方で、軸方向およびθ方向に正確に位置決めすることのできる、プローブカードアセンブリを提供することも有利であろう。
【００２２】
同様に、集積回路パッケージは、集積回路チップ44がテストシステムの残りの部分のインタフェースとして機能できるように、集積回路チップICとマザーボードとの間のパワー信号および伝送信号の接続を提供する。
【００２３】
マイクロプロセッサデバイスは、今日のICパッケージの制約が最も重大に影響するICデバイスである。今後のマイクロプロセッサは、10,000以上のI／Oを必要とし、20 GHz以上で動作するであろう。
【００２４】
従来のICパッケージにおいては、信号、パワー、および接地の接続は、一般にはワイヤボンドまたははんだボールのいずれかによって達成される。ワイヤボンドまたははんだボールによる接続を使用する従来のパッケージでは、信号と電力の両方について寄生が生じ、これらは性能に影響する。現在のマイクロプロセッサはクロック周波数が2 GHz以上であるが、近い将来には20 GHz以上の周波数に進歩するであろう。現在のワイヤボンド技術とはんだボール技術では、20 GHz範囲における信号を維持することができない。
【００２５】
ワイヤボンドまたははんだボールによる接続を使用するパッケージでは、信号、電力、および接地の寄生が生じ、これらは性能に影響する。従って、新しいソリューションが必要である。Intel社のBBUL（バンプレスビルドアップレイヤ）パッケージング技術などの先進のパッケージでは、マイクロプロセッサ上にパッケージを構築し、これにより、このような寄生を減少させることができる。また、BBULパッケージングは、同じパッケージ内に複数のチップを密に結合する目的にも使用することができ、これは「チップファースト(chips-first)」またはマルチチップモジュール（MCM）と称される。 BBUL構造に関する詳細は、ASME国際機械工学会議&エクスポ（IMECE）（ニューヨーク、2001年11月12日）においてIntel社のComponents Research研究所によって発表された非特許文献１と、Advanced Metallization Conference（カナダのモントリオール、2001年10月9日）においてIntel社によって発表された非特許文献２に記載されている。
【００２６】
ICの上部の高密度のビルドアップ層は、従来のパッケージング手法よりも性能がずっと良好である。チップとの相互接続が、はんだバンプより短く、ワイヤボンドよりずっと短く、この結果、インダクタンスが大幅に低い。キャパシタをICのより近くに位置させることができ、これにより、良好なパワー供給が可能になる。信号距離が短いため、ICをより低い電圧で動作させることが可能であり、電気的クロストークが低減し、電力消費量も減少する。高密度相互接続（HDI）によって、シリコンからの相互接続の数をはんだバンプまたはワイヤボンドの場合よりも多くすることができる。多くの場合、HDIの相互接続を通じて送られる信号の遅延およびクロストークは、ICの相互接続を通じて送られる信号の遅延よりも小さい。信号をICの相互接続の代わりにHDIの相互接続を通じて送ることによって、HDIにおいては伝播遅延とクロストークがICの場合よりも良好であるため、より高い性能を達成することができる。BBUL パッケージは従来より薄く、同じパッケージ内に複数のICを埋め込むことが可能である。
【００２７】
このBBUL手法およびMCM手法は、製造が複雑であることと、モジュール内の各チップが良好であることを保証する必要があることとに起因して、非常に高価となる傾向にある。チップ間のHDIの製造において不良なチップまたは欠陥が生じると、すべてのチップとそのパッケージが不合格となる。不良なチップとは、性能要件を満たしていないチップである。従って、BBUL／MCM手法によるパッケージは、ICを個々にパッケージングする場合よりも、一般には大幅に高価である。過去においては、この「チップファースト(chips-first)」手法は、コストが上昇してもサイズと重量の小型化が求められる宇宙用途の衛星に使用されるMCMを構築する目的でしか使用されない。
【００２８】
集積回路を取り付ける前にテストできるパッケージを提供することは、有利であろう。このようなパッケージは、一つの大きな技術的進歩であろう。さらには、複数の電気配線層を有するスルーホールが設けられており、かつ、高度な高密度インタフェース（HDI）機能（例えば、フリップチップパッケージまたはワイヤボンドパッケージにおいて達成可能であるよりも高密度のI／O接続、あるいは、より薄いパッケージの中でのICとの高い相互接続性能）が提供される、パッケージ、を提供することは有利であろう。このようなパッケージは、さらなる技術的進歩であろう。
【発明の開示】
【課題を解決するための手段】
【００２９】
MEMS方式で製造されるプローブと薄膜方式で製造されるプローブの両方のタイプのスプリングプローブ構造を、半導体ウエハ上の一つ以上の集積回路をテストする目的に使用できるように、これらのタイプのプローブの機械的な対応性が拡張されている、強化された集積回路プローブカードアセンブリのいくつかの実施例が開示されている。プローブカードアセンブリのいくつかの実施例として、信号パッドのピッチが密であるときの対応性が提供される、および／または、市販のウエハプロービング装置における高いレベルの並列テストが可能となる、実施例が開示されている。いくつかの好ましい実施例においては、プローブカードアセンブリ構造は、分離可能な標準的な構成要素を含んでおり、これによって、アセンブリの製造コストと製造時間とが低減される。これらの構造およびアセンブリでは、ウエハ形態における高速テストが可能である。これらのプローブには、基板上のMEMSまたは薄膜方式で製造されるスプリング先端およびプローブレイアウト構造と、集積回路の両方に対する機械的な保護手段も組み込まれている。代替のカードアセンブリ構造は、プローブチップ基板に接着式に取り付けられるデカル(decal)またはスクリーンなど、対応性を持つ保持器の構造を有する。
【発明を実施するための最良の形態】
【００３０】
図1は、基板16から離す前の、フォトリソグラフィによってパターニングされたスプリング14a～14nの直線状アレイ12の平面図10である。導電スプリング14a～14nは、一般には、半導体業界において周知であるように、低エネルギおよび高エネルギのプラズマ蒸着工程の後、フォトリソグラフィによってパターニングするなどにより、連続する蒸着金属層によって基板層16の上に形成される。連続する層は、それぞれ固有の応力レベルが異なる。次いで、基板16の引き離し(release)領域18にアンダーカットエッチング(undercut etching)処理を施し、これによって、蒸着金属層間の固有の応力の結果として、スプリング接触子14a～14nのうち、引き離し領域18上の引き離し層（図3）に位置している部分が、基板16から離れるように、基板16から離れるように突出する（すなわち曲がる）。蒸着金属トレースの固定領域 15（図3と図4）は、基板16に付着したままであり、一般には、スプリング接触子14a～14nからの配線（すなわちファンアウト処理）に使用される。図2は、基板16から離れた後の、フォトリソグラフィによってパターニングされたスプリング14a～14nの直線状アレイ12の透視図22である。スプリング接触子14a～14nは、微細なピッチ20の高密度アレイに形成することができ、このピッチは現在では0.001 inchのオーダーである。
【００３１】
図3は、フォトリソグラフィによってパターニングされた短い長さ28aの第一スプリング14の側面図26aであり、この場合、パターニングされたスプリング14が基板16の引き離し領域18aから離れて平面的な固定領域から離れた後に、第一有効スプリング角度30aと、スプリング半径31aと、スプリング高さ32aとが画成されるように形成されている。図4は、フォトリソグラフィによってパターニングされた、長いスプリング長さ28bの第二スプリング14 の側面図26bであり、この場合、パターニングされたスプリング14が基板16の引き離し領域18bから離れた後に、第二の大きな有効スプリング角度 30bと、スプリング半径31bと、スプリング高さ32bとが画成されるように形成されている。形成されるスプリング先端14の有効形状は、目的のアプリケーションに基づいて大幅にカスタマイズ可能である。さらに、このスプリング先端は、一般にはフレキシブルであり、このため多くのアプリケーションに使用することができる。
【００３２】
パターニングされたプローブスプリング14は、スプリング間のピッチ20を非常に小さくすることができ、これによって、複数のプローブスプリング14を、集積回路デバイス44（図13）のパワーパッドまたは接地パッドに接触させる目的に使用することができ、これにより電流容量が向上する。さらに、プローブスプリング14のアレイ12を有するプローブカードアセンブリの場合、テスト対象集積回路デバイス44（DUT）のI／Oパッドをプロービングする目的に、複数のプローブスプリング14を使用することができ、従って、テスト対象ウエハ92にスプリング接触子14を密着させた後、すべての接触子14の導通性を確認することができ、これによって、テスト手順を開始する前に、プローブカードアセンブリとデバイス44との間の完全な電気的接触が確保される。
【００３３】
小型スプリング用の改良された構造。図5は、交互配置型スプリング先端パターンを有する、フォトリソグラフィによる対向するスプリング34a,34bの第一透視図であり、スプリングが基板から離れる前の図である。図6は、フォトリソグラフィによる対向する交互配置型スプリング34a,34bの透視図であり、スプリングが基板から離れた後の図である。
【００３４】
フォトリソグラフィによる交互配置型スプリング34a,34bのそれぞれは、複数のスプリング接点24を有する。スプリング接触子が集積回路デバイス44 のパワーまたは接地のトレース46もしくはパッド47との接続に使用されるときには、この接点に大きな電気抵抗が生じる。従って、複数の接点24を有する交互配置型スプリング接触子34では、スプリング接触子34およびトレース46またはパッド47との間の抵抗が本質的に減少する。上述されているように、複数の交互配置型プローブスプリング34は、集積回路デバイス44またはプローブカードアセンブリ60の高品質の電気的接続用など、多くの用途に使用することができ、例えば、テスト時に集積回路デバイス44をプロービングする目的などである。
【００３５】
図7は、テスト対象集積回路デバイス（DUT）44の一本のトレース46に接触している、フォトリソグラフィによる対向する対の交互配置型スプリング 34a,34bの透視図42である。この対の交互配置型スプリング接触子34a,34bでは、それぞれが複数の接点24を有するスプリング34a,34b の両方が、同じトレース46に接触することができる。図5に示されているように、基板16上の二本のスプリング34a,34bの間にジグザグ状の隙間38 が形成されて、各スプリング34a,34bに複数の先端24が確立される。交互配置型スプリングプローブ34a,34bが基板16から離れる前は、交互配置型接点24は、重なり合っている交互配置領域36の中に位置している。交互配置型スプリングプローブ34a,34bが基板16から離れたとき、交互配置型スプリング接点24は、スプリング34a,34bの間に定義される接触領域40内で互いに近接したままである。従って、テスト対象デバイス44の場合などでは、交互配置型スプリングプローブ34a,34bの両方が同じトレース46に接触して高い信頼性が提供されるように、対の交互配置型スプリング接触子 34a,34bを位置させることができる。さらに、交互配置型スプリング34a,34bのそれぞれが複数のスプリング接点24を含むため、トレース46との接触が増し、その一方で、過熱する、あるいは複数の接点間に電流アークが生じる可能性が最小である。
【００３６】
図8は、フォトリソグラフィによる平行かつ対向する単一ポイント型スプリング14の上面図であり、スプリング14が基板16から離れる前の図である。交互配置型スプリング34a,34bの場合について上述されているように、平行なスプリング14も、複数のスプリングのスプリング先端24がデバイス44の一本のトレース46に接触するように配置することができる。さらに、引き離し領域18において基板16から離れたときにスプリング先端24が互いに近接位置にあるように、対向するスプリングプローブ14を基板16上に互いに重ねることができる。図9は、フォトリソグラフィによる平行かつ対向する単一ポイント型スプリング14の上面図であり、スプリング14が基板16から離れた後の図であり、この場合、フォトリソグラフィによる平行かつ対向する単一ポイント型スプリング14が、集積回路デバイス44上の一つのパッド47に接触している。
【００３７】
図10は、ショルダー54から突き出しているポイント52を有する、フォトリソグラフィによるショルダーポイント型スプリング50の正面図である。図11 は、フォトリソグラフィによるショルダーポイント型スプリング50の一部断面の側面図であり、集積回路デバイス上のトレース46に接触した状態の図である。図12は、フォトリソグラフィによる複数ショルダーポイント型スプリング50の透視図である。一般に、単一ポイント型スプリングプローブ14は、多くの場合、トレース46またはパッド47上に存在する酸化物層を一つの尖ったプローブ先端24によって貫通することによって、集積回路デバイス44の導電トレース46と物理的に良好に接触する。しかしながら、トレース46またはパッド47が薄い、または相対的に柔らかい半導体ウエハ92または集積回路デバイスの場合、一つの長いプロープ先端24が、トレース46の厚みを超えてIC基板48またはその他の回路内まで貫通することがある。
【００３８】
従って、フォトリソグラフィによるショルダーポイント型スプリング50は、一つ以上の突き出したポイント52と、ショルダー54とを含んでおり、ポイント 52は、貫通することによってトレース46との良好な電気接点を形成し、ショルダー54は、スプリング50がデバイス44またはウエハ92に深く貫通しすぎることを防止する。プローブスプリング50の形状は、フォトリソグラフィによるスクリーニングとエッチング工程とによって大幅に制御できるため、フォトリソグラフィによるショルダーポイント型スプリング50の詳細な幾何学形状が容易に達成される。
【００３９】
改良されたプローブカードアセンブリ。図13は、プローブカードアセンブリ60aの断面図58であり、複数の導電プローブ先端61a～61nが、基板16の下側のプローブ面62aに配置されている。複数のフレキシブル導電接続部64a～64nは、基板16の上側のコネクタ面62bに配置されており、それぞれ、対応する電気接続部66a～66n によって複数の導電スプリングプローブ先端61a～61nに接続されている。
【００４０】
基板16は、一般には固体の板であり、セラミック、セラミックガラス、ガラス、またはシリコンなど、熱膨張係数（TCE）が小さい材料であることが好ましい。導電スプリングプローブ先端61a～61nは、プローブカードアセンブリ60aと半導体ウエハ92とが一体に配置されているときに、プローブカードアセンブリ60と半導体ウエハ92との間の電気的接触を確立する。
【００４１】
スプリングプローブ先端61a～61nは、単一ポイント型スプリング14、交互配置型スプリング34、またはショルダーポイント型スプリング50など、様々な先端形状を有してよく、一般には、薄膜方式またはMEMS製造方式を使用して基板16上に作製され、小さな製造コストと、良好に制御された均一性と、非常に微細なパッドピッチ20と、大きなピン数とが達成される。
【００４２】
プローブ先端61a～61nは、好ましくは基板16内の金属被覆されたビア66a～66nを通じて、フレキシブル電気接続部64a～64nに電気的に接続されている。複数のフレキシブル電気接続部64a～64nのそれぞれは、プリント基板プローブカード68に電気的に接続されており、このプリント基板プローブカード68は、一般には、金属製のリングまたはフレーム支持構造70によって所定の位置に保持されている。好ましい金属被覆されたビアの電気接続部 66a～66n（例：Micro Substrate社（アリゾナ州テンプ）製の接続部）は、一般には、レーザーまたはその他の穿孔方法を使用して最初に基板16にホールを作成することによって形成する。次いで、めっきまたは押し出し(extrusion)などによって、このホールに導電性材料を満たす、または導電性材料によってメッキする。導電ビア66a～66nが形成された後、一般には、平らでなめらかな表面が得られるようにビアを研磨する。
【００４３】
図14は、プローブカードアセンブリ60aの一部を拡大した断面図79であり、基板16およびプリント基板プローブカード68における段階的なピッチおよびファンアウトを示している。プローブ先端61a～61nは、一般には、微細なスプリングピッチ20で基板のプローブ面62aに配置されている。固定トレース部分15は、一般には基板ピッチ81で配置されている金属被覆されたビア66a～66nにファンアウトされている。導電接続部64a～64nは、基板16の上側コネクタ面62bに位置し、ビア66a～66nに接続されており、一般には接続部ピッチ83（これは基板ピッチ81に位置を合わせることができる）で配置されている、または、基板16の上側コネクタ面62bにさらにファンアウトされていることが好ましい。
【００４４】
プリント基板プローブカード68の下側の導電パッド77a～77nは、一般には、基板16の上側コネクタ面62bに位置する導電接続部64a～64nと位置が合うようなパッドピッチ85で配置されている。導電パッド77a～77nは、一般にはプローブカードピッチ87で配置されている導電経路 78a～78nにファンアウトされていることが好ましい。導電接続部72a～72nは、プリント基板プローブカード68の上面に位置し、導電経路 78a～78nに接続されており、一般には、プローブカード接続部ピッチ89（これはプローブカードピッチ87に位置を合わせることができる）で配置されている、または、プリント基板プローブカード68の上面にさらにファンアウトされていることが好ましい。プローブカード接続部ピッチ89は、導電接続部 72a～72nが、テストヘッド76上に配置されているテストヘッドコネクタ74a～74n（一般にはテストヘッドピッチ91で配置されている）に位置が合うように選択されることが好ましい。
【００４５】
フレキシブル電気接続部64a～64nは、一般には、約4～10 milの対応性が提供されるように、プローブ先端61a～61nより長いスプリング長さ28を使用して製作される。いくつかの実施例においては、フレキシブル電気接続部64a～64nは、上述されているように、あるいは、米国特許第5,848,685号または米国特許第5,613,861号に開示されているように、フォトリソグラフィによるスプリングによる対応性が生じるように構築され、これらの特許文書は本文書に参照文献として組み込まれている。
【００４６】
フレキシブル接続部64a～64nは、永久的に（例：はんだまたは導電性エポキシによって）、または非永久的に（例：フレキシブル接続部スプリング 64a～64nの先端24と対になる対応する金属パッドによって）、プリント基板（PWB）プローブカード68に接続されている。プリント基板（PWB）プローブカード68においては、パッド72a～72nに信号がファンアウトされており、これらのパッドは、テストヘッド76上に一般にはテストヘッドピッチ91で配置されている標準的なポゴピン接触子74a～74nに適するパッドピッチ89を有する。
【００４７】
フレキシブル接続部64a～64nは、例えば、1.00 mmまたは1.27 mmなどのアレイピッチ83を有するエリアアレイ内に配置されていることが好ましく、この構造では、プリント基板プローブカード68のめっき処理済スルーホール（PTH）78の密度（すなわち、プローブカードピッチ87）が適正なものとなり、ブラインド導電ビア78a～78nが含まれている高度なプリント基板プローブカード68を使用する必要なしに、プリント基板プローブカード68の中の複数の層に信号をファンアウトすることが可能となる。
【００４８】
フレキシブル導電接続部64a～64nは、プリント基板プローブカード68の下側の導電パッド77a～77nに接触して、プリント基板プローブカード68 と基板16との間の電気的接続を維持する。その一方で、基板16は、z軸84沿いに上下にわずかに動くことができ、さらに、その中心の周りに傾くことができる。フレキシブル接続部64a～64nは、熱膨張係数がそれぞれ異なる基板16とプリント基板プローブカード68（例：基板16の熱膨張係数が小さく、プリント基板プローブカード68の熱膨張係数が相対的に高い場合など）との間の横方向の対応性も提供する。
【００４９】
これに代えて、基板16は、メンブレンバンプ接触子64a～64nを通じてプリント基板プローブカード68に接続されるメンブレンプローブカードなどのアセンブリでもよい。プローブカードアセンブリの代替実施例においては、接続部64a～64nは、分離型コネクタ132（図18）によって形成されているか、または好ましくは、FCI Electronics社（ペンシルベニア州エターズ）のMEG－Array（登録商標）コネクタ162（図24）によって形成されている。これらの場合、コネクタ132,162の対向する上面および下面に配置されているボールグリッドはんだアレイが、図14に見られるような基板16およびプリント基板プローブカード68上の対応する導電パッドにはんだ付けされており、かつ、コネクタ132,162の対向する二分割部分が、複数のスプリングプローブ先端 61a～61nのそれぞれと、プリント基板プローブカード68の下側の複数の導電パッド77a～77nのそれぞれとの間の複数の対の電気的接続を提供するように、導電パッドそれぞれがエリアアレイパターン内に配置されている。
【００５０】
集積回路デバイス44のサイズがますます小さくなり、その設計がますます複雑になるにつれて、小型スプリングプローブ先端61a～61nによって形成される微細ピッチ20（図2）が、ますます重要になる。さらに、集積回路44と必要なプローブカードテストアセンブリの両方の小型化に伴って、多数のスプリングプローブ61a～61nを含んでいる基板16と集積回路44との間の平面性の差異が重大になる。
【００５１】
プローブカードアセンブリ60aは、数千のスプリングプローブ先端61a～61nを含みうる基板16との電気的な相互接続を提供する一方で、一般的な集積回路テストのプロービング環境においてプローブカードアセンブリ60aが効果的に機能するための十分な機械的支持を提供する。プローブカードアセンブリ 60aは、非常に多数のピン数、狭いピッチ、または高い周波数を必要とするアプリケーションに容易に使用される。さらに、プローブカードアセンブリ60a は、集積回路ダイ44の中央領域へのアクセスが要求されるテストプローブアプリケーションの場合に、集積回路デバイスのすべてのトレース46（図7）と入力および出力パッド47（図7、図9）との電気的接触が提供されるように、容易に適合化される。
【００５２】
プローブカードアセンブリ60aは、一般的には、図13に示されているように、一般にソー経路(saw streets) 94によって隔てられている一つ以上の集積回路44を有する半導体ウエハ92との関係において配置される。X軸80とY軸82は、一般に、半導体ウエハ92またはデバイス44上の横方向におけるプローブカードアセンブリ60の位置を定義するのに対し、Z軸は、ウエハ92の表面とプローブカードアセンブリ60との間の垂直距離を定義する。テストヘッド76とプローブカードアセンブリ60aとの関係におけるテスト対象ウエハ92の位置は、X軸80、Y軸 82、およびZ軸84と、Z軸84の周りのZ軸回転（すなわちθ）位置90に関して正確に位置決めする必要がある。
【００５３】
しかしながら、半導体ウエハ92とプローブカードアセンブリが、X軸回転86および／またはY軸回転88におけるわずかな変動などによって、互いに平面性がわずかにずれている場合にも、プローブカードアセンブリが平面的な半導体ウエハ92との接触を提供できるようにすることが、ますます重要である。
【００５４】
図13に示されているプローブカードアセンブリ60aにおいては、プローブ先端61a～61nはフレキシブルであり、これによって、基板16と半導体ウエハ92との間の平面性の対応性が内在的に提供される。さらに、フレキシブル接続部64a～64nは、同じくフレキシブル導電スプリング14, 34, 50であることが好ましく、基板16と半導体ウエハ92との間の平面性のさらなる対応性を提供する。従って、プローブカードアセンブリ60aは、基板16と集積回路デバイス44との間の平面性の対応性（すなわちX軸回転86および／またはY軸回転88などによる対応性）を提供する。さらに、プローブカードアセンブリ60aは、基板16（一般にはセラミック、セラミックガラス、ガラス、またはシリコンから成る）と、プリント基板プローブカード68（一般にはガラスエポキシ材料から成る）との間の熱膨張係数（TCE）の差異にも対応する。
【００５５】
一般には小さなピッチ20を有するプローブ先端61a～61nからの信号トレースは、基板16の面62a,62bの片面または両面上の配線トレースを使用して、一般には大きなピッチを有するフレキシブル接続部64a～64nにファンアウトされていることが好ましい。
【００５６】
フレキシブル接続部64a～64nは、標準化されたレイアウトパターンに配置されていることが好ましく、標準化されたレイアウトパターンは、プリント基板プローブカード68上の電力および接地の標準化されたパッドパターン（すなわちアサインメント）に合致させることができる。従って、同じプリント基板プローブカード68を、複数の異なる集積回路デバイス44と対になるように配置されている基板16に対して使用することが可能になる。プリント基板プローブカード68は、様々な異なるデバイス44をテストするための専用の基板16用に適合させることができるため、プリント基板プローブカード68の運用コストが低減する。
【００５７】
高周波パワーデカップリング(power decoupling)において役立てる目的で、AVX社（サウスカロライナ州マートルビーチ）のLICA（登録商標）シリーズのキャパシタなど、キャパシタ172（図24）が、基板16の上面62b上に実装されていることが好ましい。これに代えて、基板16の中で、配線トレース層の未使用領域上に形成される平面と基準面との間に、平行板キャパシタを形成することができる。基板16がシリコンから成る実施例の場合、シリコン基板16の中に内蔵キャパシタ (integral capacitor) 67（例：内蔵バイパスキャパシタなど）を形成することが好ましい。このようなキャパシタは、集積回路の場合のように、金属－誘電体－金属の構造か、金属－誘電体－高濃度ドーピングされた半導体、またはp－n接合を含んでいる。非半導体基板の場合、金属－誘電体－金属構造のキャパシタを、集積回路製造手法を使用して基板上または基板内に作製することができる。
【００５８】
一般には、ウエハチャックと基板16とを位置合わせする目的で、見上げ／見下ろし型カメラ(look up and look down camera)が使用され、このカメラによって、半導体ウエハ92上に位置するテスト対象デバイス44の接触パッド47またはトレース46に、プローブ先端20が位置合わせされる。この位置合わせは、一般には、スプリング先端24か、または基板16に印刷されている位置合わせマーク125を見ることによって達成される。
【００５９】
このようなカメラを持たないプローブカードアセンブリの場合、基板16は半透明または透明な材料（例：ガラスセラミックまたはガラス）から成ることが好ましく、これによって、テストオペレータは、上から見て位置合わせする方法（view-through-the-top alignment methods）を実行することができる。ウィンドウ165（図24）は、プリント基板プローブカード68に画成されていることが好ましいが、位置合わせマーク125（図17）および185（図26）は、基板および／またはテスト対象ウエハ92上に位置していることが好ましい。この場合、テストオペレータは、カメラまたは顕微鏡を使用してウィンドウを通じて位置合わせマーク125を見て、基板16とウエハ92を位置合わせする。
【００６０】
プローブの接触が維持されている間、半導体ウエハ92の表面へのアクセスが要求されるアプリケーションの場合（例：集積回路44の製造時に電圧コントラスト式電子ビームプロービングを行う場合など）、ICの中心の基板領域16にウィンドウ123（図17）が画成されていることが好ましく、これによって、ダイ92における信号を観察するためのアクセスが可能になる。ウィンドウ123は、ダイの縁部に沿ってI／Oパッドが配置されている集積回路デバイス44の場合に最適に機能し、ウエハ92上に位置する集積回路デバイス44の直接的なプロービングが可能になる。現在のところ、半導体ウエハダイ92を最初に切断しなくてはならず、個別の集積回路デバイス44をパッケージにワイヤボンドした後、テストが行われる。
【００６１】
基板16に画成される開口（すなわち、ウィンドウ123）は、DRAMなどのデバイスを現場で電子ビームによって修復する目的にも使用されることが好ましく、この場合、プローブカードアセンブリ60は所定の位置のままでよい。従って、テスト、修復、再テストを、ウエハ92を動かすことなく同じステーションにおいて実行することができる。
【００６２】
プローブカードアセンブリ60aの構造では、プローブ先端61a～61nの間の電気的距離が非常に短く、かつ、プリント基板プローブカード68内に、インピーダンスが制御された環境が形成され、これによって、プローブカードアセンブリ60aを高周波アプリケーションに使用することが可能になる。基板16の面62a, 62bの一方または両面上のトレースをインピーダンス制御する必要のある実施例の場合、基板16の中のトレースの上、トレースの下、またはトレースの上下に一つ以上の導電基準面を追加することができる。超高周波アプリケーションの場合、遮蔽された同軸伝送ライン環境260を効果的に形成する目的で、ビア 266（図37、図38）を使用して一定の間隔で基準面262（図37、図38）の間に接続されている交互接地基準トレース(alternating ground reference traces)を、基板16に含めることができる。いくつかの実施例においては、接地面トレースが信号ラインの片側に配置される。
【００６３】
高い対応性のプローブアセンブリ。上述されているように、プローブカードアセンブリ構造60では、横方向であるXおよびY方向と、Z軸84の周りの回転90に関して、プリント基板プローブカード68に対して基板16が固定的に支持される。
【００６４】
フレキシブルスプリングプローブ61a～61nと、フレキシブル接続部64a～64nとによって、プローブカードアセンブリ60と半導体ウエハ92またはデバイス44との間のある程度の平面性の対応性が提供されるが、プローブカードアセンブリ60の別の好ましい実施例では、より大きな平面性の対応性が提供される。
【００６５】
高密度の接続と微細なピッチ20とを提供する目的で、プローブスプリング61a～61nは極めて小さいことが要求されることが多いため、相当に大きな平面性の対応性が要求されるプローブカードアプリケーションにおいては、プローブスプリング61a～61nのみによって提供される対応性では十分でないことがある。従って、プローブカードアセンブリ60のいくつかの好ましい実施例においては、テスト対象半導体ウエハ92に対する平面性のより大きな対応性を提供する目的で、プローブカードアセンブリ60においては、基板16がその中心の周りに回転する（すなわち、 X軸回転86および／またはY軸回転88において変動する）ことができる。このような用途においては、基板16の下面62a上に位置するプローブスプリング接触子61a～61nを半導体ウエハ92に密着させるための、Z方向84における下向きの制御された力が、プローブカードアセンブリ60によって依然としてかけられる必要がある。
【００６６】
プローブカードアセンブリ60の多くの実施例の場合、基板16の中央領域119（図17）は、基板16とプリント基板プローブカード68との間の電気接続部64a～64n用に使用され、従って、基板16はその周辺部127（図17）に沿って支持される必要がある。
【００６７】
基板16がその中心の周りに回転できるようにすることと、プローブ先端61a～61nを密着させる力を印加することとを目的として、プローブカードアセンブリの中央領域内、基板支持構造の裏側に、玉継手支持構造(ball joint fulcrum structure)を配置することができる。しかしながら、このような構造では、一般にはワイヤリードまたはその他の電気接続部が妨害され、プローブカードアセンブリの中央領域の上に出す必要がしばしば生じる。さらに、このような可動結合では、一般に、基板16のθ回転90が確実には抑制されない。
【００６８】
図15は、ブリッジ／リーフスプリング懸架型プローブカードアセンブリ60bの第一部分断面図96aである。図16は、図15に示されている、ブリッジ／リーフスプリング懸架型プローブカードアセンブリ60bの第二部分断面図96bであり、このアセンブリは、プローブカードアセンブリ60bと同一平面にない。可能性のある半導体ウエハ92上の一つ以上の集積回路デバイス44との平面性の対応性を提供している。図17は、ブリッジ／スプリング懸架型プローブカードアセンブリ60bの一部を拡大した組立図124である。
【００６９】
リーフスプリング98は、ブリッジ構造100を通じて基板16に結合されている。リーフスプリング98とブリッジ構造100とによって、基板16に回転の自由（すなわちわずかなX軸回転86とY軸回転88）が与えられ、Z方向84、X方向80、Y方向82、およびZ軸回転（θ）方向90における動きは制御されている。好ましい実施例においては、プリント基板プローブカード68bに対する基板16の初期面およびZ位置を正確に設定することと、リーフスプリング98の予荷重力(pre-load force)を設定することとを目的とする手段として、予荷重アセンブリ121（図15）が使用される。例えば、図15および図16に示されている実施例においては、予荷重アセンブリ121は、ブリッジシム122と組み合わせて使用される締結具118を有する。代替実施例においては、予荷重アセンブリ 121は、キャリブレーションねじアセンブリ122、緩衝パッド120、および／またはその他の支持器116を有することができる。
【００７０】
図15および図16に示されているように、リーフスプリング99の外縁部は、プリント基板プローブカード68に、その外縁部に沿って取り付け枠107によって固定されている。リーフスプリング98の中心は、一つ以上の締結具108と、上側ブリッジスペーサ104と、下側ブリッジスペーサ106とによって、ブリッジ100に結合されている。リーフスプリング98とブリッジ100との間のZ距離を変える（これによってリーフスプリング98によってブリッジ 100にかかる下向きの力の予荷重が変化する）などを目的として、ブリッジ予荷重シム110が追加されていることが好ましい。ブリッジ100は、中央からの支持を隅に移し、複数の（一般には三個以上）のブリッジ脚102によって基板16に結合されている。ブリッジ脚102は、プリント基板プローブカード 68に画成されている脚開口111を通って突き出しており、接着性または機械的な結合112などによって基板16に固定的に取り付けられている。
【００７１】
リーフスプリング98は、一般にはステンレス鋼またはスプリング鋼の板から作製され、一般には化学的エッチング法を使用してパターニングされる。下向きの力は、スプリングの剛性と、スプリングスペーサ104,106の直径と、リーフスプリング98のサイズの関数である。
【００７２】
図16に示されているリーフスプリング98は十字形状であるが、下向きの力、傾斜の自由、X、Y、およびθ方向の並進運動に対する抑制を提供する目的で、別の幾何学形状を使用してもよい。例えば、十字形状のリーフスプリング98に、任意の数の羽根99を含めることができる。さらに、羽根99は、外縁部から中心に向かって幅が変化する非対称形状でもよい。また、リーフスプリング98の安定性をさらに高める目的で、リーフスプリング98の外縁部をリング内に結合することができる。
【００７３】
ブリッジ／リーフスプリング懸架型プローブカードアセンブリ60bの可動質量を最小にする目的で、ブリッジ100とスペーサ104,106は、アルミニウムまたはチタンなど軽量かつ強度のある金属から成ることが好ましい。
【００７４】
基板16は、一般には、エポキシまたははんだなどの接着剤112を使用して、ブリッジ100の脚102に取り付けられている。基板を交換できることが必要である場合、図18に示されているものなど、取り外し可能な結合器130を使用することができる。
【００７５】
基板16の下側62aには、基板16がテスト対象ウエハ92に接触することを防止する下側支持器114が使用されることが好ましい。この下側支持器114は、テスト対象の半導体ウエハ92への損傷を回避するため、ポリイミドなど相対的に柔らかい材料から作製されていることが好ましい。さらに、半導体ウエハ92内の能動回路44への損傷もさらに回避するため、下側支持器114は、プローブカードアセンブリ60が半導体ウエハ92上のデバイス44と位置が合っているときに、この支持器が半導体ウエハ92上のソー経路94（図13）（ここには能動デバイス44もテスト構造も存在していない）と位置が合うように配置されていることが好ましい。さらに、下側支持器114の高さは、スプリングプローブ61a～61nの最大圧縮が制限され、従ってスプリングプローブ61a～61nの損傷が防止されるように選択されることが好ましい。
【００７６】
基板16の上面62bにも、上側のフレキシブル電気接続部64a～64nの損傷を防止する目的で、上側支持器116が使用されることが好ましい。この上側支持器116は、LEXAN（登録商標）、シリコン、またはプラスチックなど、中程度の堅さの絶縁性材料から作製されていることが好ましい。
【００７７】
図15、図16、および図17に示されている好ましい実施例においては、基板16の初期面を設定することと、フレキシブル接続部64a～64nが過度に伸びることによって損傷しないように、下向きの停止機構を基板16に提供することとを目的として、調整可能なブリッジねじ118とブリッジシム122とが使用されている。
【００７８】
プリント基板プローブカード68bは、一般には相対的に柔らかい材料（例：ガラスエポキシなど）から作製されているため、接触が何度も繰り返される中で調整ねじ118の先端がプリント基板プローブカード68bの中に沈むことを防止する目的で、プローブカード68b上の調整ねじ118の下に緩衝パッド120 が配置されていることが好ましい。また、基板16とプリント基板プローブカード68bとの間の初期距離および平面性を正確に設定できるように、調整ねじ 118と一緒に締結具シム122も使用されることが好ましい。
【００７９】
リーフスプリング98によってブリッジ100にかかる下向きの力の初期予荷重を制御する目的で、予荷重シム110が使用されることが好ましい。設定される予荷重によって、基板16の振動が防止され、テスト対象半導体ウエハ92と基板16との間の接触特性が向上する。
【００８０】
図18は、プリント基板プローブカード基板68bに脱着式に接続されている中間ドーターカード134を有し、かつ、スプリングプローブ基板16が脱着式にブリッジ構造100に結合されている、代替のブリッジ／リーフスプリング懸架型プローブカードアセンブリ60cの第一部分断面図126aである。図19 は、図18に示されている代替のブリッジ／リーフスプリング懸架型プローブカードアセンブリ60cの第二部分断面図126bである。このアセンブリは、最初の時点ではプローブカードアセンブリ60cと同一平面にない、半導体ウエハ92上の一つ以上の集積回路デバイス44との平面性の対応性を提供している。
【００８１】
図18に示されている代替のブリッジ／リーフスプリング懸架型プローブカードアセンブリ60cにおいては、ドーターカード134との電気的接続を提供するフレキシブル接続部64a～64nなどの電気接続部が、プローブチップ基板16とドーターカード134との間に設けられている。
【００８２】
図18に見られるように、脱着式の二分割部分133a,133bを有する分離型コネクタ132は、中間ドーターカード134とプリント基板プローブカード基板68bとの間の脱着式の接続を提供し、これによって、基板16とドーターカード134を交換することができる。基板取り付け締結具130（例えば、ねじ、ただしこれに限定されない）は、ブリッジ脚128を貫いて延在することが好ましく、基板16の上面62bに実装されている基板支柱128に、ブリッジ 100を取り外し式に結合することができる。
【００８３】
プローブカードアセンブリ60の一つの実施例においては、好ましい分離型コネクタ132は、FCI Electronics社（ペンシルベニア州エターズ）のMEG－Array（登録商標）コネクタである。分離型コネクタ132の片側は、一般にはプリント基板プローブカード68にはんだ付けされているのに対して、対になる側は、一般にはドーターカード134にはんだ付けされ、これによって、ドーターカード134をプリント基板プローブカード68bに取り外し可能な状態に結合することができ、その一方で、信頼性の高い多数の電気的接続が提供される。ドーターカード134には、フレキシブル接続部64a～64nの一般的なピッチである約1 mmから、分離型コネクタ132の一般的なピッチである約1.27 mmへの、電気接続部のさらなるファンアウトが設けられていることが好ましい。
【００８４】
図20は、ワイヤ／スプリング支柱懸架型プローブカードアセンブリ60dの断面図136である。複数（例：一般には三本以上）の鋼線138によって、基板 16のZ方向の動き84が可能になる。スプリング支柱枠140は、一般にはプリント基板プローブカード68cにはんだ付けまたは接着されており、一般には、一本以上のスプリング支柱141を含んでおり、この支柱は、Z方向の下向きの力を提供することと、移動距離を制限することとを目的として使用されることが好ましい。
【００８５】
図21は、分離型コネクタの二分割部分133a,133bを有する分離型の（すなわち、取り外し可能な）コネクタ132と、支持部149とによってプリント基板プローブカード68に脱着式に結合されている中間ドーターカード134を有する、懸架型プローブカードアセンブリ60eの断面図142である。フレキシブル接続部64a～64nは、スプリング14,34,50から作製されていることが好ましく、プリント基板プローブカード68との電気的接続と、プリント基板プローブカード68とドーターカード134との間の機械的な結合の両方を提供する。プローブカードアセンブリ60eにおいては、フレキシブル接続部64a～64nは、ドーターカード134上の導電パッド143a～143nにはんだまたは導電性エポキシ127のいずれかを使用して永久的に接続されている。フレキシブル接続部64a～64nは、下側のプローブスプリング61a～61nすべてを完全に圧縮する（例えば、2～10 milの範囲に圧縮する）のに必要な力よりも、トータルで大きな力を提供するように設計されていることが好ましい。さらに、フレキシブル接続部 64a～64nは、フレキシブル接続部64a～64nが圧縮されるときに基板16がX方向80、Y方向82、およびZ軸回転（θ）90の方向（図13）に移動しないように、配置されていることが好ましい。
【００８６】
フレキシブル接続部64a～64nを保護するため、ドーターカード134に対する基板16のZ軸方向の最大移動距離を制限する目的で、上側基板支持器 116が使用されることが好ましい。この上側基板支持器116は、わずかな予荷重がフレキシブル接続部64a～64nに存在するように調整可能であることも好ましく、予荷重は、基板16をドーターカード134から離すように作用することにより、運用時の基板16の振動およびチャタリングを軽減する。基板 16の振動、動揺、チャタリングを防止する目的で、基板16とドーターカード134との間の一つ以上の位置に減衰材料145（例：ゲルなど）も配置されていることが好ましい。
【００８７】
分離型コネクタ132（例：FCI社製コネクタ132など）は、対になる基板の共面性の要件が寛大であることが好ましく、これによって、ドーターカード 134とプリント基板プローブカード68との間の良好な平面性の対応性が提供される。ドーターカード134とプリント基板プローブカード68との間には、一般に、支持部149も使用され、例えば、締結具166、スペーサ164、ナット168、シム170（図24）、および／または接着接合である（ただしこれらに限定されない）。懸架型プローブカードアセンブリ60eのいくつかの実施例においては、支持部149は調整可能である。このことも、プローブチップの平面性の調整を容易にする。
【００８８】
図22は、プローブスプリング基板16が分離型アレイコネクタ147によってプローブカード基板に取り付けられている、プローブカードアセンブリ60fの断面図146である。このプローブカードアセンブリ60fは、基板16とテスト対象半導体ウエハ92との間の小さな非平面性をスプリングプローブ61a～61nのみによって吸収できる小さな基板16に適する。
【００８９】
図23は、ポゴワイヤ懸架型プローブカードアセンブリ60gの断面図148であり、このアセンブリにおいては、基板16とプリント基板プローブカード68 との間に保持できるように固定されているLGA（large grid array）。インターポーザーコネクタ150によって、ナノスプリング基板16がプリント基板プローブカード基板68に接続されている。一つの実施例においては、LGAインターポーザーコネクタ150は、AMP社（ペンシルベニア州ハリスバーグ）製のAMPIFLEX（登録商標）コネクタである。別の実施例においては、インターポーザーコネクタ150は、W.L. Gore and Associates社（ウィスコンシン州オークレア）製のGOREMATE（登録商標）コネクタである。別の代替実施例においては、プリント基板プローブカード68に存在するポゴピン152を基板16上の電気接続部66a～66nに接続する目的に、ポゴピンインターポーザー150が使用される。基板16 は、複数のポゴ懸架鋼ワイヤ154によって保持されており、このワイヤ154は、わずかに上向きの力がかかるように偏って配置されていることが好ましく、これによって、インターポーザーコネクタ150が保持される一方で、アセンブリ60gの振動とチャタリングが防止される。
【００９０】
小テスト面積プローブアセンブリ。図24は、小面積スプリングプローブ基板16に取り付けられるドーターカード134と、メインのプリント基板プローブカード68との間に一つ以上のエリアアレイコネクタを有する小テスト面積プローブカードアセンブリ60hの断面図である。
【００９１】
上述されているプローブカードアセンブリ60の多くは、プローブスプリング基板16に大きな平面性の対応性を提供するが、いくつかのプローブカードアセンブリは、テスト対象デバイスの表面積が相対的に小さいアプリケーションに使用される。例えば、少数の集積回路44（例：2個のICなど）を含んでいるウエハ92の場合、対になる基板16のサイズも相対的に小さくすることができる（例：2 cm2以下など）。
【００９２】
従って、このような実施例においては、テスト対象ウエハ92に対する基板16の平面性は、表面積が大きい場合よりも重要度が低くなり、プローブスプリング 61a～61nのみによって提供される対応性でテスト環境を十分に補正できることがよくある。プローブスプリング61a～61nによって提供される対応性は、従来の針スプリングと比較して相対的に小さいが、このようなアプリケーションは、フォトリソグラフィによって形成される、またはMEMSによって形成されるスプリングプローブ61a～61nを有するプローブカードアセンブリ60に非常に適している。
【００９３】
従って、プローブカードアセンブリ60hは、多層プローブカードアセンブリの設計よりも本質的に複雑度が低く、一般にはコストがより小さい。基板16のコストは基板16の表面積に強く関係するため、基板16のサイズが小さいことにより、プローブカードアセンブリ60hのコストが低減する。
【００９４】
プローブスプリング61a～61nは、上述されている薄膜またはMEMS工程方式のいずれかを使用して、堅い基板16の下面62a上に作製されている。プローブスプリング61a～61nからの信号は、表面62a,62bの一方または両面上の金属トレースと、基板16を貫く導電ビア66a～66nとを使用して、基板16の上面62bに位置している金属パッドのアレイ 182,184,186（図26）にファンアウトされている。上側パッドは、一般には0.5 mmなどのアレイピッチにおける一般的なマイクロボールグリッドはんだアレイを使用してドーターカード134に接続されている。ドーターカード134は、ドーターカード134の反対面のピッチ約0.050 inchのパッドに、アレイのピッチをさらに拡大する。ピッチ0.050 inchのパッドアレイをプリント基板プローブカード68に接続する目的には、FCI Electronics社（ペンシルベニア州エターズ）のMEG－Array（登録商標）コネクタなどのエリアアレイコネクタ162が使用されている。低インピーダンスのパワーフィルタリングを提供する目的で、AVX社（サウスカロライナ州マートルビーチ）のLICA（登録商標）キャパシタなどのパワーバイパスキャパシタ172が、基板のマイクロBGAパッド182,184,186の近くに、ドーターカード134に追加されることが好ましい。
【００９５】
小テスト面積プローブカードアセンブリ60hは、プリント基板プローブカード基板68とドーターカード134との間の機械的な結合を提供する手段を含むことが好ましい。図24に示されているプローブカードアセンブリ60hの実施例においては、一つ以上のスペーサ164とスペーシングシム170とによって、ドーターカード134とプリント基板プローブカード基板68とが位置合わせされ、間に制御された隔たり距離が形成されており、その一方で、一つ以上の締結具166とナットによって、機械的な取り付け手段が提供されている。図24には、スペーサ164と、シム170と、締結具166と、ナット168の組み合わせが示されているが、小テスト面積プローブカードアセンブリ60hの代替実施例では、ドーターカード134とプリント基板プローブカード基板68とを取り付ける目的で、スプリング式締結具、接着性支持器、またはその他の取り付けハードウェアの組み合わせなど（ただしこれらに限定されない）、手段を任意に組み合わせて使用することができる。
【００９６】
一般には（スプリング先端61a～61nを除いて）基板16上の他の形状よりも高さのある下側基板支持器114は、基板16の下面62aに配置されていることが好ましく、また、テスト対象半導体ウエハ92上のソー経路94に一致していることが好ましく、これによって、テスト対象ウエハ92が基板16に衝突することを防止し、かつ、半導体ウエハ92上の能動領域への損傷を防止することが好ましい。
【００９７】
プローブカードアセンブリ60hがウエハ92上に位置している状態で半導体ウエハ92へのアクセスが提供されるように（例えば目視による位置合わせ、または電子ビームによるプロービングを目的として）、図24に示されているように、基板16はアクセスウィンドウ123（図17）を含んでいることが好ましく、その一方で、ドーターカード134もドーターカードアクセスホール163 を含んでいることが好ましく、かつ、プリント基板プローブカード68はプローブカードアクセスホール165を含んでいることが好ましい。プローブカードアセンブリ60のいずれにおいても、アクセスホール123,163,165が使用されることが好ましい。
【００９８】
図25は、複数のマイクロボールグリッドアレイ型スプリングプローブ接触子チップ基板16が上に配置されている基板ウエハ174の上面図である。表面積 175が小さいスプリングプローブ基板16の場合、一般には、いくつかのスプリングプローブ接触子チップ基板16を一つのウエハ174から作製することができる。例えば、図25に示されているように、標準的な4 inchの丸い開始ウエハ174上に、幅176と長さ178とを有する（例：一辺14 mmの正方形）サイト(site)を24個も形成することができる。さらに、開始ウエハ174上に異なる基板（例：16a,16b）を作製することができ、これによって、マスキングのコストと処理工程のコストなど、複数の異なるスプリングプローブ基板16の製造コスト（これは重要である）を共有することができる。従って、複数の異なる基板16a,16bの製造コストを大幅に（例：最大1／10以下などに）小さくすることができる。
【００９９】
図26は、14 mm四方のスプリングプローブ接触子チップ（NSCC）16bの、0.5 mmピッチの一つのマイクロボールグリッドアレイ180の上面図である。マイクロBGAパッド182,184,186は、標準のピッチ（例：0.5 mm）であることが好ましい。外側の5列のパッド182と中央のパッド184とによって341個の信号接続が形成されており、内側の2列186によって 96個の専用のパワー／接地接続が形成されている。スプリングプローブ61a～61nへの配線トレースをカスタマイズすることによって、テスト対象集積回路44に一致させるための固有のパワー／接地スプリングの位置を、一層の配線によって対応することができる。
【０１００】
支持器114は、テスト対象デバイス44上の能動デバイス44への損傷を防止する目的で、ウエハ92上の非能動領域（スクライブライン94上など）に一致する位置に配置されていることが好ましい。一つ以上の位置合わせマーク185も、基板ウエハ174上に配置されていることが好ましい。マイクロBGAパッドアレイ180、ドーターカード134、およびプリント基板プローブカード68のフットプリントを標準化することによって、プローブカードアセンブリ60 の製造コストとターンアラウンドタイムを大幅に改善することができる。マイクロBGAパッドアレイ180に加えて、基板16,134,68上に位置するパッドのパワー／接地パッドアサインメントを標準化することによって、ベース基板174におけるビア66a～66nのパターンを標準化することができる。
【０１０１】
プローブカードアセンブリ60の上記以外の構成要素を標準化することにより、プリント基板プローブカード68（および、いくつかの実施例においてはドータカード134）を、複数の異なる基板16および集積回路デバイス44用に使用できることがしばしばあり、この場合、基板16の配線のみがカスタマイズされる。
【０１０２】
ビア66a～66nの標準化されたパターンを有する開始基板174（図25）を使用することにより、開始基板174を大量に発注、保管、および使用することも可能になり、従って、開始基板174のコストが低減し、開始基板174が得られるまでのリードタイムもしばしば短縮される。
【０１０３】
プローブスプリングの代替アプリケーション。フォトリソグラフィまたはMEMSによるスプリングプローブ61,14,34,50は、上記の説明に代えて、ベアダイ・バーンインソケット、例えば、Texas Instruments社（マサチューセッツ州マンスフィールド）製のDieMate（登録商標）バーンインソケット、あるいは、Aehr Test社（カリフォルニア州フレモント）を通じて入手可能
なDie（登録商標）Pakバーンインソケット用として使用することができる。縁部に沿って基板16に接触するベアダイ・バーンインソケットの場合、プローブスプリング61のスプリングおよびファンアウトの金属化が必要であるのは、基板 16の片面（例：プローブ面62a）のみである。基板16のサイズは、基板16の縁部のパッドまで配線するのに必要なI／O信号の数に基づいて必要なファンアウトによって決まる。これに代えて、上述されているような基板16におけるビア66を使用して、基板16の反対の面62bのパッドのアレイまでI／O 信号を配線することができ、これによって基板をより小さくすることができ、従って製造コストが低減する。
【０１０４】
タイル型プローブアセンブリ。図27は、プローブ帯状片長さ198とプローブ帯状片幅200とを有する一般的なタイル型プローブ帯状片192の平面図190である。タイル型プローブ帯状片192は、それぞれが複数のスプリングプローブ61a～61nを有する、複数のプローブ帯状片接触子領域194a～194nを有する。さらに、図示されている実施例においては、スプリングプローブ61a～61nは、縦方向に整列しているプローブ領域196a,196b内に配置されている。プローブカードアセンブリにおいて一つ以上のタイル型プローブ帯状片192を使用することにより、半導体ウエハ92上の隣接する集積回路デバイスサイト44をテストする場合など、複数の集積回路デバイス44との同時の電気的接触が可能となる。複数のプローブ帯状片接触子領域194a～194nは、ウエハ92上の対称的な複数の集積回路デバイス44と位置が合うように、タイル型プローブ帯状片192の長手方向に沿って対称的に配置されていることが好ましい。理解すべき点として、フォトリソグラフィによってロット製造される応力金属スプリングプローブ (stress metal spring probe)をタイル型プローブ帯状片基板上に有するタイル型プローブ帯状片の使用は、メモリ、ロジック、マイクロプロセッサなど各種のICのテストに適用可能である。
【０１０５】
さらに、スプリングプローブ61a～61nを有するタイル型プローブ帯状片192は、一般には、図13、図14、および／または図21のプローブチップ基板16に見られるような、導電ビア66a～66nと、電気接続部のアレイ64a～64nとを含んでいる。スプリングプローブ61a～61nは、一般には、テスト対象の特定のデバイス44に合致するように配置することができるが、タイル型プローブ帯状片192は、標準的な導電ビア66a～66n、および／または、電気接続部のアレイ64a～64nを含む。例えば、図28および図29に示されているプローブカードアセンブリ202においては、タイル型プローブ帯状片192のそれぞれは、はんだ接続の標準的なボールグリッドアレイ160を含んでいる。従って、タイル型プローブ帯状片192の好ましい実施例は、テスト対象の特定のデバイス44に合致するように配置されているスプリングプローブ61a～61nを含むことができるが、標準化されているドーターカード 204および／または標準化されている中間コネクタ（例：分離型コネクタ132など）にタイル型プローブ帯状片192を取り付けることができ、これによって、タイル型プローブアセンブリ202を生産するための技術開発コストが最小になる。
【０１０６】
図28は、支持基板204に取り付けられている複数のタイル型プローブ帯状片192を有するタイル型プローブヘッド202の部分下面図であり、支持基板 204は導電ビア205のアレイ207（図29）を含んでいる。図29は、プローブカード16またはドーターカード204に取り付けられている複数のタイル型プローブ帯状片192の側面図であり、半導体ウエハ92上に位置する複数の集積回路デバイス44に接触する目的で使用されている。タイル型プローブヘッド202は、一般には、半導体ウエハ92上に位置する複数の集積回路デバイス44に接触する目的に使用される。タイル型プローブ帯状片192は、ウエハ92上の複数の対称的な集積回路デバイス44と位置が合うように、基板204上において対称的に配置されていることが好ましい。
【０１０７】
支持基板204は、熱膨張係数（TCE）が小さいことが好ましく、シリコンの熱膨張係数と同程度であることが好ましい。さらに、基板204においては、一般には、基板204の反対の面209b上のコネクタに多数の信号トレース46（図7）がファンアウトされている。一つの実施例においては、基板204は、シリコンウエハであり、ビア205（例：ピッチ0.056 inchで配置されるビアなど）と、基板の表面209a, 209bの一方または両面上の薄膜配線46とを含んでいる。
【０１０８】
図28および図29に示されているタイル型プローブヘッド202においては、タイル型プローブ帯状片192は、プローブスプリング61のグループを含んでおり、このグループは、テスト対象デバイス44の対向する側（例：集積回路デバイスサイト44の右側と左側など）に位置しているパッド47を有する集積回路デバイス44上のパッド47の列（図7）に接触する目的で使用される。図示されているタイル型プローブヘッド202においては、一般にタイル型プローブ帯状片192のうちの一つが、一つの回路デバイスサイト44の右側に（例えば、図27におけるプローブ接触子領域196aを使用して）接触し、さらに、隣接する回路デバイスサイト44の左側に（例えば、図27におけるプローブ接触子領域196bを使用して）接触するように、タイル型プローブ帯状片192が配置されている。従って、図28に示されている実施例は、複数のタイル型プローブ帯状片192と複数の集積回路デバイス44との間の同時の接触を提供する一方で、隣接するタイル型プローブ帯状片192の間の十分な間隔が確保され、タイル型プローブ帯状片192の側縁部は集積回路デバイス44のソー経路上に配置されていることが好ましい。例えば、ウエハ92上の隣接するデバイス44の間のソー経路94（図13）は、一般に4～8 milのオーダーの幅とすることができ、これによって、タイル型プローブカードアセンブリ202におけるタイル型プローブ帯状片192の間に、この幅に近い隙間を設けることができる。
【０１０９】
タイル型プローブヘッドアセンブリ202の代替実施例においては、集積回路デバイスサイト44のすべてのパッド47（図9）に、一つのプローブ帯状片192からのプローブによって接触させることができる。
【０１１０】
バーンイン構造。図30は、複数の集積回路デバイス44をバーンインボード212に一時的に接続することができるバーンイン構造210の部分断面図である。複数の集積回路デバイス44と外部のバーンイン回路（図示されていない）との間の電気的接続を提供するマイクロボールグリッドアレイ216などによって、プローブスプリング（すなわち、ナノスプリング）接触子チップ（NSCC）214のアレイがバーンインボード212上に実装されている。バーンインボード212には、ボード真空ポート218が画成されていることが好ましく、その一方で、NSCC基板214には接触子チップ真空ポート220が画成されていることが好ましく、この場合、（例えば、ボード真空ポート218を通じて適用される真空が、位置合わせされている接触子チップ真空ポート220にも適用されるように）ボード真空ポート218は接触子チップ真空ポート220に位置が合っている。適用される真空がマイクロBGAボールアレイ216を通じて失われることを防止する目的で、ナノスプリング接触子チップ214それぞれの周辺部の周囲に空気シール222（例：エポキシなど）が配置されていることが好ましい。
【０１１１】
集積回路デバイス44は、ナノスプリング接触子チップ214上に（例えば、「ピックアンドプレイス(pick and place)」マシンなどによって）最初に配置されるため、バーンインボード212のボード真空ポート218と、このポートに位置が合っている、ナノスプリング接触子チップ214の接触子チップ真空ポート220とに適用される真空によって、配置されている集積回路デバイス44がその配置位置から動くことが防止される。
【０１１２】
バーンイン処理時に集積回路デバイス44を所定の位置に保持することと、プローブスプリング61a～61nが集積回路デバイス44への電気的接続を提供できるようにすることとを目的として、すべての集積回路デバイス44が対応する接触子チップ214上に配置されたときに、クランププレート224が集積回路デバイス44に接触した状態に配置されることが好ましい。クランププレート224とバーンインボード212の平面性の裕度が与えられるように、テスト対象の集積回路デバイス44を押し付ける目的で、個々のスプリングパッド226も使用することができる。クランププレート224が集積回路デバイス44に接触した状態に配置されたときにクランププレート224がバーンインボード212に固定され、また、適用されている真空をオフに切り替えることができるように、バーンイン構造210は、クランププレート224を保持するための手段217を含んでいることが好ましい。
【０１１３】
改良されたスプリングプローブの保護コーティングの工程。上述されているように、スプリングプローブ61は、微細なピッチ、多数のピン数、およびフレキシブルであるという利点を有するため、幅広いアプリケーションに使用することができる。しかしながら、これらの一般に小さなスプリングプローブ61が、半導体ウエハ92上などの集積回路デバイス44（トレース46に酸化物層がしばしば含まれている）のトレース46に接触する目的で使用される場合、スプリングプローブ61が酸化物層を貫通して、金属トレースまたは導電パッドとの十分な電気的接触を確立することが要求されることがよくある。スプリングプローブ61 は何度も使用されることが多いため、保護されていない小さなスプリング先端24は、磨耗することがある。従って、プローブスプリング61の接触子先端24 に導電性の耐磨耗コーティングを施すことは有利であろう。しかしながら、このような保護コーティングは、スプリング先端24の両面全体を覆うことが要求される。
【０１１４】
上述されているように、プローブスプリング61は、例えば、米国特許第5,848,685号と米国特許第5,613,861号に開示されているように、プラズマ化学蒸着法とフォトリソグラフィ工程とによって形成することができる。この場合、導電性材料の連続する層が基板に形成され、その後、非平面的なスプリングが形成される。しかしながら、このような工程においては、蒸着工程時に形成される保護コーティングでは、形成される非平面的なプローブスプリングの表面全体を隙間なくコーティングすることができない。代替実施例においては、プローブスプリング61は、めっき工程によって形成することができる。
【０１１５】
プローブスプリング61は、基板から離れた後、基板表面と同一平面にない。従って、スプリング61が引き離し層18から離れた後に、保護コーティングを塗布することができる。図31は、スプリングプローブアセンブリのコーティング工程の第一ステップ230の図である。このステップにおいては、一本以上の非平面プローブスプリング61を有するスプリングプローブアセンブリ基板16のプローブ面に保護コーティング232が塗布される。スプリングプローブアセンブリのこのコーティング工程では、非平面的なプローブスプリング61上に保護層が形成される。このコーティング工程は、各種の非平面構造に使用できるが、特に、薄膜方式およびMEMS方式によるプローブスプリング接触子61の工程に有用である。図31においては、塗布される導電性保護コーティングは、窒化チタン、ロジウム、タングステン、またはニッケルなど、堅い導電性材料であることが好ましい。また、塗布される導電性保護コーティングは、不活性材料であることが好ましく、これによって、スプリングプローブ61のプローブ先端24に潤滑特性（すなわち低い摩擦係数）が与えられ、従って、テスト対象装置とスプリングプローブ61の両方において磨耗が最小になる。
【０１１６】
基板16とプローブ61とに保護コーティング233が塗布される（232）と、この保護コーティング233は、基板16の露出した表面62の平面領域と非平面的領域の両方を覆う。コーティングステップ230の間、スプリングプローブ61が保護コーティング233によって覆われるが、基板構造上のすべてのトレースは、塗布された導電性コーティング233によって互いに電気的に短絡している。従って、相異なるプローブスプリング61とそれぞれのトレースとの間の電気的絶縁が回復するように、導電性コーティング233がパターニングされるか、または部分的に除去される必要がある。集積回路の工程のほとんどでは、窒化チタンコーティングなどの導電性コーティングをエッチングにより選択的に除去する目的で、一般には従来のフォトマスク方式の工程が使用されるが、このようなフォトマスク方式の工程は、平面構造に使用される。
【０１１７】
図32は、スプリングプローブアセンブリのコーティング工程の第二ステップ234の図であり、この工程においては、好ましくはディッピング支持器 238（例：高さ約30ミクロン）を有する第二基板236に一層のフォトレジスト材料240（例：深さ約10ミクロン）が塗布される。フォトレジスト材料 240は、プローブスプリングの非平面部分に塗布されている保護層233を保護する目的に使用される。図33は、スプリングプローブアセンブリのコーティング工程の第三ステップの図であり、このステップにおいては、コーティングされたスプリングプローブアセンブリが第二基板236上のフォトレジスト材料 240の中に制御可能な方法で部分的に浸される。残る保護コーティング233は、最終的に、塗布されるフォトレジスト材料240の深さによって制御される。基板16が、フォトレジスト材料240の中の望ましい深さまで下げられ、この深さは、一般には、第二基板236上のフォトレジスト材料240の塗布深さと、ディッピング支持器20の高さとによって制御される。これに代えて、塗布される深さをオペレータによって制御することができ、例えば、処理装置の軸方向の動きを制御することによって、フォトレジスト材料240の中への基板16の動きを制御する。
【０１１８】
図34は、スプリングプローブアセンブリのコーティング工程の第四ステップの図であり、このステップにおいては、コーティングされて部分的に浸されているスプリングプローブアセンブリが、第二基板16上のフォトレジスト材料240から引き上げられ（246）、ソフトにベイクされ(soft baked)、保護コーティング（233）されたプローブスプリング61の一部が、ベイクされたフォトレジスト層248に覆われている状態となる。図35 は、スプリングプローブアセンブリのコーティング工程の第五ステップの図であって、このステップにおいては、コーティングされて浸されたスプリングプローブアセンブリ16,61がエッチングされ（250）、これによって、基板16の一部（すなわち基板16のフィールド領域）と、プローブスプリング61のうちベイクされたフォトレジスト層248に浸されていない部分とから、保護コーティング233が除去される。図36は、スプリングプローブアセンブリのコーティング工程の第六ステップの図であって、このステップにおいては、フォトレジスト層248に覆われているプローブスプリング61の部分からフォトレジスト層248が除去され、これによって保護コーティング233が露出する。
【０１１９】
従って、非平面プローブスプリングのこのコーティング工程では、プローブスプリングの先端24に保護コーティングが施され、その一方で、基板面16と、スプリングプローブ61のうちフォトレジスト層248によってコーティングされていない部分とにおける不要な保護コーティングがエッチングされる。
【０１２０】
超高周波アプリケーション用のスプリングプローブ基板。上述されているように、プローブカードアセンブリ60の構造では、プローブ先端61a～61nの間の距離が非常に短く、また、プリント基板プローブカード68内に、インピーダンスが制御された環境が形成され、これらによって、プローブカードアセンブリ 60を高周波アプリケーションに使用することが可能になる。さらに、スプリングプローブ基板16は、超高周波アプリケーション用に修正されることが好ましい。
【０１２１】
図37Aは、異なる固有な応力レベルを持つ複数の層17a～17nを有するプローブスプリング61を有する超高周波スプリングプローブ基板16aの部分断面図260aを示している。スプリング61は、一般には、引き離し層19の上に形成され、この場合、例えば、リリース領域18（図3、図4）内で引き離し層19を選択的に引き離すことによって、自由な非平面部分61を基板16aの表面から突出させることができる。基板16の表面62a,62bの片面または両面上のトレースをインピーダンス制御する必要がある実施例の場合、一つ以上の導電基準面262a,262bを、基板16の中または基板16上に、トレース270の上、トレースの下、またはトレースの上下に追加することができる。基板16には、遮蔽された同軸伝送ライン環境268を効果的に形成する目的で、一つまたは二つの基準面262a,262bに接続されている交互接地基準トレース266a,266bを含めることもできる。スプリングプローブ基板 16は、一般にはセラミック材料であるが、基準面の間の層264は、一般には、有機誘電体材料など誘電体材料である。
【０１２２】
図37Bは、一つまたは二つの基準面262a,262bに接続されている接地基準トレース266bから延在する接地基準トレース266dをさらに有する、代替の超高周波スプリングプローブ基板16の部分断面図260bを示している。接地基準トレース266dは、中央の導電ビア領域78を囲んでおり、誘電体領域259によって隔てられている。ビア領域を囲んでいる接地基準トレース266dによって、遮蔽された同軸伝送ライン環境268が、コネクタ面62bから基板16を貫いてプローブ面62aまで効果的に延在する。導電層266dと誘電体膜259は、好ましくは化学蒸着（CVD）技術（原子層化学蒸着法など）によって連続的に蒸着される。次いで、ビアの中央領域内の導電層が、CVD、物理蒸着法、または電子溶着（電解メッキまたは無電解めっき）、またはこれらの組み合わせによって蒸着／堆積される。導電層を堆積させる目的に電解メッキが使用される実施例においては、従来のいずれかの成膜手法（CVDなど）によって、誘電体膜259の表面上にシード層を堆積させることができる。
【０１２３】
図38は、代替の超高周波スプリングプローブ基板16の部分断面図261である。例えば、高周波アプリケーションの場合など、基板16上のスプリングプローブ61と基板内の関連する電気導体273[320],78,322とがインピーダンス制御されている（整合インピーダンス）必要のある実施例の場合、基板16の中または基板上のいずれかに、一つ以上の導電基準面262a,262b,262c,262dとビア266a,266b,266cが追加されることが好ましい。さらに、インピーダンス制御面262a,262b,262c,262dは、図38に示されている平面に限定されない。高い性能を目的としてビア78を貫く導電部にインピーダンス整合が要求される実施例においては、ビアは図37Bのような構造を持ち、この詳細については上述されている。
【０１２４】
インピーダンス制御された同軸接続部を形成する目的で、絶縁層267上に導電層262dを蒸着することができる。例えばプローブスプリング61に近くにデカップリングキャパシタを必要とする実施例の場合には、導電性材料262と誘電体材料263の交互の層を基板16に組み込むことが好ましい。導電性材料、またはシリコンなどの半導体材料である基板16の場合、基板16と導電基準面262c との間に、酸化物層または誘電体層269を蒸着または形成することによってキャパシタ構造271を形成することが好ましく、このキャパシタ構造をデカップリングキャパシタとして使用することができる。同様に、いくつかの実施例においては、基板16の反対の面に、または両面にキャパシタ構造を形成することもできる。この場合、接地面262bを蒸着する前に、表面上に誘電体層（例：酸化物）を蒸着または形成することができる。導電基板16との電気的接続は、誘電体269および接地面膜のいずれによっても覆われていない、基板16の表面領域（図示されていない）によって提供される。導電基板との接続を確立するためのこのような領域を開く目的には、フォトリソグラフィ手法を使用することができる。このように基板16が導電性材料である場合、電気的な短絡を防止する目的で、ビアまたはホールの壁に電気絶縁性の膜（例：酸化物）を蒸着または形成することができる。さらに、受動構成要素265（例：一般にはキャパシタ、抵抗器、および／またはインダクタ）、または能動構成要素デバイス265など、一つ以上の組立済み構成要素265を、基板16の面62a,62bのいずれかに組み込むことができる。
【０１２５】
スプリングプローブ61の固定部分15は、一般には、基板16上において相対的に短い距離だけ延在する。基板16の表面上に位置するトレース60は、スプリングプローブ61の固定部分15に電気的に接続されており、プローブスプリング61をビア78に電気的に接続している。このトレースは、スプリングプローブ61とは異なる材料から作製することができ、導電性の高い金属（例：銅、金など）から作製されていることが好ましい。
【０１２６】
高度なマルチダイプローブカードシステムアーキテクチャ。図39は、プローブカードアセンブリ60（例：図14の60a）、または強化されたプローブカードアセンブリ300（図40）によって、チャック282上に位置するマルチダイウエハ92とテストヘッド76との間のインタフェースが提供されているウエハテストシステム280の線図である。図39に示されているプローブカードアセンブリ60,300は、プローバヘッドプレート286に取り付けられている支持リング284によって、ウエハテストシステム280に取り付けられている。プローブカードアセンブリ60,300は、プローブインタフェースボード 288を通じてテストヘッド76とのインタフェースとして機能する。ウエハテストシステム280は、チャック282とテストヘッド76を互いに対して動かすことのできるプローバ駆動機構292も有する。
【０１２７】
マルチダイプロービングでは、ダイ44のそれぞれ（図13、図40）とテストヘッド76（図39）との間に多数の並列な接触経路（例：電気的接触経路など）が必要となる。図40に見られるような多数の並列接触経路307の場合には、一般には、基準面に対する（例：IC 44に対する）接触子端61,412（図45）の均一性と平面性が要求される。さらに、シグナルインテグリティと実動作速度でのテストを目的として、信号トレース307はファンアウトされている必要がある。また、多数の並列接触経路307では、プローブの力の合計が、ダイ44のそれぞれに有効に接触するものであることも要求される。さらに、動的なテスト時にすべてのテストチャネルの遅延を等しくするなどを目的として、トレース307の長さが各サイト44間で一致していることが好ましい。
【０１２８】
プローブカードアセンブリ60a（図14）、またはデカルインターポーザーアセンブリ300a（図41）など、複数のダイ44に接触するプローブカードアセンブリ60,300は、好ましくは、プローブ保持器(probe carrier)16の熱膨張係数（TCE）がウエハ92（例：シリコン）と同程度であり、その一方で、マザーボードプリント基板304への信頼性の高い接続と電気的整合性が維持されることが好ましい。
【０１２９】
複数のダイ44に接触するプローブカードアセンブリ60,300は、各ダイ44用に独立したパワーサプライを有することが好ましく、かつ、各ダイ44と接続するための複数の（例：2～3本以上の）パワーレールを備えていることが好ましい。さらに、プローブカードアセンブリ60は、テスト対象の各デバイス（DUT）44のできるだけ近くに、複数のバイパスキャパシタ172を含んでいることが好ましい。
【０１３０】
プローブカードアセンブリ60では、テスト対象デバイス44およびテストヘッド76からの信号およびパワーの接続がZ軸84沿いに伝送され、その一方で、好ましくはインピーダンス制御が提供される。また、プローブカードアセンブリでは、信号およびパワーの接続がX方向80およびY方向82（図13）にも伝送され、信号トレース307は集積回路44のピッチ20からテストヘッド76のピッチ91（図14）にファンアウトされている。プローブアセンブリ60のマザーボード304からプローブ先端61,412までの合計のプローブオフセット(total probe depth offset)は、一般には、支持リング284（図39）の厚さによって定義される。
【０１３１】
上述されているように、ブリッジ／リーフスプリング懸架型プローブカードアセンブリ60b（図15）、ワイヤ／スプリング支柱懸架型プローブカードアセンブリ60d（図20）、およびポゴワイヤ懸架型プローブカードアセンブリ60g（図23）など、プローブカードアセンブリ60のいくつかの実施例には、ウエハ92に対する対応性と平面性を提供する目的で、プローブチップ基板16を傾斜させる手段が設けられている。
【０１３２】
図40は、段階式インタフェースプローブカードアセンブリ300の基本的な線図であり、このアセンブリは、Zブロックプリント基板（PWB）342（図 42）などによって、全体として電気トレース経路307の垂直方向の変換を行う。この段階式インタフェースプローブカードアセンブリ300は、一般に、プローブチップ基板16,310のプローブ面62a（図43）上に位置している（例えば高さ180 µmの）プローブスプリング412（図46、図47）を有し、これによって、改良された対応性がアセンブリ300に提供される。マザーボードプリント基板304とプローブチップ基板16,310との間には、上側インタフェース構造308と、中間コネクタアセンブリ306と、下側インタフェース構造312とをそれぞれ貫いている、電気接続経路307が設けられている。マザーボードプリント基板304には、補強プレート302も取り付けられていることが好ましい。図40に示されている上側インタフェース構造308と下側インタフェース構造312は、電気的なインタフェースおよび／またはハードウェアを有する。
【０１３３】
段階式インタフェースプローブカードアセンブリ300のいくつかの実施例においては、強化された対応性がプローブスプリング412によって完全に提供され、この場合、プローブチップ基板16,310は、マザーボードプリント基板304に対して動かないように保持されている。プローブチップ基板310の下面には、一般に下側支持器114が設けられており、この支持器は、プローブチップ基板とウエハ92との間の最小垂直距離を制限する。下側支持器114の高さは、一般には、プローブスプリング61,412が曲がってウエハ92上の一つ以上のデバイス44との対応性を持つ接続を提供できるように、プローブスプリング61,412の自然な状態の、すなわち接触していない状態の高さよりも低い。図40に見られるように、プローブカードアセンブリ300のいくつかの実施例においては、中間コネクタ306またはマザーボード304との関係における、プローブチップ基板310のコネクタ面311aの垂直移動距離を制限するなどの目的で、上側支持器116（図19）も使用される。
【０１３４】
図39に見られるように、金属の支持リング、すなわちリングインサート284は、ポゴタワーコネクタ290（図39）によってかかる下向きの圧力に対して、マザーボードプリント基板304を機械的に支持する。
【０１３５】
図40に示されている中間コネクタ306は、一般には、垂直変換ブロック342（図43）、ピンブロック742（図64～69）、または拡張ピンブロック（図70、図71）を有する。中間コネクタ306は、アセンブリ300にZ方向の変換を提供し、これによって、アセンブリ300においてプローブをオフセットさせることができる。このオフセットは、一般には約0.300"であり、この値は、ほとんどのプローブアセンブリにおいて、金属の支持リングインサート284をクリアするための要件である。
【０１３６】
上側インタフェース308は、様々なインタフェースを有することができ、例えば、両側スプリング521（図52）を有する上側インターポーザー344（図 43）、はんだボールアレイ756またはZ積層（図65）、ピングリッドアレイ745（図64）、またはその他のインターポーザーアセンブリ 344（Circuit Components社（アリゾナ州テンペ）から入手可能なISOCON（登録商標）コネクタなど）である。
【０１３７】
下側インタフェース312も、様々なインタフェースを有することができ、例えば、下面349aと上面349bの両方にスプリングを持つインターポーザー 348（図42、図43）である。これに代えて、下側インタフェース312は、はんだボールアレイ756、プローブチップ基板310の上面311b上に位置するスプリング64a～64n（図13、図14）、または、プローブチップ基板16,310とのその他の直接接続、を有することができる。
【０１３８】
いくつかの実施例において、垂直変換ブロックVTB 342（図43）が、その下面343とシステムの残りとの間の横方向の対応性が提供されるように作製されている場合には、下側インタフェース312は固定接続または永久接続でよい。横方向の対応性の一つの例は、金属ピンブロック742を使用している図67に示されており、この場合、対応性を持つピンテンプレート748,752によってピンがわずかに動くことができる。
【０１３９】
垂直変換ブロックVTB 342の代替実施例は、インターポーザー、またはプローブチップ310の上面62b上に作製されているスプリング64a～64n（図67）など、複数の非固定型の接続部を有する。非固定型の接続を使用することによって、プローブチップ310は垂直変換ブロックVTB 342に対して動く、および／または、拡張する(expand)ことができる。
【０１４０】
図40に示されている段階式インタフェースプローブカードアセンブリ300は、マザーボードプリント基板302を平らに維持する役割りを果たす上側補強プレート302をさらに有する。
【０１４１】
図41は、デカルインターポーザーアセンブリ300aの部分断面図である。マザーボードプリント基板304は、複数の締結具322などによって、上側補強プレート302に固定的に取り付けられている。補強プレート302は、ステンレス鋼など堅い材料から成ることが好ましい。図41に示されている補強プレート302は、マザーボードプリント基板304の上面305b（図43）に構成要素（例：キャパシタ172）を実装する、または上面305bから延在させることができるように、複数の構成要素くぼみ325をさらに有する。
【０１４２】
補強プレートのいくつかの実施例では、アセンブリの取り扱いを容易にするなどの目的で、ハンドル837,839（図73、図74、図75）が組み込まれている。さらに、補強プレート302のいくつかの実施例では、プレートを貫通するウィンドウ840（図73）が定義されており、これにより、例えば、顧客向けのカスタマイズにおける電気ジャンパなどを目的として、マザーボード304を組立後に変更することができる。
【０１４３】
図41に示されているように、マザーボード304は、プローブチップ16,310の上面62b（図43）とマザーボード304の下面305a（図43）との間に位置している中間インターポーザー150を通じて、プローブチップウエハ16に電気的に接続されている。インターポーザー150は、一般にはインターポーザー位置合わせピン330によって、マザーボード304に位置合わせされていることが好ましく、この位置合わせピンは、マザーボード304に実装されてマザーボード304から延在しており、インターポーザー基板348の位置合わせホール347（図43）および／または縁部351（図43）に対応している。
【０１４４】
図79は、対応性を持つメンブレン326aに実装されているプローブチップ310の透視図である。図80は、対応性を持つデカル326bに実装されているプローブチップ310の透視図である。図81は、対応性を持つシート326cに実装されているプローブチップ310の透視図である。図82は、対応性を持つスクリーン326dに実装されているプローブチップ310の透視図である。プローブチップ310は、対応性を持つ部材326によって所定の位置に保持されており、対応性を持つ部材は、一般には、フレキシブルメンブレン326a（図79）、デカル326b（図80）、シート326c（図81）、またはメッシュ構造326d（図82）を有する。図41に見られるように、対応性を持つ部材326は、締結具334によってマザーボード304に取り付けられている外側周囲リング328に、固定的に取り付けられているか、または実装されている。外側リング328と、取り付けられている対応性を持つ部材は、リング位置合わせピン332などによってアセンブリ300aに位置合わせされていることが好ましい。対応性を持つ部材は、周囲リング328への取り付け時に伸ばされ、このため張力がかかった状態に保持されている。
【０１４５】
対応性を持つ部材326は、プローブチップ310をX軸80およびY軸82には所定の位置に保持するが、プローブチップ310はZ方向84には動く、または浮動することができる。対応性を持つ部材326は、対応性を持つ部材またはデカル326の制御された曲がりによって、押し付けられている状態にインターポーザー150を保持し、この曲がりは、インターポーザー150の下面305aと対応性を持つ部材326の実装位置との間のZ面84のデルタに起因する。
【０１４６】
対応性を持つ部材326は、プローブチップ16,310とデカルリング328との熱膨張係数（TCE）の差に対する対応性も提供する。例えば、デカルリング328の熱膨張係数がプローブチップ16,310よりも大きいデカルプローブアセンブリ300の場合、対応性を持つ部材326は、高い温度においてプローブチップ12,300とデカルリング328との間で容易に曲がる、すなわち伸びる。
【０１４７】
図42は、Zブロックデカルインターポーザーアセンブリ300bの部分断面図340である。図43は、Zブロックデカルインターポーザーアセンブリ 300bの拡大組立図360である。それぞれプローブチップ16,310の上面311bとマザーボード304の下面305aとの間に位置している、上側インターポーザー344と、プリント基板Zブロック342と、下側インターポーザー348とによって、マザーボード304はプローブチップウエハ 16,310に電気的に接続されている。下側補強プレート346は、マザーボードプリント基板304の対応するホールまたはスロット309にピン354を介して位置合わせされている。Zブロック垂直変換ブロック（VTB）342は、プローブスプリング61a～61nのプローブ先端がプローブリング 284（図38）をクリアするように、マザーボードプリント基板304からプローブチップ16,310までの信号およびパワーのZ方向の変換を提供する。図43に示されているZブロック342は、上面343bおよび／または下面343aから延在する三組の位置合わせピン330,333,350を持つ。下側インターポーザー348と上側インターポーザー344は、縁部351または一つ以上の位置合わせホール347などによって、それぞれ、ピン330、ピン 333に位置合わせされている。Zブロック342自体は、ピン350を介して下側補強プレート346に位置合わせされている。
【０１４８】
対応性を持つ部材326は、X軸80およびY軸82上の所定の位置にプローブチップ310を保持し、その一方で、Zブロック342が熱変動に起因して膨張するときに、プローブチップ310がZ方向84に動くかまたは浮動することを可能にする。対応性を持つ部材326は、下側インターポーザー348の下面 349aと対応性を持つ部材326の取り付け位置との間のZ面84のデルタに起因する、対応性を持つ部材またはデカル326の制御された曲がりによって、押し付けられている状態に下側インターポーザー348を保持する。対応性を持つ部材326は、プローブチップ16,310とデカルリング328との熱膨張係数（TCE）の差に対する対応性も提供する。
【０１４９】
図42に見られるように、Zブロック342は、下側補強リング346に取り付けられており、このリングは、ステンレス鋼など堅い材料から成ることが好ましい。下側補強リング346は、Zブロック342を平らな、すなわち平面的な状態に保持する一方で、この補強リング346の厚さによって、対応性を持つメンブレンまたはデカル326の曲がり量が制限、すなわち制御される。
【０１５０】
Zブロック保持クリップアセンブリ352は、Zブロック342を下側補強リング346に保持し、かつ、Zブロックが高温においてZ方向に膨張できるようにする。下側補強リング346は、一般には中間上側インターポーザー344を有するマザーボード304の方向に、Zブロック342を保持および支持する。
【０１５１】
マザーボード304とプローブチップウエハ16との間には、一つ以上の平面性調整ねじおよび／またはシムなどによる平面性調整器326が設けられることが好ましい。デカルインターポーザーアセンブリ300のいくつかの実施例においては、平面性を提供する手段324は、複数の差動ねじアセンブリ824（図 73、図74、図75）を有する。
【０１５２】
Zブロックデカルインターポーザーアセンブリ300bのいくつかの実施例においては、下側補強リング346は、一つ以上の平面性調整ねじ 324,824（図73、図74、図75）などによる、平面性を調整する手段をさらに有し、この手段によって、マザーボード304の下面305aに対する接触子先端の間の平面性を調整することができる。下側補強リング346は、スプリングの力によって平面性調整ねじ324,806に密着した状態に保持されており、これによって、ねじがアセンブリ内で縦に動くとき、下側補強リングはねじに接触している状態を維持する。平面性調整システム326は、各種の構造を有することができ、例えば、締結具、差動ねじ、ガイド、ショルダーボルト、あるいは、圧縮ワッシャおよび／または対応性を持つOリングなどの位置偏向 (biasing)ハードウェアなどである。
【０１５３】
図43に見られるように、下側インターポーザー348は、プローブチップ310とZブロック342との間の電気的な接続を提供し、また、プローブチップ 310を取り外し可能な副構成要素とすることができる。下側インターポーザー348は、熱膨張係数の差に対応する目的で、プローブチップ310とZブロック342との間の摺動界面(sliding interface)も提供する。
【０１５４】
対応性を持つメンブレンまたはメッシュ326は、X軸80およびY軸82上の所定の位置にプローブチップ310,16を保持し、その一方で、Zブロック 342が熱変動に起因して膨張するときに、プローブチップ310,16がZ方向84に動くかまたは浮動することを可能にする。対応性を持つメンブレンまたはメッシュ326は、下側インターポーザー348の下面とデカルリング328の取り付け位置との間のZ面のデルタに起因するデカル326の制御された曲がりによって、下側インターポーザー348を常に完全に押し付けられている状態に保持する。対応性を持つメンブレンまたはメッシュ326は、プローブチップ 310とデカルリング328との間の熱膨張係数の差に対する対応性を提供する。
【０１５５】
強化されたプロープチップ。図44は、フィンガーが持ち上がる前のプローブチップ310の断面図370である。図45は、フィンガーが持ち上がり（404）、めっきした（406）後のプローブチップ310の断面図400である。フィンガーが持ち上がる前、プローブ面62aの一部は、一般に、セラミック基板372上に形成されている引き離し層376（チタンを有することが好ましい）を有する。次に、引き離し層376上に複合層380が形成され、この複合層380は、一般には、複数の、好ましくは5層（ただしこれに限定されない）の金属膜層17a～17n（図37）を有し、この金属膜層においては、スプリングが持ち上がる（404）（図 45）前において少なくとも二つの隣接する層の固有の応力レベルが異なっている。このような複合層は、スパッタリング蒸着などの手法によって形成されることが好ましい。いくつかの実施例においては、このような複合層は、電着手法によっても形成される。図44に示されているプローブチップ構造310においては、複合層380の上に導電シード層384（金を有することが好ましい）が形成されることが好ましい。次いで、複合層380の一部の上に、一般にはフォトリソグラフィによるパターニングによって、導電トレース382が制御可能な方法で形成される。
【０１５６】
いくつかの実施例においては、次いで、一般には信号トレースの遮蔽を提供する目的で、一般には第一ポリイミド（PMID）層384と、接地面388と、第二ポリイミド（PMID）層390と、ハードマスク層392とを有する上側層が、トレース領域の上に形成される。
【０１５７】
図44および図45は、基板372のコネクタ側に形成されている模範的な接続構造393も示している。図44および図45に見られるように、この接続構造 393には、例えば図43に見られるようなインターポーザー348との接続と、パッド445（図49）とビア374との間の接続トレースとの接続とを目的とする接触パッド396が設けられている。
【０１５８】
接続構造393は、一層以上の金属層376,394,396の積層から成り、この積層には、インターポーザーの接触子またはスプリングとの信頼性の高い接触を目的とする、金を有する外側層396を一般に含んでいる。プローブチップ310のいくつかの実施例においては、接続構造393は、第一チタン金属層 376と、第二ニッケル層394と、第三金金属層396とを有する。プローブチップ310の別の実施例においては、接続構造393は、第一Cr層および Cu金属層376と、第二ニッケル層394と、第三金金属層396とを有する。層376,394,396の厚さは、一般には、電気的シート抵抗が減少するように制御する。この接続構造のいくつかの実施例においては、第一Cr／Cu層374の厚さが1～4μmであり、および／または、外側の金層の厚さが 1～4μmである。
【０１５９】
いくつかの実施例においては、上面396に構成要素（例：バイパスキャパシタ）をはんだ付けするためのはんだマスク398としての役割りを果たすこと、または、インターポーザー348内の望ましくない位置への短絡に対する絶縁部としての役割りを果たすことなどを目的として、積層構造393の上に、ポリイミド、フォトレジスト、エポキシ、またはKAPTONなどの誘電体層を追加することができる。
【０１６０】
図45に見られるように、フィンガーが持ち上がった（404）後、プローブスプリング61が、複数の膜層における固有の応力勾配の結果として、引き離し領域386（図44）内で基板372のプローブ面62aから離れる。一般には、プローブスプリングの自由な非平面部分は、離れた後には実質的に弧の形状をとり、上側蒸着層であるMo－Cr膜380と金シード層384は凹形状をとる。この結果として、非常に小さなピッチを有するプローブスプリングのアレイを、フォトリソグラフィなどの集積回路製造手法を使用して一括して製造するのに望ましい、三次元のスプリング構造が形成される。次いで、プローブスプリングのめっき層402が、突き出した、すなわち非平面的なプローブスプリング61上に形成されることが好ましい（406）。プローブスプリングのいくつかの実施例においては、めっき層402によって、強化されたスプリング力、高い耐磨耗性、高い強度、および／または、高い導電性が得られる。いくつかの実施例においては、ニッケル、パラジウム合金（パラジウム－コバルト）、ロジウム、金などの異なる材料を有する複数の膜が、持ち上がったフィンガーに連続的にめっきされる。
【０１６１】
プローブスプリング61,412の代替実施例においては、スプリング先端は、二次の接触子先端細部、すなわち、スプリング先端ボタン接触子をさらに有することができる。この接触子は、米国仮出願第60／365625号「耐破損性の高いナノスプリング（Nanospring with Increased Resistance to Failure）」（出願日：2002年3月18日）に開示されているように、一般にはロジウム、パラジウム、またはコバルトを有する。この文書は本出願に参照文献として組み込まれている。
【０１６２】
プローブチップ構成要素の機能。プローブチップ16,310は、プローブチップ基板372のプローブ側62a上において、フォトリソグラフィによって画成されているスプリング61など、テスト対象ウエハ92に接触するためのプローブスプリングを支持している。プローブチップ16,310は、図40に見られるような厚いマザーボードプリント基板304によって達成可能なグリッドへの信号およびパワーのファンアウトを提供する。図44および図45に見られるように、プローブチップ16,310は、一般にはマザーボード304上のめっき処理済スルーホールのアレイのピッチに合致するピッチ配列において、基板 372を貫いて接続面62b上のパッドまたははんだボール398のアレイまでの信号接続を提供する。
【０１６３】
プローブチップ16,310では、ファンアウトトレース307（図40）がインピーダンス制御されていることも好ましく、また、バイパスキャパシタを実装するための領域（例えば、プローブチップ16,310のコネクタ面311b上など）が設けられていることも好ましい。
【０１６４】
プローブチップ16,310のいくつかの好ましい実施例は、冗長性により製造歩留まりが高まるように、電気経路あたり二本以上の導電ビア374を有する。同様に、プローブチップのいくつかの好ましい実施例は、電気経路あたり二本以上のプローブスプリング61（図9）を有する。
【０１６５】
プローブカードアセンブリのシーケンス。図43に見られるように、ウエハ92上の一つ以上のテスト対象デバイスとの強化された接続を提供する目的で、強化されたプローブカードアセンブリ310が容易に組み立てられる。
【０１６６】
図43に見られるように、アセンブリの模範的な工程においては、マザーボードプリント基板304は、一般には、ねじ324などの締結具を使用して上側補強プレート302に取り付けられており、第一サブアセンブリ361aが形成されている。いくつかの実施例においては、ホール309はスルーホールとすることができ、このスルーホール（図示されていない）に挿入されるピンを使用して、より寸法の大きな上側補強プレートがマザーボードに取り付けられる。
【０１６７】
第二サブアセンブリ361bは、一般には、位置合わせピン330,350をZブロックプリント基板342に押し込むことと、位置合わせピン350、Zブロック固定クリップリング352、およびねじ353などによって、Zブロック342を下側補強リング346の中に取り付けることとによって形成される。
【０１６８】
次いで、上側インターポーザー344がZブロック342上に制御可能な方法で配置されて、かつインターポーザー位置合わせピン333に位置が合った状態となるように、第二サブアセンブリ361bが一時的な支持構造上に配置される。マザーボードプリント基板304には、ピンの露出部分を挿入するための空間を形成する目的で、ピン333に対応する小さなブラインドホール（図示されてない）が設けられている。
【０１６９】
次いで、補強リング346（図43）の上面347b（図43）上の補強リング位置合わせピン354を、マザーボードプリント基板304（図43）の下面 305a（図43）に画成されている位置合わせホール309（図43）に位置合わせし、かつ、上側インターポーザー344上の上側インターポーザースプリングを静かに圧縮しながら、第一サブアセンブリ361aが第二サブアセンブリ361bの上に配置される。次いで、第一サブアセンブリ361aと第二サブアセンブリ361bが、ねじ834（図75）などによって一つに固定され、第三サブアセンブリ361cが形成される。
【０１７０】
次いで、一般には、第三サブアセンブリ361cの上下が逆にされて、第二の一時支持構造上に配置され、この場合、下側インターポーザー348は、制御可能な方法でZブロック342の下面343a上に配置され、かつインターポーザー位置合わせピン330によって位置合わせされる。次いで、デカルサブアセンブリ361dが、下側インターポーザー348上に配置され、これは、いくつかの実施例においては、位置合わせピン354によってガイドされる。一時的アセンブリ支持取り付け器を使用することにより、サブアセンブリ361cと361dとの間が確実に位置合わせされ、デカルサブアセンブリ361dをインターポーザー348上にゆっくりと降ろすことができ、従って、外側リング328がさらに押されて下側補強器346に接触する一方で、メンブレン326が伸びる。締結具356が締め付けられて、アセンブリ取り付け器がリング328を所定の位置に保持する。
【０１７１】
上記のアセンブリの説明は、一般的な実施例の場合であることは、理解されるべきである。上記に概説されている基本的な概念に基づくアセンブリ取り付け器およびその工程におけるバリエーションは、本発明の範囲内である。例えば、インターポーザー348または344には、図43に示されているようなホールを必ずしも形成する必要はない。代わりに、インターポーザーを所定の位置に保持する目的で、多数の追加のピン（例：333,330）を設けることができる。同様に、図43における外側リング328がメンブレン326上に配置されることが好ましい。
【０１７２】
プローブチップ構造の細部。図46は、プローブチップ16,310のスプリング側の面311aの平面図410である。図47は、プローブチップ16,310のスプリング側の面 311aの詳細な部分的配置図430である。テスト対象ウエハ92上の一つ以上のデバイスとの複数の接続を提供する目的で、フォトリソグラフィによって形成されたプローブスプリング61a～61nなど、プローブチップのプローブスプリング412は、一般にプローブスプリンググループ422の中に配置されている。フォトリソグラフィによって形成されたプローブスプリング61a～61nなどのプローブスプリング412は、テスト対象ウエハ92上の接触パッド 47に一致している。図46に示されているプローブスプリンググループ422の模範的な配置構成は、32個のダイ位置に同時に接触することを目的として、スプリンググループ422が4×8セットである。
【０１７３】
ビア414は、スプリング側の面311aからプローブチップ基板372を貫いてコネクタ側、すなわちインターポーザー側の面311bまで延在する。プローブチップ16,310の製造歩留まりを高めること、および／または、特にパワートレースの導電性を高めることなどを目的として、ビアは、冗長なビアの対 416に配置されていることが好ましい。図46および図47に示されているビアの対416は、ビア行418およびビア列420とを有するビアグリッドアレイ417に配置されている。ビアグリッドアレイ417は、マザーボード304のめっき処理済スルーホール（PTH）グリッドに一致していることが好ましい。スプリング412がビア414,416に一致している場合、ビア414,416は隣接する行418に移動し、トレース424は、一般には、プローブチップ16,310の反対のインターポーザー側311b上の、元のビア414,416が位置していたはずの場所まで配線される。
【０１７４】
図48は、プローブチップ16,310のインターポーザー側の面311bの平面図432である。図49は、プローブチップ16,310のインターポーザー面311bの詳細な部分的配置図444である。接触パッド434は、インターポーザー側の面311b上に位置しており、一般にはパッドグリッドアレイ 436に配置されており、このアレイは、一般にはビア214（図49）に一致する。ビア214は、インターポーザー348との電気的接触を提供する目的で、冗長なビアの対416に配置されていることが好ましい。プローブチップ16,310のいくつかの実施例においては、パッドグリッドアレイ436は、接続されるインターポーザー348上の類似する接触ピッチに一致するように、0.056"のピッチを有する。図48に見られるように、インターポーザー側の面311b内には、一般には中央領域438が画成されており、この領域内には、接触パッド434とプローブチップ上側トレース442が一般にデバイス領域 440内に配置されている。
【０１７５】
接着領域437は、プローブチップ16,310のインターポーザー側の面311bの外側周辺部に沿って位置しており、これによって、プローブチップ16,310と対応性を持つ部材またはデカル326との間に接着剤329が付着または塗布される。
【０１７６】
図49に見られるように、プローブチップ16,310のインターポーザー側の面62b,311bには、信号接触子（S）445と、能動接地接触子（S）446と、パワー接触子（P）448と、接地接触子（G）450とが設けられている。ビア414,416とのスプリング位置の衝突などに起因してビア414,416を再配置できるように、トレース442が、接触子445,446,448および／または450の配線を提供する。図48および図49に示されているプローブチップ16,310は、能動接地接触子446とパワー接触子448との間、能動接地接触子446と接地接触子450との間、および／または、パワー接触子448と接地接触子450との間などに、キャパシタ452をさらに有する。
【０１７７】
プローブチップアセンブリ構造。図50は、デカル／プローブチップアセンブリ取り付け器の拡大組立図である。取り付け器基部462は、内側プローブスプリングリリーフ領域466を囲んでいるプローブチップ棚464を有する。このプローブチップ棚464には、プローブチップ16,310を正確に受け入れる目的で、一般に一つ以上のプローブチップウエハ位置合わせピン468が配置されている。この取り付け器基部462は、同様に、プローブチップ棚464を囲んでいるデカルリング空隙470を有する。
【０１７８】
マッチングプレート位置合わせホール(matching plate alignment hole) 476を有する上側積層プレート474、または、ステンシル位置合わせホール479を有するデカル切除ステンシル478のいずれかを正確に受け入れる目的で、一般には、一つ以上の積層プレート／ステンシル位置合わせピン472がデカルリング空隙470に配置されている。後述されているように、上側積層プレート474は、プローブチップ16,310に対応性を持つ部材326を接着剤329などによって層状に取り付けるときに使用される。
【０１７９】
デカル切除ステンシル478は、ステンシルテンプレート開口480をさらに有する。デカル切除ステンシル478が、対応性を持つ部材またはデカル326に接着式に取り付けられているプローブチップ310を有するアセンブリの上、取り付け器基部462の上に位置している状態で、ステンシルテンプレート開口 480が、一般にはプローブチップ310の外側接着領域に対して位置合わせされ、従って、デカル326の内側領域を切断して除去することによって、プローブチップ16,310の表面へのアクセスが提供される。
【０１８０】
デカルアセンブリのシーケンス。図51は、デカルプローブチップアセンブリの工程のフローチャートである。完成したプローブチップ310（持ち上がって（402）めっきされている（404））が、積層取り付け器460の下側プレート462上に、下向きに配置され（492）、この場合、取り付け器はプローブチップ310を接着領域の下のみを支持する。空隙 466は、スプリング61を保護する目的で設けられている。プローブチップ310は、取り付け器基部462上の位置合わせピン468に位置合わせされる。
【０１８１】
次いで、接着シート329（図43）（プローブチップ16,310上の望ましい接着領域の形状にあらかじめ切断されていることが好ましい）が、プローブチップ16,310の周辺部に貼られる（494）。接着シート329は、プローブチップ16,310上の形状に位置合わせされた後、一般には熱い鉄 (hot iron)によって貼り付けられる。アセンブリ300の一つの実施例においては、接着シート329は、Bステージ接着シート329である。
【０１８２】
次いで、指定の張力にあらかじめ張った状態でデカルリング328に取り付けられている対応性を持つ部材またはデカル326が、取り付け器462上、接着剤 329の上に配置される（496）。積層取り付け器460のいくつかの実施例においては、デカル326のリング側は、取り付け器460の中でリング側が上の状態に配置される。積層取り付け器460の代替実施例においては、デカル326のリング側は、取り付け器460の中でリング側が下の状態に配置される。デカルリング328は、位置合わせピン472を使用して取り付け器462に位置合わせされる。
【０１８３】
次いで、取り付け器上側プレート474が、デカル326の上に配置される（498）。このプレートは、取り付け器基部462の所定の位置に位置合わせピン472を介して保持され、デカル326を接着シート329に押し付ける。
【０１８４】
次いで、アセンブリ取り付け器460を使用して接着剤329を硬化させる。この手順は、一般には、アセンブリ460をオーブンに入れるステップ500と、取り付け器上側プレート474に重りまたはその他の圧縮力をかけるステップ502と、ベイクして接着剤329を硬化させるステップ504と、オーブンから重りとアセンブリ460とを取り除くステップ506とを有する。
【０１８５】
対応性を持つデカル326の内側部分を除去する手順には、デカル326の上にデカル切除テンプレート478を配置するステップ508が含まれる。デカル切除テンプレート478は、取り付け器の下側プレート上の位置合わせピン472に位置合わせされる。デカル326の内側部分、すなわち接着領域319の内側が、ナイフによって分離または切除される（510）。
【０１８６】
インターポーザーの構造。図52は、上側インターポーザー344または下側インターポーザー348など、インターポーザー構造520の部分断面図である。
【０１８７】
インターポーザースプリング521（フォトリソグラフィによって形成されたプローブスプリング521など）は、複数の標準化された接続部を提供する目的で、一般に、インターポーザーグリッドアレイ内に配置されている。例えば、図43に示されている上側インターポーザー344においては、インターポーザースプリング521は、マザーボード304とZブロック342との間の接続を提供している。同様に、図43に示されている下側インターポーザー348においては、インターポーザースプリング521は、Zブロック342とプローブチップ16,310との間の接続を提供している。
【０１８８】
インターポーザービア524は、第一面523aから基板522を貫いて第二面523bまで延在する。インターポーザービア524は、インターポーザー 520,344,348の製造歩留まりを高めること、および／または、特にパワートレースの導電性を高めることなどを目的として、冗長なビアの対に配置されていることが好ましい。
【０１８９】
対向する面523a,523bは、一般には、引き離し層526（例えば、チタンを有する）と、複合層530,532（一般には固有の応力レベルが異なる複数の導電層を有する）とから成る。インターポーザービア524（例えば、CuWまたは金によって満たされている）は、中央基板522（一般にはセラミック）を貫いて延在しており、引き離し層526の間の導電接続を提供している。複合層530,532は、一般にはMoCrを有し、この層には、インターポーザープローブスプリング521がパターニングされており、後から引き離し領域528内で持ち上がる。
【０１９０】
複合層530,532の上には、シード層534（例えば、厚さ0.5～1 μmの金の層）が形成されていることが好ましい。スプリングフィンガー532の少なくとも先端には、耐磨耗性および／または信頼性の高い接触を提供するなどの目的で、制御可能な方法で先端コーティング540（例えば、ロジウムまたはパラジウム合金）が形成されている。トレース536は、一般には銅を有し、抵抗を小さくするなどを目的として、図示されているように構造520の上へのめっきによって選択的に形成される。さらに、一般には、スプリングフィンガー持ち上がり領域を画成する目的で、図示されているように、ポリイミドPMID層538が構造520上に形成される。フィンガー521のシート抵抗が低減するように、厚い金の層534は、持ち上がったフィンガー521上に残る。
【０１９１】
図53は、インターポーザー520の平面配置図550である。スプリングセットアレイ552は、インターポーザー基板522の内側接触子領域554の中に配置されており、複数のマルチフィンガーセット560を有する。このマルチフィンガーセットは、図52および図54に見られるように、複数のフィンガースプリング521（図52、図54）と、複数の冗長型インターポーザービア524とによって、接続の冗長性を提供することが好ましい。インターポーザー基板 522の周辺部付近には、外側支持領域556が存在している。画成されているソー境界558の中には、インターポーザー基板522の内側接触子領域554 が存在している。
【０１９２】
図54は、インターポーザー520の一部の詳細な配置図562である。インターポーザー基板上には、マルチフィンガーセット560がピッチ566で配置されていることが好ましく、このピッチは、マザーボード304上の対応する接続部のピッチに一致していることが好ましい。マルチフィンガーセット560のそれぞれは、共通の導電領域564を有し、この領域から複数の冗長型スプリングフィンガー521が形成されて、持ち上がり領域528の上に基板522から延在する。複数の冗長型インターポーザービア524は、共通の導電領域564に電気的に接続されており、例えば、第一面523aから反対の面523b（図 52）までなど、インターポーザー基板522を貫いて延在する。図54に示されているインターポーザー520においては、マルチフィンガーセット560のそれぞれは、四本の冗長型フィンガー521と四本の冗長型インターポーザービア524とを有する。代替のインターポーザー520においては、例えば、二本または三本のフィンガー521および／またはインターポーザービア524など、任意の数の冗長型フィンガー521および／またはインターポーザービア 524を設けることができる。図54に示されているマルチフィンガーセット560は、一様にクローバーまたは十字の形状に配置されているが、様々な幾何学形状を好適に使用することができる。
【０１９３】
インターポーザー520のいくつかの実施例は、組み込み型キャパシタ576を有し、この厚さは、一般にインターポーザー基板522の厚さよりも小さい。図 55は、キャパシタ空隙領域574内にスプリングが存在しないインターポーザー520の一部の平面図570である。図56は、バイパスキャパシタ576が埋め込まれているインターポーザー520の一部の平面図580である。マルチフィンガーセット560は、空白領域572が形成されるように容易に配置または修正され、この領域内にスルーホール空隙または切除領域574が配置されている。図56に見られるように、ビア582（例：骨状ビア(dog bone vias)など）は、マルチフィンガーセット560と埋め込み型キャパシタ576との間の電気的な接触を提供している。骨状ビア582を有する材料は、基板の切断時、レーザーによる影響を受けない。露出したビアの表面は、導電性エポキシまたははんだによるキャパシタ576との接続部に適した面が形成されるように、めっき処理されることが好ましい。
【０１９４】
フィンガーが持ち上がる前に、インターポーザー基板522の片側に接着性テープが貼られる。キャパシタ576が、基板522の反対側 523（例：523b）から空隙574内にピックアンドプレイスされ、接着性テープによって所定の位置に一時的に保持される。次いで、キャパシタ576と骨状ビア582との間を完全に接触させる目的で、両端にエポキシが塗布される。エポキシが硬化した後、接着性テープが除去される。次いで、フィンガー 521が基板522から持ち上がる。
【０１９５】
インターポーザーの代替の構造および工程。図57は、スプリングが持ち上がる前の代替のデカルインターポーザー構造520bの一部の断面図590である。図58は、スプリングが持ち上がった後の代替のデカルインターポーザー構造520bの一部の断面図620である。
【０１９６】
代替のデカルインターポーザー構造520bは、反対向きのスプリングの対521を有し、このスプリングの対は、基部において結合されており、支持枠610 の内側にドラム状に(like a drum)支持されているメンブレン602の開口の縁部に取り付けられている。スプリングの対521は、メンブレン602のホールを貫いて突き出しているメンブレン602の面から離れるように延在する。メンブレン602は、スプリングの対521の位置が一定に保持されるように、枠610の内側に張力がかかった状態で保持されていることが好ましい。
【０１９７】
このインターポーザー構造520bは、ビアを有する基板を必要としないことと、一回のフォトリソグラフィステップによって両側をパターニングできるため製造コストが大幅に低減するという利点を有する。さらに、プローブチップ310のコネクタ側62bに受動構成要素（例えばバイパスキャパシタなど）が実装されており、かつ、プローブチップ310のコネクタ側62bとプリント基板304との間のインタフェースとして機能させる目的に代替インターポーザー520 が使用される実施例においては、構成要素がインターポーザー520内に突き出すための開口は、フォトリソグラフィによるステップにおいて容易に形成してメンブレン602をパターニングすることができ、高価なレーザーステップを使用してインターポーザー基板522にホールを形成する必要はない。
【０１９８】
代替インターポーザー520bは、フレキシブルメンブレン602上に懸架されているため、インタフェース面が平らではないアプリケーションにも使用することができる。また、コネクタとしての代替インターポーザー520bの厚さは、わずか数ミクロンとすることができる。また、代替インターポーザー520bはプローブチップ基板310のビアピッチによって制限されないため、コネクタピッチをずっと小さくすることができる。このピッチは、フォトリソグラフィ工程によってスプリングをパターニングできる最小の長さとすることができる。また、相互接続も形成する目的で、持ち上がらない金属部分をメンブレン602上にパターニングすることもできる。支持枠610が金属などの延性材料から作製されている場合には、支持枠610も曲げることができる。これによって、メンブレンインターポーザー520bをあらゆる位相形状に成形することができる。
【０１９９】
図59は、インターポーザーを製造する模範的な工程を示すフローチャートである。厚さ約2000オングストロームの第一引き離し層594（一般にはチタンを有する）が、一般にはシリコン、アルミニウム、セラミック、またはガラスを有する基板592上に、スパッタリングによって形成される（632）。例えば図37および／または図38に見られるものなど、複数の応力層17a～17nを有し、結果的に下向きの剥離応力を有するMoCr応力サンドイッチ層596 が、第一引き離し層594上にスパッタリングによって形成される（634）。第一応力サンドイッチ層596内の複数の応力層17a～17nは、一般には、下向きの剥離応力を有する固有の応力勾配が生じるように、第一張力層17aと最終圧縮層17nとを有する。
【０２００】
互いに離れる方向に持ち上がるフィンガーの領域を定義するパターンを有する第二層598（一般にはチタンを有する）が、第一応力サンドイッチ層の上に形成される。留意すべき点として、この引き離し層が除去されるフィンガーの領域597が存在する。この領域597は、上側および下側フィンガー521の間の接触領域を形成している。第二引き離し層598は、一般には厚さが約1000オングストロームであり、スパッタリングによって形成され（636）、接続領域 597がフィンガー持ち上がり領域528の端部をほぼ定義するように、パターニングされる（638）。次いで、例えば、図37および／または図38に見られるものなど、複数の応力層17a～17nを有し、結果的に上向きの剥離応力を有する第二MoCr層600が、第二引き離し層598の上にスパッタリングによって形成される（640）。第二応力サンドイッチ層600内の複数の応力層17a～17nは、一般には、上向きの、すなわち逆方向の剥離応力を有する固有の応力勾配が生じるように、第一圧縮層17aと最終張力層17nとを有する。
【０２０１】
次いで、スプリング521のフィンガーレイアウトを画成するため、フォトレジストがスピンコーティングされる（642）。スプリング521が持ち上がる領域と、ホールがメンブレン内に必要である他の領域（例えば、構成要素が突き出すための領域）とを開く目的で、ウェットまたはドライエッチング工程のいずれかなどによって、第二MoCr層600がエッチングされる（644）。次いで、例えば、第一MoCr層596におけるフィンガー521をさらにアンダーカットする(undercut)一方で、第一引き離し層594は残されて覆うように、第二引き離し層598がエッチングされ（646）、第一MoCr張力応力層596がエッチングされる（648）。
【０２０２】
模範的な厚さ18 µm～25 µmのポリイミド層602がスピンコーティングされ、持ち上がりウィンドウ(lift window)とフィンガー521の平らな基部領域とが開くように、ウェットエッチング工程によってパターニングされる（650）。次いで、すべてのフィンガー521の間が短絡し、ただし持ち上がりが妨げられないように、シード層604（一般には金を有する）がスパッタリングされてパターニングされる（652）。
【０２０３】
次いで、フィンガー521のみがめっきされるように、陽極処理アルミニウムなどのめっきマスク606がシード層604の上にパターニングされる（654）。めっきマスク606は、基板592が除去された後に曲がらずに耐えることができ、かつフィンガー521を攻撃することなく容易に除去される材料から成る。
【０２０４】
支持リング610（一般にはステンレス鋼を有する）は、デカル支持リングとしての役割りを果たす目的で、ウエハ基板592の外側にエポキシ接着剤608などによって取り付けられる（656）。取り付けられる基板上の領域には、シード層604とめっきマスク606のいずれも含まれていない。プローブスプリングがプリント基板に接触する場合、支持リング用にはステンレス鋼が好ましい材料である。ピンがシリコンデバイスに接触することが要求されるいくつかの実施例においては、支持リングは、シリコンの熱膨張係数に相対的に近い低い熱膨張係数を持つ材料（例えば、モリブデン）から成る。
【０２０５】
次いで、アセンブリに対して、フィンガーを持ち上げるためのエッチングが行われ（658）、これに起因して、層596,600によって画成されているフィンガー521a,521bがそれぞれ反対方向に持ち上がると、メンブレン全体が基板592から剥離する。フィンガーを持ち上げるためのエッチングステップ 658では、支持リング610の下に位置する領域においてより長い時間が必要となることがある。
【０２０６】
これに代えて、基板592は、機械的手段または化学的手段によって除去することのできる材料（例えば、アルミニウム）から作製することができる。
【０２０７】
図58に見られるように、持ち上がったフィンガー521a,521b上には、必要に応じて一層以上のめっき層622a,622bが形成されることが好ましい（660）。インターポーザーのいくつかの実施例520bにおいては、めっき層622a,622bは、アンダーコートとしての1～10 μmのニッケル層と、0.2～5 μmの接触磨耗層（例えば、ロジウム、パラジウム、パラジウム－コバルト、または金など）とを有する。次いで、めっきマスク606が除去され（662）、その後、露出しているシード層604が除去される（664）。
【０２０８】
デカルインターポーザーアセンブリ300の代替実施例においては、例えば、Circuit Components社（アリゾナ州テンペ）から入手可能なISOCON（登録商標）コネクタなどが、上側インターポーザー344として使用される。 ISOCON（登録商標）コネクタでは、一般に電気的な接触を確立するのに大きな力が必要であるが、この必要な力をZブロックとマザーボードプリント基板 304との間で達成できるため、上側インターポーザー344用として好適なコスト効果の高い相互接続がしばしば提供される。Zブロック342とプローブチップ16,310との間の接続用には、一般には、要求される接触力が相対的に低いインターポーザーが選択される。
【０２０９】
Zブロックのアーキテクチャ。図60は、Zブロックプリント基板342の平面配置図670である。図61は、Zブロックプリント基板342の一部の詳細図 680である。Zブロック342は、Zブロック基板672の対向する面343a,343bの間に延在する複数の電気接続部（例えば、めっき処理済スルーホール674）を有する。強化されたプローブアセンブリ300内での位置合わせを目的として、図60に見られるように、インターポーザー位置合わせピン 330と補強リング位置合わせピン350が、Zブロック基板672を貫いて配置されている。図60に示されているZブロック基板672は、Zブロックを保持クリップ352（図43）に位置合わせするための保持クリップくぼみ676も有する。図61に見られるように、複数の電気接続部は、一般には、デバイスのVccおよびVss接続を含む信号接触子サイト682と、システム接地GND接触子サイト684とを有する。図43に示されている模範的なZブロック 342においては、高周波システム環境用のインピーダンス整合構造を提供するなどを目的としてインピーダンスとクロストークの性能を向上させるために、各信号682のめっき処理済スルーホール674は、四個の接地684のめっき処理済スルーホール674によって囲まれている。
【０２１０】
代替の強化されたプローブアセンブリ。図62は、マザーボードのプリント基板304とZブロックとの間に永久的なインタフェース702を有するZブロックデカルインターポーザーアセンブリ300cの一部の断面図700である。
【０２１１】
図42および図43に見られるような、上側インタフェース308（図40）がインターポーザー344を有するZブロックデカルインターポーザーアセンブリ 300bとは対照的に、Zブロックデカルインターポーザーアセンブリ300cにおける上側インタフェース308は、Zブロック342をマザーボード304 に固定することを目的とする永久的なインタフェース702（例えば、はんだボールアレイ756、異方性導電膜、または導電ピン）を有する。
【０２１２】
Zブロックデカルインターポーザーアセンブリ300cのいくつかの実施例においては、マザーボード304と下側補強リング346との間に位置するシム 827（図72）によって、平面性調整機能が提供されている。プローブの力は、下側補強リング346によってではなく、Zブロック342とマザーボード 304との間に位置する上側インタフェース接続部702によって支持されている。Zブロックデカルインターポーザーアセンブリ300cでは、Z軸の変換と平面性の対応性の両方が提供され、その一方で、相対的に安価な永久的上側インタフェース702が提供され、上側インターポーザー344のコストが削減される。
【０２１３】
図63は、テスター側スプリング64a～64nを有するプローブチップ16,310を有するZブロックデカルインターポーザー300dの一部の断面図である。下側インタフェース312（図40）がインターポーザー348を有するZブロックデカルインターポーザーアセンブリ300cとは対照的に、Zブロックデカルインターポーザーアセンブリ300dにおける下側インタフェース308は、プローブチップ16,310の上面311b上に、Zブロック342に直接的に接触するスプリング接続部64a～64nを有する。
【０２１４】
Zブロックデカルインターポーザーアセンブリ300dのいくつかの実施例においては、プローブチップ16,310の上面311b上のスプリング接続部 64a～64nは、冗長型スプリング64a～64nである。図63に示されているZブロック342は、プローブチップ16,310上に実装されるバイパスキャパシタ724のための空間を提供する空隙722を有することが好ましく、この空隙は、一般にはフライス加工によって形成される。
【０２１５】
Zブロックデカルインターポーザーアセンブリ300dでは、Zブロックデカルインターポーザーアセンブリ300cと類似する方式において、マザーボード 304とプローブリング346との間に位置しているシム827によって、または差動ねじアセンブリ824（図73）などの他の平面性調整機構のいずれかによって、平面性調整手段324が提供される。このZブロックデカルインターポーザーアセンブリ300dでは、Z軸方向の変換と平面性の対応性の両方が提供され、その一方で、下側インターポーザー348のコストが削減される。このZブロックデカルインターポーザーアセンブリ300dも、Zブロックの空隙 722内に位置するバイパスキャパシタ724を有し、この空隙は、インターポーザーの切除領域574（図55、図56）（一般にはレーザー切断によって形成される）よりも一般には低コストである。
【０２１６】
図64は、はんだボールアレイ756（図65）を有するピンブロック742を有するプローブカードアセンブリ300eの一部の断面図740である。図65 は、はんだボールアレイ756を有するピンブロックの詳細な線図750である。プローブカードアセンブリ300eにおいては、上側インタフェース 308（図40）は、ピングリッドアレイ745を有し、下側インタフェース312（図40）は、はんだボールアレイ756を有し、プローブチップ310 は、下面311a上に位置している片側スプリング61a～61nを有する。ZIF作動テンプレート743は、金属ピンブロック742とマザーボード304 との間に位置している。システムの平面性は、三つの差動ねじアセンブリ745などによって提供されることが好ましい。
【０２１７】
ピンブロック742は、複数の誘電体ホール746を有し、ピンコネクタ744のアレイ745がこのホールを貫いて延在する。ピンテンプレート 748,752は、一般には、KAPTON（登録商標）から成り、ピンブロック742の対向する面上に位置している。ホール746内の接地接触子758 は、一本以上のピン744とピンブロック742との間の接地接続を提供する。ピングリッドアレイ745は、マザーボード304におけるピンソケットアレイ 755に電気的に接触している。
【０２１８】
図66は、ピンブロック742を有するプローブカードアセンブリ300fの一部の断面図760であり、このアセンブリにおいては、プローブチップカード 16,310が裏側スプリング64a～64nを有する。図67は、プローブチップカード16,310が裏側スプリング64a～64nを有する、ピンブロック742の一部の詳細な線図770である。ピンブロック742は、複数の誘電体ホール746を有し、ピンコネクタ744のアレイ745がこのホールを貫いて延在する。ピングリッドアレイ745は、マザーボード304を貫いて延在しており、マザーボード304とピンブロック742との間の機械的結合と電気的接続の両方ははんだジョイント762によって提供されている。プローブチップ16,310は、撓める状態で対応性を持つ部材またはデカル326によってアセンブリから懸架されており、その一方で、上側スプリング64a～64nは対応性を持つ電気的インタフェース312（図40）を提供している。従って、プローブチップ16,310は、ピンブロック742に対して可動であり、プローブカードアセンブリ300fに対応性を提供する。
【０２１９】
図67、図69、および図71に見られるように、一つ以上のキャパシタ724（例えばバイパスキャパシタ724）は、目的のプロービング環境に基づいて、ピンブロック742上に配置することができる。
【０２２０】
図68は、ピンブロック742を有するプローブカードアセンブリ300gの一部の断面図780であり、このアセンブリはプレスばめピン接続部782を有し、プローブチップカード16,310が裏側スプリング64a～64nを有する。図69は、ピンブロック742の詳細な線図790であり、このアセンブリはプレスばめピン接続部782を有し、プローブチップカード16,310が裏側スプリング64a～64nを有する。ピングリッドアレイ745は、マザーボード304を貫いて延在しており、マザーボード304とピンブロック742との間の機械的結合と電気的接続の両方はプレスばめピン接続部782によって提供されている。プローブチップ16,310は、撓める状態で対応性を持つ部材またはデカル326によってアセンブリから懸架されており、その一方で、上側スプリング64a～64nは対応性を持つ電気的インタフェース312（図40）を提供している。従って、プローブチップ16,310は、ピンブロック 742に対して可動であり、プローブカードアセンブリ300gに対応性を提供する。
【０２２１】
図70は、SMTはんだと上側インターポーザー344とを有するピンブロック742を有するプローブカードアセンブリ300hの一部の断面図である。図71は、SMTはんだと上側インターポーザーとを有するピンブロック742の詳細な線図である。
【０２２２】
対応性を持つ保持器型のプローブカードアセンブリの平面性調整機構。上述されているように、デカルインターポーザーアセンブリ300の多くの実施例は、平面性調整機構324を有する。図72は、平面性調整機構324を有するZブロックデカルインターポーザーアセンブリ300iの一部の断面図であり、この調整機構は、マザーボードプリント基板304の下面305aにシムプレート825と取り付けねじ823とによって取り付けられている一つ以上のシム827を有する。マザーボードプリント基板304の周辺部付近の複数の位置に一つ以上のシム827を使用することによって、プローブリング284（図39）に対するインターポーザーアセンブリ300i全体の平面性を調整することができる。
【０２２３】
図73は、平面性調整機構324を有するZブロックデカルインターポーザーアセンブリ300の拡大側面組立図830であり、この調整機構324は、複数の差動ねじアセンブリ824と複数のショルダーボルトアセンブリ832とを有する。図74は、平面性調整機構を有するZブロックデカルインターポーザーアセンブリ300の拡大透視組立図850である。図75は、複数の差動ねじアセンブリ824を有する平面性調整機構324を有するZブロックデカルインターポーザーアセンブリ300の一部の断面図である。複数の差動ねじアセンブリ824は、図75に見られるようにアセンブリ824の先端部（例：プランジャ）によって平面が容易に定義されるように、一般には三つのアセンブリ824を有する。図74に見られるように、マザーボードプリント基板304は、複数の締結具322によって上側補強プレート302に固定的に取り付けられている。差動ねじアセンブリ824は、下側補強リング346から上側補強リング302まで延在している。従って、この差動ねじアセンブリ824を調整することによって、下側補強リング346とアセンブリ300iの上側部分871（図75）との間の平面性が調整される。
【０２２４】
図73に見られるように、差動ねじアセンブリ824は、プランジャ826と、差動ねじ828と、薄ナット830とを有する。図75に見られるように、プランジャ826の先端部872は、マザーボードプリント基板304内に画成されているマッチングスロット827内に回転式に固定されている。差動ねじ828 は、プランジャ826とねじ式に係合しており（874）、かつ、上側補強リング302ともねじ式に係合している（876）。図75に示されているねじ界面 874,876は、異なる回転ピッチ（すなわち、ねじ山間隔(thread gage)）を有し、従って、差動ねじ828を回転させることによってプランジャ826が軸方向に動き（878）、これによって下側補強リング346とマザーボードプリント基板304との間の隔たり838（図75）が調整される。マザーボードプリント基板304に対するプローブチップの平面性を精密に調整できるように、ピッチ差877によってプランジャの調整878が可能となる。
【０２２５】
図73および図75に見られるように、ショルダーボルトアセンブリ832のそれぞれは、ショルダーボルトねじ834と、対応性を持つOリングまたはスプリングワッシャ836とを有する。上述されているように、差動ねじアセンブリ824を調整すると、下側補強リング346がマザーボード304に対して動く。下側補強リング346はプランジャ826の先端部872と連動的に取り付けられており、その一方で、ショルダーボルトねじ834と、対応性を持つOリングまたはスプリングワッシャ836とによって補強リング346がプランジャ826に接触した状態に維持されているため、マザーボード304に対する下側補強リング346の平面性、すなわち隔たり838が調整可能である。
【０２２６】
高性能スプリング接触子パッケージ。図 76は、集積回路44用の高性能スプリングパッケージ902aの一部の断面図900である。図77は、多層配線924をさらに有する、集積回路44用の代替の高性能スプリングパッケージ902bの一部の断面図920である。図78は、集積回路44用の高性能スプリングパッケージ902の上側図940である。
【０２２７】
図76に見られるように、パッケージ基板903は、第一面906aと第二面906bとを有する第一基板904を有し、プローブスプリング61は、第一面 906a上に位置しており、第一面906aから第二面906bまで延在する電気接続部908（例：めっき処理済スルーホール）まで延在する。図77に見られるように、パッケージ基板903は、第一基板904の第一面906a上に位置している追加の配線層922をさらに有することができ、この場合、プローブスプリング61は、この配線層922の外面923a上に位置しており、多層配線924によって電気接続部908に接続されている。
【０２２８】
高性能スプリングパッケージ902は、単一のICまたはMCMパッケージの場合など、基板903上のスプリング61を利用してパッケージを構築するための構造を有する。極小ピッチ（例：10～50 μ）の極めて小型のプローブスプリングのアレイを作製することに加えて、低い製造コストおよび良好に制御された均一性が達成されるように、プローブ先端 61は、薄膜またはICまたはMEMSベースの工程方式を使用して基板903上に作製される。
【０２２９】
プローブスプリング61は、第一基板904（図76）の第一面906a上、または、多層配線層924の外面923a上のいずれかに、上述されているように薄膜またはICまたはMEMSベースの工程方式を使用して作製される。プローブスプリング61からの信号は、接続されている集積回路44から、好ましくは多層配線924を使用して送られる。パッケージ902a,902bの反対側906bは、電気接触子910を有し、これは例えば、一般には1.0 mmなどのアレイピッチでの一般的なマイクロボールグリッドはんだアレイパッド918（図76）か、または、一般にはプリント基板912a,912bのホール936にはんだ付け可能であるブレイズドオンピン(braised on pin)またはパッケージピン928を有する接触子のいずれかである。従って、パッケージ902a,902bは、最終製品934などのプリント基板 912a,912bに電気接触子910を通じて接続することができる。
【０２３０】
一枚の基板ウエハ（複数の高性能スプリングパッケージ902を有することができる）を、第一基板ウエハ904上に構築することができ、これによってコスト効果の高い製造が得られる。表面積の小さなスプリングプローブ基板904の場合、一般には、一枚のウエハ92（図13）から、いくつかのスプリングプローブ接触子パッケージを作製することができる。例えば、標準的な4 inchの丸型開始ウエハ上に、24個ものサイトを確立することができる。
【０２３１】
図78に見られるように、基板アセンブリ902上に位置しているマイクロBGAパッド944のアレイ942は、標準のピッチ（例：0.5mm、1mm、または1.27mmのピッチなど）で配置されていることが好ましい。図76および図77に見られるように、高性能スプリングパッケージ902は、一般には高周波パワーデカップリングにおいて役立てる目的で、キャパシタ932をさらに有することができる。キャパシタ932は、基板904の面906a,906b のいずれかに実装されるか、または、基板904内、一般には基準面と、基板904の未使用トレース領域上に形成されている平面との間に、例えば平行板キャパシタ932として形成することができる。第一基板904がシリコンから成る実施例の場合、シリコン基板904の中に内蔵キャパシタ932が形成されることが好ましく、このキャパシタは、一般には、集積回路の製造手法を使用しての、金属－誘電体－金属の構造か、金属－誘電体－高濃度ドーピングされた半導体、またはp－n接合を有する。第一基板904が非半導体材料から成る実施例の場合、金属－誘電体－金属構造のキャパシタが、集積回路製造手法を使用して基板904の上または中に作製されることが好ましい。基板903が導電性材料または半導体材料（例えばドーピングされたシリコン）から成る実施例の場合には、製造工程は、図38に関して先に説明されているプローブチップの変形と類似して変更される。この場合の変更としては、プローブチップ基板の製造の場合のように、基板面上と、基板を貫いて延在するビアの壁とに、電気絶縁性膜（例：酸化物）を蒸着または形成することが含まれる。
【０２３２】
上述されているように、プローブカードパッケージ902の構造では、プローブ先端61の間の電気的距離が非常に短く、かつ、インピーダンスが制御された環境が形成される。これによって、高性能スプリングパッケージ902を高周波アプリケーションに使用することが可能になる。図76に示されているように、高性能スプリングパッケージ902では、ピン916を囲む接地経路を形成することによって、遮蔽された高周波ピン916へのアクセスが提供される。図77に見られるように、接地は、スプリング61の下の層924内の配線トレース938によって提供されている。さらに、スプリングプローブ基板903は、超高周波アプリケーション用に修正されることが好ましい。
【０２３３】
基板903の片面または両面上のトレースがインピーダンス制御される必要のある実施例の場合、基板の中のトレースの上、トレースの下、またはトレースの上下に一つ以上の導電基準面を追加することができる。基板903には、一つまたは二つの基準面に接続されている交互接地基準トレースを含めることもでき、これによって、遮蔽された同軸伝送ライン環境が効果的に形成される。第一基板904は、一般にはセラミック材料を有するが、層状基板922は、例えば、有機材料または無機材料などの誘電体材料の中に導電トレースを有する。その他のいくつかの実施例の場合、図37Bに示されており上述されているビアを構築することによって、基板903内の導電ビアまたはスルーホールに、インピーダンスが制御された環境を形成することができる。このようなビアには、誘電体膜によってコアの電気導体から隔てられている接地面が設けられている。
【０２３４】
高性能スプリングパッケージの利点。上述されているように、スプリング61,412を作製する目的に、MEMSまたはIC工程方式を使用することができる。高性能スプリングパッケージ902は、「チップファースト」手法および／またはBBULパッケージの利点のすべてを有し、その一方で、デバイスIC 44を交換することもできる。IC 44を取り付ける前に高性能スプリングパッケージ902をテストすることができ、これによって、一つのパッケージ902に一つまたは複数のIC 44を配置するときのコストおよびリスクが大幅に減少する。
【０２３５】
スルーホール908を有する基板構造は、高密度相互接続（HDI）の機能を提供する目的で、複数の電気配線層が上に構築されていることが好ましい。この場合のHDIの機能としては、1)フリップチップパッケージまたはワイヤボンドパッケージにおいて達成可能であるよりもI／O接続の密度がずっと高いこと、 2)より高い相互接続性能をIC上で達成できること、3)パッケージがより薄いこと、があげられる。
【０２３６】
このスプリングベースのパッケージ902では、多層配線トレースに対してほぼ平らにスプリングが押されることにより、パワーおよび信号インダクタンスが低く維持される。スプリングの真下の配線は、国際公開第09623号パンフレットに記載されているように、制御されたインピーダンスが維持されるように構築することができる。基板を貫く距離は、極めて短く維持することができ、セラミック基板904ではRF周波数動作がサポートされる。
【０２３７】
高性能スプリングパッケージ902は、高価なIC 44をパッケージ902に装着する前にテストするなどの目的で、「テストパッケージ」として使用することができる。高性能スプリングパッケージ902のいくつかの実施例は、プローブカードの実施例の場合について上述されているものに類似する、デカップリングとインピーダンス制御に関する特徴を有する。プローブスプリング61と、IC 44上の電気接触パッドとの間に永久的な接続が望まれる場合には、テストを行って良好なチップであることが確認された後、パッケージングに使用されている従来の結合手法（例えば、接触パッドにおけるはんだのリフロー、または接着剤による）を使用して、永久的な接続を行うことができる。
【０２３８】
図76に見られるように、高性能スプリングパッケージ902は、集積回路デバイスをパッケージに接触した状態に保持する手段、例えば、基板903を貫いて画成されている真空引き込みポート905、および／または、一時的な蓋またはプッシュダウンプランジャ909、をさらに有することができる。
【０２３９】
高性能スプリングパッケージ902は、無線周波数において個々のIC 44をテストするための効果的なデバッギングツールであり、この場合、パッケージ902の負荷は、パッケージング後の最終的なICの性能に影響する。従って、高性能スプリングパッケージ902を使用することは、MCMパッケージにおいて使用される新しい高性能デバイスのタイムトゥーマーケット特性 (time-to-market characterization)を短縮するうえで役立ち、なぜなら、実負荷テストに合格するまで集積回路デバイス44を最終パッケージ902に装着する必要がないためである。このテストパッケージでは、一つ以上の無線信号と数百または数千のデジタル信号とを混合する手段も提供される。高性能スプリングパッケージ902では、テストボリュームおよび／または製造ボリュームが多いとき、類似する周波数能力を有するBBUL手法と比較して、パッケージコストが大幅に低減する。
【０２４０】
クイックターン型のプローブアセンブリ。図83は、プローブアセンブリのクイックターン製造工程960のフローチャートである。上述されているように、プローブカードアセンブリ60、強化されたプローブカードアセンブリ300、および高性能スプリングパッケージ902の多数の実施例は、一般に、標準化された構成要素を相当に有し、このような構成要素は、ウエハ92上の一つ以上のデバイス44との接続を目的として容易に再利用できる
図83に示されているプローブアセンブリ60,300は、マスタースライス構造962を有し、この構造は、マザーボード基板304（図40）などの標準化された部分と、少なくとも一つの中間コネクタ306と、プローブチップ310の標準化された部分とを有する。プローブチップ310の標準化された部分には、一般には、プローブチップ基板とコネクタ面電気接続部とが含まれており、一般には、プローブチップ基板310のコネクタ面62bからプローブ面62a まで延在する標準化された電気接続部を含めることもできる。理解すべき点として、中間コネクタは、インターポーザーおよび／またはZブロックなどの一つ以上の構成要素を含むことができる。
【０２４１】
図83に見られるように、クイックターン工程960、すなわち、ウエハ上の少なくとも一つのデバイスと接続するためのプローブアセンブリを製造する方法は、一般には、マスタースライス962を構築するステップを有し、当該ステップが、
下面および上面と、前記上面から前記下面まで延在する複数の電気導体とを有するマザーボード基板304を作製するステップ964と、
上側インタフェースと下側インタフェースとを有する少なくとも一つの中間コネクタ306を作製するステップ966であって、前記上面が、前記マザーボード基板304の前記下面の近くに配置可能であり、前記中間コネクタ306が、前記マザーボード基板304の前記下面上の前記電気導体のそれぞれに対応する、前記上側インタフェースと前記下側インタフェースとの間の少なくとも一つの導電接続部を有する、前記ステップ966と、
コネクタ面62bと、前記コネクタ面62bの反対のプローブ面62aと、固定レイアウトに配置されてる前記コネクタ面上の複数の接触子と、を有するプローブチップ基板を設計するステップ968であって、前記コネクタ面62bが、前記中間コネクタ306の前記下面の近くに配置可能である、前記ステップ968 と、
を有する。
【０２４２】
図83に示されているクイックターン工程960は、次いで、ウエハ92上の前記少なくとも一つのデバイス44の相互接続仕様972を受け取るステップであって、前記相互接続仕様972がデバイス44の相互接続位置を有する、前記ステップを含む。
【０２４３】
次いで、ステップ974において、標準化されている情報968と、受け取った、すなわちカスタマイズされた情報970の両方に基づいて、プローブチップ基板310が作製され、この場合に、プローブチップ基板は、ウエハ92上の相互接続位置972に対応する複数のスプリングプローブ接触子先端412（例えば図40に見られるもの）をプローブ面62a上に有し、スプリングプローブ接触子先端のそれぞれが、コネクタ面62a上の少なくとも一つの接触子に電気的に接続されている。
【０２４４】
システムの利点。上述されているように、プローブカードアセンブリ60、強化されたプローブカードアセンブリ300、インターポーザー構造520,520b、および高性能スプリングパッケージ902は、従来のプローブおよびパッケージ技術に優るいくつかの利点を持つ。
【０２４５】
例えば、プローブカードアセンブリ60、強化されたプローブカードアセンブリ300、インターポーザー構造520,520b、および高性能パッケージ 902の多数の実施例は、フォトリソグラフィによってパターニングされるスプリング61,412,521を有し、一般には、応力金属膜ロット工程によって作製され、この工程は、機械的工程またはMEMSベースの工程のいずれよりも本質的にコストが低い。スプリングは、三次元構造が形成される二次元工程方式を使用することによって形成される。対照的に、他の従来のスプリング工程では、三次元のスプリングを形成するための追加の工程ステップが必要となる。代替の工程実施例においては、スプリングは、めっき層の間の差応力勾配を形成するための二次元のめっき処理方式を使用することによって形成され、この勾配によって三次元構造が形成される。
【０２４６】
本文書に説明されているアセンブリ手法では、フォトリソグラフィなどのIC工程手法によって各基板上にすべてロット製造される応力金属プローブ要素、すなわちスプリングを有する構成要素または基板が使用されている。その結果として、この工程では、現在使用されているいかなる技術によっても製造できない、極めて短く（例：長さ100～200ミクロン、幅10～20ミクロン）、かつ超微細なピッチ（例：10～50ミクロン）のプローブ要素のアレイを使用するプローブカードアセンブリおよびパッケージを製造することができる。さらに理解すべき点として、本文書に開示されているアセンブリおよびパッケージング手法の用途は、本文書に提示されている技術を使用して、または現在利用可能な任意の他の方法によって製造できる、より大きな寸法とより広いピッチとを有するプローブ要素のアレイを有する基板または構成要素にも適用可能である。
【０２４７】
さらに、プローブアーキテクチャは、一般には、他方の側に直接接続するためのスルーホールを有する基板を有し、このアーキテクチャにおいては、スプリングの配置と、ホールからスプリングまでの経路接続の両方が、フォトリソグラフィによる方法によって画成され、これによって、より単純な開始材料を使用することと、工程時間を短縮することとが可能となる。
【０２４８】
さらに、接続対象である様々なデバイス44およびウエハ92用として、プローブカード60,300および／またはパッケージアセンブリ902の大部分を実施することができるように、開示されているプローブおよびパッケージアーキテクチャ60,300,902は、標準化されたマスタースライス962を使用することによって、再利用可能な構成要素、すなわち標準構成要素を有することが好ましい。マスタースライス962は、特定の相互接続仕様972に容易に合致し、これによって、特定の顧客に対して必要な「総所有コスト」が減少する。
【０２４９】
上述されているように、プローブカードアセンブリ60、強化されたプローブカードアセンブリ300、インターポーザー構造520,520b、および高性能パッケージ902は、一つ以上の基板を有し、この基板は、セラミック、ガラスまたは石英、シリコン、有機基板(organic board)、および／または多層セラミックなど、様々な開始材料を要件に応じて使用して構築することができる。アセンブリ基板は、配線および性能の向上などを目的として、多層金属層をさらに有することができる。
【０２５０】
さらに、プローブカードアセンブリ60、強化されたプローブカードアセンブリ300、インターポーザー構造520,520b、および高性能パッケージ 902は、プローブ61,412を保護する、デバイス44および／またはウエハ92を保護する、または固定式ウエハレベルカートリッジまたはカセットアプリケーションにおけるパッドのスクラブ(pad scrub)の量を制御するなどを目的として、これらの任意の基板上に支持棒(stand off)をさらに有することができる。支持棒は、インターポーザー520,520bから延在するスプリングを保護するなどを目的として、プローブチップ 16,310のコネクタ側62bにも適用することができる。
【０２５１】
開示されているプローブカードアセンブリシステムと、改良された非平面スプリングプローブと、製造方法は、本文書においては、集積回路テストプローブ、プローブカード、および／またはパッケージとの関連において説明されているが、このシステムおよび手法は、電子構成要素または電子デバイス、バーンインデバイス、MEMSデバイス、またはこれらの任意の組み合わせにおける基板と集積回路との間の相互接続など、必要に応じて他のデバイスと一緒に実施することができる。
【０２５２】
さらに、本文書に開示されているアセンブリ構造および方法を、シリコンおよびIII－V半導体デバイスの両方、液晶ディスプレイパネル、固体センサーアレイ（例えば、バイオセンサー、環境センサー、表面弾性波デバイスセンサーなど）など、様々な小型集積固体回路のテスト、バーンイン、またはパッケージングを目的として使用できることは、本発明の範囲内である。
【０２５３】
従って、本発明は、特定の好ましい実施例を参照しながら詳細に説明されているが、本発明が属する分野における通常の技術を有する者には、添付されている請求項の精神および範囲から逸脱することなく、様々な変更および改良を行えることが理解されるであろう。
CONSTRUCTION STRUCTURES AND MANUFACTURING PROCESSES FOR PROBE CARD ASSEMBLIES AND PACKAGES HAVING WAFER LEVEL SPRINGS
FIELD OF THE INVENTION The invention relates to the field of probe card assembly systems. More particularly, the invention relates to improvements in photolithography-patterned spring contacts and enhanced probe card assemblies having photolithography patterned spring contacts for use in the testing or burn-in of integrated circuits.
BACKGROUND OF THE INVENTION In conventional integrated circuit (IC) wafer probe cards, electrical contacts between the probe card and an integrated circuit wafer are typically provided by tungsten needle probes. However, advanced semiconductor technologies often require higher pin counts, smaller pad pitches, and higher clock frequencies, which are not possible with tungsten needle probes.
While emerging technologies have provided spring probes for different probing applications, most probes have inherent limitations, such as limited pitch, limited pin count, varying levels of flexibility, limited probe tip geometries, limitations of materials, and high costs of fabrication.
K. Banerji, A. Suppelsa, and W. Mullen tt, Selectively Releasing Conductive Runner and Substrate Assembly Having Non-Planar Areas, U.S. Patent No. 5,166, 774 (24 November 1992) disclose a runner and substrate assembly which comprises "a plurality of conductive runners adhered to a substrate, a portion of at least some of the conductive runners have non-planar areas with the substrate for selectively releasing the conductive runner from the substrate when subjected to a predetermined stress".
A. Suppelsa, W. Mullen III and G. Urbish, Selectively Releasing Conductive Runner and Substrate Assembly, U.S. Patent No. 5,280, 139 (18 January 1994) disclose a runner and substrate assembly which comprises "a plurality of conductive runners adhered to a substrate, a portion of at least some of the conductive runners have a lower adhesion to the substrate for selectively releasing the conductive runner from the substrate when subjected to a predetermined stress".
D. Pedder, Bare Die Testing, U.S. Patent No. 5,786, 701 (28 July 1998) disclose a testing apparatus for testing integrated circuits (ICs) at the bare die stage, which includes "a testing station at which microbumps of conductive material are located on interconnection trace terminations of a multilayer interconnection structure, these terminations being distributed in a pattern corresponding to the pattern of contact pads on the die to be tested. To facilitate testing of the die before separation from a wafer using the microbumps, the other connections provided to and from the interconnection structure have a low profile".
D. Grabbe, I. Korsunsky and R. Ringler, Surface Mount Electrical Connector, U.S. Patent No. 5,152, 695 (06 October 1992) disclose a connector for electrically connecting a circuit between electronic devices, in which"the connector includes a platform with cantilevered spring arms extending obliquely outwardly therefrom. The spring arms include raised contact surfaces and in one embodiment, the geometry of the arms provide compound wipe during deflection".
H. Iwasaki, H. Matsunaga, and T. Ohkubo, Partly Replaceable Device for Testing a Multi-Contact Integrated Circuit Chip Package, U.S. Patent No. 5,847, 572 (08 December 1998) disclose"a test device for testing an integrated circuit (IC) chip having side edge portions each provided with a set of lead pins. The test device comprises a socket base, contact units each including a contact support member and socket contact numbers, and anisotropic conductive sheet assemblies each including an elastic insulation sheet and conductive members. The anisotropic conductive sheet assemblies are arranged to hold each conductive member in contact with one of the socket contact members of the contact units. The test device further comprises a contact retainer detachably mounted on the socket base to bring the socket contact members into contact with the anisotropic sheet assemblies to establish electrical communication between the socket contact members and the conductive members of the anisotropic conductive sheet assemblies. Each of the contact units can be replaced by a new contact unit if the socket contact members partly become fatigued, thereby making it possible to facilitate the maintenance of the test device. Furthermore, the lead pins of the IC chip can be electrically connected to a test circuit board with the shortest paths formed by part of the socket contact members and the conductive members of the anisotropic conductive sheet assemblies".
W. Berg, Method of Mounting a Substrate Structure to a Circuit Board, U.S. Patent No. 4,758, 9278 (19 July 1988) discloses "a substrate structure having contact pads is mounted to a circuit board which has pads of conductive material exposed at one main face of the board and has registration features which are in predetermined positions relative to the contact pads of the circuit board. The substrate structure is provided with leads which are electrically connected to the contact pads of the substrate structure and project from the substrate structure in cantilever fashion. A registration element has a plate portion and also has registration features which are distributed about the plate portion and are engageable with the registration features of the circuit board, and when so engaged, maintain the registration element against movement parallel to the general plane of the circuit board. The substrate structure is attached to the plate portion of the registration element so that the leads are in predetermined position relative to the registration features of the circuit board, and in this position of the registration element the leads of the substrate structure overlie the contact pads of the circuit board. A clamp member maintains the leads in electrically conductive pressure contact with the contact pads of the circuit board".
D. Sarma, P. Palanisamy, J. Heam and D. Schwarz, Controlled Adhesion Conductor, U.S. Patent No. 5,121, 298 (09 June 1992) disclose"Compositions useful for printing controllable adhesion conductive patterns on a printed circuit board include finely divided copper powder, a screening agent and a binder. The binder is designed to provide controllable adhesion of the copper layer formed after sintering to the substrate, so that the layer can lift off the substrate in response to thermal stress. Additionally, the binder serves to promote good cohesion between the copper particles to provide good mechanical strength to the copper layer so that it can tolerate lift off without fracture".
R. Mueller, Thin-Film Electrothermal Device, U.S. Patent No. 4,423, 401 (27 December 1983) discloses"A thin film multilayer technology is used to build micro miniature electromechanical switches having low resistance metal-to-metal contacts and distinct on- off characteristics. The switches, which are electrothermally activated, are fabricated on conventional hybrid circuit substrates using processes compatible with those employed to produce thin-film circuits. In a preferred form, such a switch includes a cantilever actuator member comprising a resiliently bendable strip of a hard insulating material (e.g. silicon nitride) to which a metal (e.g. nickel) heating element is bonded. The free end of the cantilever member carries a metal contact, which is moved onto (or out of) engagement with an underlying fixed contact by controlled bending of the member via electrical current applied to the heating element".
S. Ibrahim and J. Eisner, Multi-Layer Ceramic Package, U.S. Patent No. 4,320, 438 (16 March 1982) disclose") n a multi-layer package, a plurality of ceramic lamina each has a conductive pattern, and there is an internal cavity of the package within which is bonded a chip or a plurality of chips interconnected to form a chip array. The chip or chip array is connected through short wire bonds at varying lamina levels to metalized conductive patterns thereon, each lamina level having a particular conductive pattern. The conductive patterns on the respective lamina layers are interconnected either by tunneled through openings filled with metalized material, or by edge formed metallizations so that the conductive patterns ultimately connect to a number of pads at the undersurface of the ceramic package mounted onto a metalized board. There is achieved a high component density; but because connecting leads are"staggered"or connected at alternating points with wholly different package levels, it is possible to maintain a 10 mil spacing and 10 mil size of the wire bond lands. As a result, there is even greater component density but without interference of wire bonds one with the other, this factor of interference being the previous limiting factor in achieving high component density networks in a multi layer ceramic package".
F. McQuade, and J. Lander, Probe Assembly for Testing Integrated Circuits, U.S. Patent No. 5,416, 429 (16 May 1995) disclose a probe assembly for testing an integrated circuit, which"includes a probe card of insulating material with a central opening, a rectangular frame with a smaller opening attached to the probe card, four separate probe wings each comprising a flexible laminated member having a conductive ground plane sheet, an adhesive dielectric film adhered to the ground plane, and probe wing traces of spring alloy copper on the dielectric film. Each probe wing has a cantilevered leaf spring portion extending into the central opening and terminates in a group of aligned individual probe fingers provided by respective terminating ends of said probe wing traces. The probe fingers have tips disposed substantially along a straight line and are spaced to correspond to the spacing of respective contact pads along the edge of an IC being tested. Four spring clamps each have a cantilevered portion which contact the leaf spring portion of a respective probe wing, so as to provide an adjustable restraint for one of the leaf spring portions. There are four separate spring clamp adjusting means for separately adjusting the pressure restraints exercised by each of the spring clamps on its respective probe wing. The separate spring clamp adjusting means comprise spring biased platforms each attached to the frame member by three screws and spring washers so that the spring clamps may be moved and oriented in any desired direction to achieve alignment of the position of the probe finger tips on each probe wing".
D. Pedder, Structure for Testing Bare Integrated Circuit Devices, European Patent Application No. EP 0 731 369 A2 (Filed 14 February 1996), U.S. Patent No. 5,764, 070 (09 June 1998) discloses a test probe structure for making connections to a bare IC or a wafer to be tested, which comprises"a multilayer printed circuit probe arm which carries at its tip an MCM-D type substrate having a row of microbumps on its underside to make the required connections. The probe arm is supported at a shallow angle to the surface of the device or wafer, and the MCM-D type substrate is formed with the necessary passive components to interface with the device under test. Four such probe arms may be provided, one on each side of the device under test".
B. Eldridge, G. Grube, I. Khandros, and G. Mathieu, Method of Mounting Resilient Contact Structure to Semiconductor Devices, U.S. Patent No. 5,829, 128 (03 November 1998), Method of Making Temporary Connections Between Electronic Components, U.S. Patent No. 5,832, 601 (10 November 1998), Method of Making Contact Tip Structures, U.S. Patent No. 5,864, 946 (02 February 1999), Mounting Spring Elements on Semiconductor Devices, U.S. Patent No. 5,884, 398 (23 March 1999), Method of Buming-In Semiconductor Devices, U.S. Patent No. 5,878, 486 (09 March 1999), and Method of Exercising Semiconductor Devices, U.S. Patent No. 5,897, 326 (27 April 1999), disclose "Resilient contact structures are mounted directly to bond pads on semiconductor dies, prior to the dies being singulated (separated) from a semiconductor wafer. This enables the semiconductor dies to be exercised (e.g. tested and/or burned-in) by connecting to the semiconductor dies with a circuit board or the like having a plurality of terminals disposed on a surface thereof. Subsequently, the semiconductor dies may be singulated from the semiconductor wafer, whereupon the same resilient contact structures can be used to effect interconnections between the semiconductor dies and other electronic components (such a wiring substrates, semiconductor packages, etc. ). Using the all-metallic composite interconnection elements of the present invention as the resilient contact structures, bum-in can be performed at temperatures of at least 150° C., and can be completed in less than 60 minutes". While the contact tip structures disclosed by B. Eldridge et al. provide resilient contact structures, the structures are each individually mounted onto bond pads on semiconductor dies, requiring complex and costly fabrication. As well, the contact tip structures are fabricated from wire, which often limits the resulting geometry for the tips of the contacts. Furthermore, such contact tip structures have not been able to meet the needs of small pitch applications (e.g. typically on the order of 50 um spacing for a peripheral probe card, or on the order of 75 pm spacing for an area array).
T. Dozier I1, B. Eldridge, G. Grube, l. Khandros, and G. Mathieu, Sockets for Electronic Components and Methods of Connecting to Electronic Components, U.S. Patent No. 5,772, 451 (30 June 1998) disclose"Surface-mount, solder-down sockets permit electronic components such as semiconductor packages to be releasably mounted to a circuit board. Resilient contact structures extend from a top surface of a support substrate, and solder-ball (or other suitable) contact structures are disposed on a bottom surface of the support substrate. Composite interconnection elements are used as the resilient contact structures disposed atop the support substrate. In any suitable manner, selected ones of the resilient contact structures atop the support substrate are connected, via the support substrate, to corresponding ones of the contact structures on the bottom surface of the support substrate. In an embodiment intended to receive an LGA-type semiconductor package, pressure contact is made between the resilient contact structures and external connection points of the semiconductor package with a contact force which is generally normal to the top surface of the support substrate. In an embodiment intended to receive a BGA-type semiconductor package, pressure contact is made between the resilient contact structures and external connection points of the semiconductor package with a contact force which is generally parallel to the top surface of the support substrate".
Other emerging technologies have disclosed probe tips on springs which are fabricated in batch mode processes, such as by thin-film or micro electronic mechanical system (MEMS) processes.
D. Smith and S. Alimonda, Photolithographically Pattemed Spring Contact, U.S. Patent No. 5,613, 861 (25 March 1997), U.S. Patent No. 5,848, 685 (15 December 1998), and International Patent Application No. PCT/US 96/08018 (Filed 30 May 1996), disclose a photolithography patterned spring contact, which is"formed on a substrate and electrically connects contact pads on two devices. The spring contact also compensates for thermal and mechanical variations and other environmental factors. An inherent stress gradient in the spring contact causes a free portion of the spring to bend up and away from the substrate. An anchor portion remains fixed to the substrate and is electrically connected to a first contact pad on the substrate. The spring contact is made of an elastic material and the free portion compliantly contacts a second contact pad, thereby contacting the two contact pads". While the photolithography patterned springs, as disclosed by Smith et al., are capable of satisfying many IC probing needs, the springs are small, and provide little vertical compliance to handle the planarity compliance needed in the reliable operation of many current IC prober systems.
Vertical compliance for many probing systems is typically on the order of 0.004"- 0.010", which often requires the use of tungsten needle probes.
Furthermore, no one has taught a way to interconnect such a probe containing up to several thousand pins to a tester, while effectively dealing with planarity requirements.
As advanced integrated circuit devices become more complex while decreasing in size, it would be advantageous to provide a probe card assembly which can be used to reliably interconnect to such devices.
To accommodate for planarity differences between an array of probe tips and the surface pads on a wafer under test, it may be advantageous to provide a probe substrate which can pivot freely by a small amount about its center. For such a system, however, an accurately controlled force must still be provided to engage the contacts, while holding the substrate positional stable in the X, Y, and theta directions.
Furthermore, for applications in which the substrate includes a large number (e.g. thousands) of wires or signals exiting its backside, wherein supports are located at the periphery of the substrate, these supports must not hinder the fan out exit pathways.
As well, the signal wires must not hinder the pivoting of the substrate, nor should they hinder the controlled force provided to engage the springs against a device under test (DUT).
It would be advantageous to provide a method and apparatus for improved flexible probe springs, which are capable of high pin counts, small pitches, cost-effective fabrication, and customizable spring tips. It would also be advantageous to provide probe card assemblies using such flexible probe springs, which provide planarity compliance to semiconductor devices under testing and/or bum-in, while providing accurate axial and theta positioning.
Similarly, integrated circuit packages provide connections for power signals and transport signals, between an integrated circuit chip IC and a motherboard, so that the integrated circuit chip 44 can interface to the rest of a test system.
Microprocessor devices are some of the IC devices which are most severely limited by today's IC packages. Future microprocessors will need over 10, 000 I/Os and will operate at over 20 Ghz.
In conventional IC packages, the signal, power and ground connections are typically achieved through either wire bonds or solder balls. Conventional packages using wire bonds or solder ball attachments have both signal and power parasitics, which impact performance. Current microprocessors have clock frequencies over 2 GHz but will be advancing to frequencies over 20 GHz in the near future. Current wire bond and solder ball technologies cannot maintain signals in the 20GHz range.
Packages using wire bonds and solder balls attachments have signal, power and ground parasitics that impact performance. Therefore, new solutions are needed. Advanced packages, such as the Intel Bumpless Build-up Layer (BBUL) Packaging Technology (BBUL), build the package on top of the microprocessor, which can help to reduce such parasitics. BBUL packaging can also be used to tightly couple multiple chips in the same package which is referred to as a"chips-first"or Multi-Chip Module (MCM).
Various details of BBUL structures are described in S. Towle, H. Braunisch, C. Hu, R.
Emory, and G. Vandentop, Bumpless Build-Up Layer Packaging, Intel Corporation, Components Research, Presented at ASME International Mechanical Engineering Congress and Exposition (IMECE), New York, 12 November 2001; and R. Emory, S.
Towle, H. Braunsich, C. Hu, G. Raiser, and G. Vendentop, Novel Microelectronic Packaging Method for reduced Thermomechanical Stresses on Low Dielectric Constant Materials, Intel Corporation, presented at Advanced Metallization Conference, Montreal, Canada, 09 October 2001.
The high-density build up layer on top of ICs has much better performance than traditional packaging approaches. The interconnections to the chip are shorter than solder bumps and much shorter than wire bonds, resulting in far lower inductance. Capacitors can be located closer to the IC, which enables better power delivery. The shorter signal distances should allow the IC to run at lower voltages, reducing electrical cross talk and also reducing power consumption. The high density interconnect (HDI) allows more interconnects from the silicon than solder bumps or wire bonds. In many cases, the delays and cross talk of the signals carried in the interconnect of the HDI is lower than delays of signals carried in the interconnect of the IC. Higher performance can be attained by having signals leave the IC interconnect and travel through the HDI interconnect since the propagation delays and cross talk are better in the HDI than on the IC. BBUL packages are thinner and capable of embedding multiple ICs in the same package.
This BBUL and MCM approaches tend to be very expensive due to fabrication complexity, and the need to guarantee that every chip in the module is good. Any bad chip or defect in manufacturing of the HDI between chips will cause all of the chips and the package to be rejected. A bad chip is any chip that does not meet performance requirements. Resultant BBUUMCM packages are therefore typically significantly more expensive to manufacture than individually packaged ICs. In the past, the"chips-first" approach was only used to build MCMs used in satellites for space applications, where the smaller size and weight justified the higher cost.
It would be advantageous to provide a package which can be tested prior to attaching integrated circuits. Such a package would constitute a major technical advance. Further more, it would be advantageous to provide a package which provides through holes comprising multiple electrical routing layers, and provides advanced high density interface (HDI) functions, such as higher densities of 1/0 connections than attainable in flip-chip or wire bonded packages, high interconnect performance to an IC, within a thinner package. Such a package would constitute a further technical advance.
SUMMARY OF THE INVENTION Several embodiments of enhanced integrated circuit probe card assemblies are disclosed, which extend the mechanical compliance of both MEMS and thin-film fabricated probes, such that these types of spring probe structures can be used to test one or more integrated circuits on a semiconductor wafer. Several embodiments of probe card assemblies, which provide tight signal pad pitch compliance and/or enable high levels of parallel testing in commercial wafer probing equipment, are disclosed. In some preferred embodiments, the probe card assembly structures include separable standard components, which reduce assembly manufacturing cost and manufacturing time. These structures and assemblies enable high speed testing in wafer form. The probes also have built in mechanical protection for both the integrated circuits and the MEMS or thin film fabricated spring tips and probe layout structures on substrates.
Alternate card assembly structures comprise a compliant carrier structure, such as a decal or screen, which is adhesive attached to the probe chip substrate.
BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is a plan view of a linear array of photolithographically patterned springs, prior to release from a substrate; Figure 2 is a perspective view of a linear array of photolithographically patterned springs, after release from a substrate; Figure 3 is a side view of a first, short length photolithographically patterned spring, having a first effective radius and height after the short length spring is released from a substrate; Figure 4 is a side view of a second, long length photolithographically patterned spring, having a second large effective radius and height after the long length spring is released from a substrate; Figure 5 is a perspective view of opposing photolithographic springs, having an interleaved spring tip pattern, before the springs are released from a substrate; Figure 6 is a perspective view of opposing photolithographic springs, having an interleaved spring tip pattern, after the springs are released from a substrate; Figure 7 is a top view of opposing pairs of interleaved multiple-point photolithographic probe springs, in contact with a single trace on an integrated circuit device; Figure 8 is a plan view of opposing single-point photolithographic probe springs, before the springs are released from a substrate; Figure 9 is a top view of parallel and opposing single-point photolithographic probe springs, after the springs are released from a substrate, in contact with a single pad on an integrated circuit device; Figure 10 is a front view of a shoulder-point photolithographic probe spring; U c,,..
Figure 11 is a partial cross-sectional side view of a shoulder-point photolithographic spring in contact with a trace on an integrated circuit device; Figure 12 is a perspective view of a multiple shoulder-point photolithographic probe spring; Figure 13 is a cross-sectional view of a probe card assembly, wherein a plurality of photolithographic spring probes on a lower surface of a substrate are electrically connected to flexible connections on the upper surface of the substrate, and wherein the flexible connections are connected to a printed wiring board probe card; Figure 14 is a partial expanded cross-sectional view of a probe card assembly, which shows staged pitch and fan-out across a substrate and a printed wiring board probe card; Figure 15 is a first partial cross-sectional view of a bridge and leaf spring suspended probe card assembly; Figure 16 is a second partial cross-sectional view of a bridge and leaf spring suspended probe card assembly in contact with a device under test (DUT); Figure 17 is a partially expanded assembly view of a bridge and leaf spring suspended probe card assembly ; Figure 18 is a first partial cross-sectional view of a bridge and leaf spring suspended probe card assembly, having an intermediate daughter card detachably connected to the probe card substrate, and wherein the probe spring substrate is detachably connected to the bridge structure; Figure 19 is a second partial cross-sectional view of the bridge and leaf spring suspended probe card assembly shown in contact with a device under test (DUT); Figure 20 is a cross-sectional view of a wire and spring post suspended probe card assembly; Figure 21 is a cross-sectional view of a suspended probe card assembly having an intermediate daughter card detachably connected to the probe card substrate, and wherein the probe spring substrate is mechanically and electrically connected to the bridge structure by flexible interconnections; Figure 22 is a cross-sectional view of a probe card assembly, wherein a nano-spring substrate is directly connected to a probe card substrate by an array connector; Figure 23 is a cross-sectional view of a wire suspended probe card assembly, wherein a nano-spring substrate is connected to a probe card substrate by an LGA interposer connector; Figure 24 is a cross-sectional view of a small test area probe card assembly, having one or more connectors between a probe card and a daughter card, in which the daughter card is attached to a small area probe spring substrate by a micro ball grid solder array; Figure 25 is a top view of a substrate wafer, upon which a plurality of micro ball grid array probe spring contactor chip substrates are laid out; Figure 26 is a top view of a single pitch micro ball grid array nano-spring contactor chip; Figure 27 is a plan view of a tiled probe strip having a plurality of probe strip contact areas; Figure 28 is a bottom view of a plurality of tiled probe strips attached to a probe card support substrate; Figure 29 is a side view of a plurality of tiled probe strips attached to a probe card support substrate; Figure 30 is a cross-sectional view of a structure which allows a plurality of integrated circuits to be temporarily connected to a bum-in board, through a plurality of probe spring contacts; Figure 31 is a view of a first step of a spring probe assembly coating process, in which a protective coating is applied to a probe surface of a spring probe assembly ; Figure 32 is a view of a second step of a spring probe assembly coating process, in which a layer of photoresistive material is applied to a second substrate; Figure 33 is a view of a third step of a spring probe assembly coating process, in which a coated spring probe assembly is partially dipped into photoresistive material on a second substrate; Figure 34 is a view of a fourth step of a spring probe assembly coating process, in which a coated and partially dipped spring probe assembly is removed from the second substrate; Figure 35 is a view of a fifth step of a spring probe assembly coating process, in which the coated and dipped spring probe assembly is etched, thereby removing the protective coating from portions of the substrate not dipped in the photo-resist; Figure 36 is a view of a sixth step of a spring probe assembly coating process, in which photo-resist is stripped from the spring tips on the spring probe assembly, exposing the protective coating; Figure 37A is a partial cross-sectional view of a reference plane layered spring probe substrate; Figure 37B is a partial cross-sectional view of an alternate ultra high frequency spring probe substrate comprising a shielded coaxial transmission line environment which extends through the substrate; Figure 38 is a partial cross-sectional view of an alternate reference plane layered spring probe substrate; Figure 39 is a partial schematic view of a typical wafer test system; Figure 40 is a schematic diagram of an enhanced probe interface assembly; Figure 41 is a partial cross sectional view of a decal interposer assembly ; Figure 42 is a partial cross sectional view of a Z-block decal interposer assembly ; Figure 43 is an expanded assembly view of a Z-block decal interposer assembly; Figure 44 is a cross sectional view of a probe chip prior to finger lift ; Figure 45 is a cross sectional view of a probe chip after finger lift and plate ; Figure 46 is a plan view of a spring side surface of a probe chip; Figure 47 is a detailed partial layout view of a spring side surface of a probe chip; Figure 48 is a plan view of an interposer side surface of a probe chip; Figure 49 is a detailed partial layout view of an interposer surface of a probe chip; Figure 50 is an expanded assembly view of a decal to probe chip assembly fixture; Figure 51 is a flow chart of a decal probe chip assembly process; Figure 52 is a partial cross sectional view of an interposer structure; Figure 53 is a plan layout view of an interposer; Figure 54 is a partial detailed layout view of an interposer; Figure 55 is a partial plan view of an interposer having vacated springs within a capacitor cavity region; Figure 56 is a partial plan view of an alternate interposer having embedded bypass capacitors and dog bone vias; Figure 57 is a partial cross sectional view of an alternate decal interposer structure before spring lift ; Figure 58 is a partial cross sectional view of an alternate decal interposer structure after spring lift ; Figure 59 is a flow chart showing an exemplary interposer construction process; Figure 60 is a plan layout view of a Z-block printed wiring board; Figure 61 is a partial detailed view of a Z-block printed wiring board; Figure 62 is a partial cross sectional view of a decal interposer assembly having a permanent interface between a motherboard PWB and a Z-block ; Figure 63 is a partial cross sectional view of a decal interposer assembly having a permanent interface; Figure 64 is a partial cross sectional view of a probe card assembly having a pin block with a solder ball array; Figure 65 is a detailed partial schematic view of a pin block having a solder ball array; Figure 66 is a partial cross sectional view of a probe card assembly having a pin block with backside springs; Figure 67 is a detailed partial schematic view of a pin block having backside springs; Figure 68 is a partial cross sectional view of a probe card assembly having a pin block with backside springs and press fit pins; Figure 69 is a detailed partial schematic view of a pin block having backside springs and press fit pins; Figure 70 is a partial cross sectional view of a probe card assembly having a pin block with SMT solder and top interposer; Figure 71 is a detailed partial schematic view of a pin block with SMT solder and top interposer; Figure 72 is a partial cross sectional view of a Z-block decal interposer assembly having a planarity adjustment mechanism; Figure 73 is an expanded side assembly view of a Z-block decal interposer assembly having planarity adjustment; Figure 74 is an expanded perspective assembly view of a Z-block decal interposer assembly having planarity adjustment; Figure 75 is a partial cross sectional view of a Z-block decal interposer assembly having a differential screw planarity ; Figure 76 is a partial cross sectional view of a high performance spring package for integrated circuits; Figure 77 is a partial cross sectional view of an alternate high performance spring package for integrated circuits; Figure 78 is a topside view of a high performance spring package for integrated circuits; Figure 79 is a perspective view of a probe chip mounted to a compliant flexible membrane; Figure 80 is a perspective view of a probe chip mounted to a compliant decal ; Figure 81 is a perspective view of a probe chip mounted to a compliant sheet; Figure 82 is a perspective view of a probe chip mounted to a compliant screen; and Figure 83 is a flowchart for a quick-turn probe assembly fabrication process.
DETAILED DESCRIPTION OF PREFERRED EMBODIMENTS Figure 1 is a plan view 10 of a linear array 12 of photolithographically patterned springs 14a-14n, prior to release from a substrate 16. The conductive springs 14a 14n are typically formed on the substrate layer 16, by successive layers of deposited metal, such as through low and high energy plasma deposition processes, followed by photolithographic patterning, as is widely known in the semiconductor industry. The successive layers have different inherent levels of stress. The release regions 18 of the substrate 16 are then processed by undercut etching, whereby portions of the spring contacts 14a-14n located on a release layer 19 (FIG. 3) over the release region 18, are released from the substrate 16 and extend (i.e. bend) away from the substrate 16, as a result of the inherent stresses between the deposited metallic layers. Fixed regions 15 (FIG. 3, FIG. 4) of the deposited metal traces remain affixed to the substrate 16, and are typically used for routing (i.e. fanning-out) from the spring contacts 14a-14n. Figure 2 is a perspective view 22 of a linear array 12 of photolithographically patterned springs 14a-14n, after release from a substrate 16. The spring contacts 14a-14n may be formed in high density arrays, with a fine pitch 20, currently on the order of 0.001 inch.
Figure 3 is a side view 26a of a first photolithographically patterned spring 14 having a short length 28a, which is formed to define a first effective spring angle 30a, spring radius 31 a, and spring height 32a, after the patterned spring 14 is released from the release region 18a of the substrate 16, away from the planar anchor region 15. Figure 4 is a side view 26b of a second photolithographically patterned spring 14, having a long spring length 28b, which is formed to define a second large effective spring angle 30b, spring radius 31 b and spring height 32b, after the patterned spring 14 is released from the release region 18b of the substrate 16. The effective geometry of the formed spring tips 14 is highly customizable, based upon the intended application. As well, the spring tips are typically flexible, which allows them to be used for many applications.
Patterned probe springs 14 are capable of very small spring to spring pitch 20, which allows multiple probe springs 14 to be used to contact power or ground pads on an integrated circuit device 44 (FIG. 13), thereby improving current carrying capability. As well, for a probe card assembly having an array 12 of probe springs 14, multiple probe springs 14 may be used to probe)/0 pads on an integrated circuit device 44 under test (DUT), thus allowing every contact 14 to be verified for continuity after engagement of the spring contacts 14 to the wafer 92 under test, thereby ensuring complete electrical contact between a probe card assembly and a device 44, before testing procedures begin.
Improved Structures for Miniature Springs. Figure 5 is a first perspective view of opposing photolithographic springs 34a, 34b, having an interleaved spring tip pattern, before spring to substrate detachment. Figure 6 is a perspective view of opposing interleaved photolithographic springs 34a, 34b, after spring to substrate detachment.
The interleaved photolithographic springs 34a, 34b each have a plurality of spring contact points 24. When spring contacts are used for connection to power or ground traces 46 or pads 47 of an integrated circuit device 44, the greatest electrical resistance occurs at the point of contact. Therefore, an interleaved spring contact 34, having a plurality of contact points 24, inherently lowers the resistance between the spring contact 34 and a trace 46 or pad 47. As described above, multiple interleaved probe springs 34 may be used for many applications, such as for high quality electrical connections for an integrated circuit device 44, or for a probe card assembly 60 (FIG. 13), such as for probing an integrated circuit device 44 during testing.
Figure 7 is a perspective view 42 of opposing interleaved photolithographic spring pairs 34a, 34b in contact with single traces 46 on an integrated circuit device under test (DUT) 44. The interleaved spring contact pair 34a and 34b allows both springs 34a and 34b, each having a plurality of contact points 24, to contact the same trace 46. As shown in Figure 5, when a zig-zag gap 38 is formed between the two springs 34a, 34b on a substrate 16, multiple tips 24 are established on each spring 34a, 34b. Before the interleaved spring probes 34a, 34b are released from the substrate 16, the interleaved points 24 are located within an overlapping interleave region 36. When the interleaved spring probes 34a, 34b are detached from the substrate 16, the interleaved spring points 24 remain in close proximity to each other, within a contact region 40, which is defined between the springs 34a, 34b. The interleaved spring contact pair 34a and 34b may then be positioned, such that both interleaved spring probes 34a and 34b contact the same trace 46, such as for a device under test 44, providing increased reliability. As well, since each interleaved spring 34a, 34b includes multiple spring points 24, contact with a trace 46 is increased, while the potential for either overheating or current arcing across the multiple contact points 24 is minimized.
Figure 8 is a top view of parallel and opposing single-point photolithographic springs 14, before the springs 14 are released from a substrate 16. As described above for interleaved springs 34a, 34b, parallel springs 14 may also be placed such that the spring tips 24 of multiple springs contact a single trace 46 on a device 44. As well, opposing spring probes 14 may overlap each other on a substrate 16, such that upon release from the substrate 16 across a release region 18, the spring tips 24 are located in close proximity to each other. Figure 9 is a top view of parallel and opposing parallel single-point photolithographic springs 14, after the springs 14 are released from the substrate 16, wherein the parallel and opposing parallel single-point photolithographic springs 14 contact a single pad 47 on an integrated circuit device 44.
Figure 10 is a front view of a shoulder-point photolithographic spring 50, having a point 52 extending from a shoulder 54. Figure 11 is a partial cross-sectional side view of a shoulder-point photolithographic spring 50, in contact with a trace 46 on an integrated circuit device. Figure 12 is a perspective view of a multiple shoulder-point photolithographic spring 50. Single point spring probes 14 typically provide good physical contact with conductive traces 46 on an integrated circuit device 22, often by penetrating existing oxide layers on traces 46 or pads 47 by a single, sharp probe tip 24. However, for semiconductor wafers 92 or integrated circuit devices having thin or relatively soft traces 46 or pads 47, a single long probe tip 24 may penetrate beyond the depth of the trace 46, such as into the IC substrate 48, or into other circuitry.
Shoulder-point photolithographic springs 50 therefore include one or more extending points 52, as well as a shoulder 54, wherein the points 52 provide desired penetration to provide good electrical contact to traces 46, while the shoulder 54 prevents the spring 50 from penetrating too deep into a device 44 or wafer 92. Since the geometry of the probe springs 50 are highly controllable by photolithographic screening and etching processes, the detailed geometry of the shoulder-point photolithographic spring 50 is readily achieved.
Improved Probe Card Assemblies. Figure 13 is a cross-sectional view 58 of a probe card assembly 60a, wherein a plurality of electrically conductive probe tips 61 a- 61 n are located on a lower probe surface 62a of a substrate 16. A plurality of flexible, electrically conductive connections 64a-64n are located on the upper connector surface 62b of the substrate 16, and are each connected to the plurality of electrically conductive springs probe tips 61 a-61 n, by corresponding electrical connections 66a-66n.
The substrate 16 is typically a solid plate, and is preferably a material having a low thermal coefficient of expansion (TCE), such as ceramic, ceramic glass, glass, or silicon.
The electrically conductive spring probe tips 61 a-61 n establish electrical contact between the probe card assembly 60 and a semiconductor wafer 92, when the probe card assembly 60a and the semiconductor wafer 92 are positioned together.
The spring probe tips 61a-61n may have a variety of tip geometries, such as single point springs 14, interleaved springs 34, or shoulder point springs 50, and are fabricated on the substrate 16, typically using thin-film or MEMS processing methods, to achieve low manufacturing cost, well controlled uniformity, very fine pad pitches 20, and large pin counts.
The probe tips 61a-61n are electrically connected to flexible electric connections 64a- 64n, preferably through metalized vias 66a-66n within the substrate 16. Each of the plurality of flexible electric connections 64a-64n are then electrically connected to a printed wiring board probe card 68, which is then typically held in place by a metal ring or frame support structure 70. The preferred metalized via electrical connections 66a- 66n (e.g. such as produced by Micro Substrate Corporation, of Tempe, Arizona), are typically formed by first creating holes in the substrate 16, using laser or other drilling methods. The holes are then filled or plated with conductive material, such as by plating or by extrusion. After the conductive vias 66a-66n are formed, they are typically polished back, to provide a flat and smooth surface.
Figure 14 is a partial expanded cross-sectional view 79 of a probe card assembly 60a, which shows staged pitch and fan-out across a substrate 16 and a printed wiring board probe card 68. The probe tips 61a-61n are typically arranged on the probe surface 62a of the substrate, with a fine spring pitch 20. The fixed trace portions 15 are then preferably fanned out to the metalized vias 66a-66n, which are typically arranged with a substrate pitch 81. The electrically conductive connections 64a-64n, which are located on the upper connector surface 62b of the substrate 16 and are connected to the vias 66a-66n, are typically arranged with a connection pitch 83, which may be aligned with the substrate pitch 81, or may preferably be fanned out further on the upper connector surface 62b of the substrate 16.
The conductive pads 77a-77n on the underside of the printed wiring board probe card 68 are typically arranged with a pad pitch 85, such that the conductive pads 77a-77n are aligned with the electrically conductive connections 64a-64n located on the upper connector surface 62b of the substrate 16. The conductive pads 77a-77n are then preferably fanned out to conductive paths 78a-78n, which are typically arranged with a probe card pitch 87. The electrically conductive connections 72a 72n, which are located on the upper surface of the printed wiring board probe card 68 and are connected to the conductive paths 78a-78n, are typically arranged with a probe card connection pitch 89, which may be aligned with the probe card pitch 87, or may preferably be fanned out further on the upper surface of the printed wiring board probe card 68. The probe card connection pitch 89 is preferably chosen such that the electrically conductive connections 72a-72n are aligned with the test head connectors 74a-74n located on the test head 76, which are typically arranged with a test head pitch 91.
The flexible electric connections 64a-64n are typically fabricated using a longer spring length 28 than the probe tips 61 a-61 n, to provide a compliance of approximately 4-10 mils. In some embodiments, the flexible connections 64a-64n are typically built in compliance to photolithographic springs, such as described above, or as disclosed in either U.S. Patent No. 5,848, 685 or U.S. Patent No. 5,613, 861, which are incorporated herein by reference.
The flexible connections 64a-64n are connected to the printed wiring board (PWB) probe card 68, either permanently (e.g. such as by solder or conductive epoxy) or non- permanently (e.g. such as by corresponding metal pads which mate to the tips 24 of flexible connection springs 64a-64n). The printed wiring board probe card 68 then fans out the signals to pads 72a-72n, on a pad pitch 89 suitable for standard pogo pin contactors 74a-74n typically arranged with a test head pitch 91 on a test head 76.
The flexible connections 64a-64n are preferably arranged within an area array, having an array pitch 83 such as 1.00 mm or 1.27 mm, which provides a reasonable density (i.e. probe card pitch 87) for plated through-holes (PTH) 78 on the printed wiring board probe card 68, and allows signal fan-out on multiple layers within the printed wiring board probe card 68, without resorting to advanced printed wiring board probe cards 68 containing blind conductive vias 78a-78n.
The flexible conductive connections 64a-64n, which contact conductive pads 77a 77n on the underside of the printed wiring board probe card 68, maintain electrical connection between the printed wiring board probe card 68 and the substrate 16, while the substrate 16 is allowed to move up and down slightly along the Z-axis 84, as well as tilt about its center. The flexible connections 64a-64n also provide lateral compliance between a substrate 16 and a printed wiring board probe card 68 having different thermal coefficients of expansion (e.g. such as for a low TCE substrate 16 and a relatively high TCE printed wiring board probe card 68).
Alternately, the substrate 16 may be an assembly, such as a membrane probe card, which connects to the printed wiring board probe card 68 through membrane bump contacts 64a-64n. In alternate embodiments of the probe card assembly, connections 64a-64n are provided by a separable connector 132 (FIG. 18), or preferably by a MEG-Array connector 162 (FIG. 24), from FCI Electronics, of Etters, PA, wherein ball grid solder arrays located on opposing halves of the connector 132,162 are soldered to matching conductive pads on the substrate 16 and printed wiring board probe card 68, such as seen in Figure 14, and wherein the conductive pads are each arranged within an area array pattern, such that the opposing halves of the connector 132,162 provide a plurality of mating electrical connections between each of the plurality of spring probe tips 61a-61n and each of the plurality of conductive pads 77a-77n on the underside of the printed wiring board probe card 68.
As the size and design of integrated circuit devices 44 becomes increasingly small and complex, the fine pitch 20 (FIG. 2) provided by miniature spring probe tips 61a-61n becomes increasingly important. Furthermore, with the miniaturization of both integrated circuits 44 and the required probe card test assemblies, differences in planarity between an integrated circuit 44 and a substrate 16 containing a large number of spring probes 61 a-61 n becomes critical.
The probe card assembly 60a provides electrical interconnections to a substrate 16, which may contain thousands of spring probe tips 61a-61n, while providing adequate mechanical support for the probe card assembly 60a, to work effectively in a typical integrated circuit test probing environment. The probe card assembly 60a is readily used for applications requiring very high pin counts, for tight pitches, or for high frequencies. As well, the probe card assembly 60a is easily adapted to provide electrical contact for all traces 46 (FIG. 7) and input and output pads 47 (FIG. 7, FIG. 9) of an integrated circuit device, for test probe applications which require access to the central region of an integrated circuit die 44.
As shown in Figure 13, the probe card assembly 60a is typically positioned in relation to an a semiconductor wafer 92, having one or more integrated circuits 44, which are typically separated by saw streets 94. An X-axis 80 and a Y-axis 82 typically defines the location of a probe card assembly 60 across a semiconductor wafer 92 or device 44, while a Z-axis defines the vertical distance between the surface of the wafer 92 and the probe card assembly 60. Position of the wafer 92 under test, in relation to the test head 76 and the probe card assembly 60a is required to be precisely located in relation to the X-axis 80, the Y-Axis 82, and the Z-axis 84, as well as rotational Z-axis (i.e. theta) location 90 about the Z-axis 84.
However, it is increasingly important to allow probe card assemblies to provide contact with a planar semiconductor wafer 92, wherein the semiconductor wafer 92 and the probe card assembly are slightly non-planar to each other, such as by a slight variation in X-axis rotation 86 and/or Y-axis rotation 88.
In the probe card assembly 60a shown in Figure 13, the probe tips 61a-61n are flexible, which inherently provides planarity compliance between the substrate 16 and the semiconductor wafer 92. As well, the flexible connections 64a-64n, which are also preferably flexible conductive springs 14,34, 50, provide further planarity compliance between the substrate 16 and the semiconductor wafer 92. The probe card assembly 60a therefore provides planarity compliance between a substrate 16 and an integrated circuit device 44 (i.e. such as by X-axis rotation 86 and/or Y-axis rotation 88). As well, the probe card assembly 60a also accommodates differences in thermal coefficients of expansion (TCE) between the substrate 16 (which is typically comprised of ceramic, ceramic glass, glass, or silicon) and the printed wiring board probe card 68 (which is typically comprised of glass epoxy material).
The signal traces from the probe tips 61 a-61 n, typically having a small pitch 20, are preferably fanned out to the flexible connections 64a-64n, typically having a larger pitch, using routing traces on one or both surfaces 62a, 62b of the substrate 16.
The flexible connections 64a-64n are preferably laid out on a standardized layout pattern, which can match standardized power and ground pad patterns (i.e. assignments) on the printed wiring board probe card 68, thus allowing the same printed wiring board probe card 68 to be used for substrates 16 laid out to mate to different integrated circuit devices 44. As a printed wiring board probe card 68 may be adapted to specialized substrates 16, for the testing of a variety of different devices 44, the operating cost for a printed wiring board probe card 68 is reduced.
To aid in high frequency power decoupling, capacitors 172 (FIG. 24), such as LICAw series capacitors, from AVX Corporation, of Myrtle Beach SC, are preferably mounted on the top surface 62b of the substrate 16. Alternately, a parallel plate capacitor may be formed within the substrate 16, between the reference plane and a plane formed on the unused areas of the routing trace layer. For embodiments in which the substrate 16 is composed of silicon, an integral capacitor 67 (e.g. such as an integral bypass capacitor) may preferably be formed within the silicon substrate 16. As in the integrated circuits, such capacitors include metal-dielectric-metal construction, metal-dielectric-heavily doped semiconductors, or p-n junctions. For non-semiconductor substrates, metal- dielectric-metal capacitors may be fabricated on or within the substrates, using integrated circuit fabrication techniques.
A look up and look down camera is typically used to align the wafer chuck to the substrate 16, whereby the probe tips 20 are aligned to the contact pads 47 or traces 46 on a device under test 44 located on a semiconductor wafer 92. Alignment is typically achieved, either by looking at spring tips 24, or at alignment marks 125 printed on the substrate 16.
For probe card assemblies without such a camera, the substrate 16 is preferably comprised of translucent or transparent material (e.g. such as glass ceramic or glass), thereby allowing view-through-the-top alignment methods to be performed by a test operator. A window 165 (FIG. 24) is preferably defined in the printed wiring board probe card 68, while alignment marks 125 (FIG. 17), 185 (FIG. 26) are preferably located on the substrate and/or the wafer 92 under test. A test operator may then use a camera or microscope to view the alignment marks 125 through the window, and align the substrate 16 and wafer 92.
For applications where access to the surface of the semiconductor wafer 92 is required while probe contact is maintained (e.g. such as for voltage contrast electron beam probing during development of the integrated circuit device 44), a window 123 (FIG.
17) in the substrate region 16 over the IC center is preferably defined, allowing access to observe signals in the die 92. Windows 123 work best for integrated circuit devices 44 having 1/0 pads located along the die edge, enabling direct probing of integrated circuit devices 44 located on a wafer 92. Currently, the semiconductor wafer dies 92 must be diced first, wherein separate integrated circuit devices 44 are wire bonded into a package, and are then tested.
Defined openings (i.e. windows 123) within the substrate 16 are also preferably used for in-situ e-beam repair of devices such as DRAMs, in which the probe card assembly 60 may remain in place. Testing, repair and retesting may thus be performed at the same station, without moving the wafer 92.
The structure of the probe card assembly 60a provides very short electrical distances between the probe tips 61a-61n and the controlled impedance environment in the printed wiring board probe card 68, which allows the probe card assembly 60a to be used for high frequency applications. For embodiments wherein the traces on one or both surfaces 62a, 62b of the substrate 16 are required to be impedance controlled, one or more conductive reference planes may be added within the substrate 16, either on top of the traces, below the traces, or both above and below the traces. For ultra high- frequency applications, the substrate 16 may contain alternating ground reference traces, which are connected between reference planes 262 (FIG. 37, FIG. 38) at regular intervals using vias 266 (FIG. 37, FIG. 38), to effectively provide a shielded coaxial transmission line environment 260. In some embodiments, ground plane traces are placed on one side of the signal line.
High Compliance Probe Assemblies. As described above, a probe card assembly structure 60 fixedly supports a substrate 16, relative to the printed wiring board probe card 68, in the lateral X and Y directions, as well as rotationally 90 in relation to the Z axis 84.
While the flexible spring probes 61a-61n, as well as flexible connections 64a-64n, provide some planarity compliance between a probe card assembly 60 and a semiconductor wafer 92 or device 44, other preferred embodiments of the probe card assembly 60 provide enhanced planarity compliance.
Since probe springs 61a-61n are often required to be very small, to provide high density connections and a fine pitch 20, in some probe card applications which require substantial planarity compliance, the compliance provided by the probe springs 61a- 61 n alone may not be sufficient. Therefore, in some preferred embodiments of the probe card assembly 60, the probe card assembly 60 allows the substrate 16 to pivot about its center (i.e. vary in X-axis rotation 86 and/or Y-axis rotation 88), to provide increased planarity compliance to a semiconductor wafer 92 under test. In such applications, the probe card assembly 60 must still exert a controlled downward force in the Z direction 84, for engaging the probe spring contacts 61 a-61 n located on the bottom surface 62a of the substrate 16 against a semiconductor wafer 92.
For many embodiments of the probe card assembly 60, the central region 119 (FIG. 17) of the substrate 16 is used for electrical connections 64a-64n between the substrate 16 and the printed wiring board probe card 68, thus requiring that the substrate 16 be supported along the periphery 127 (FIG. 17) of the substrate 16.
A ball joint fulcrum structure may be located within the central region of a probe card assembly on the back side of the substrate support structure, to allow the substrate 16 to pivot about the center, and to provide force to engage the probe tips 61 a 61 n.
However, such a structure would typically impede wire leads or other electrical connections, which often need to exit over the central region of the probe card assembly. Moreover, such a movable joint does not typically restrict theta rotation 90 of the substrate 16 reliably.
Figure 15 is a first partial cross-sectional view 96a of a bridge and leaf spring suspended probe card assembly 60b. Figure 16 is a second partial cross-sectional view 96b of the bridge and leaf spring suspended probe card assembly 60b shown in Figure 15, which provides planarity compliance with one or more integrated circuit devices 44 on a semiconductor wafer 92, which may be non-coplanar with the probe card assembly 60b. Figure 17 is a partial expanded assembly view 124 of major components for a bridge and spring probe card suspension assembly 60b.
A leaf spring 98 connects to the substrate 16 through a bridge structure 100. The leaf spring 98 and bridge structure 100 provide pivoting freedom for the substrate 16 (i.e. slight X-axis rotation 86 and Y-axis rotation 88), with controlled movement in the Z direction 84, X direction 80, Y direction 82 and Z-Axis rotation (theta) 90 directions. In preferred embodiments, a preload assembly 121 (FIG. 15) is used as a means for accurately setting the initial plane and Z position of the substrate 16 in relation to the printed wiring board probe card 68b, and to set the pre-load force of the leaf spring 98.
For example, in the embodiment shown in Figure 15 and Figure 16, the preload assembly 121 comprises fasteners 118, which are used in conjunction with bridge shims 122. In alternate embodiments, the preload assembly 121 may comprise calibration screw assemblies 122, crash pads 120, and/or other standoffs 116.
As shown in Figure 15 and Figure 16, the outer edges of a leaf spring 99 are fixed to the printed wiring board probe card 68 along its outside edges by attachment frame 107. The center of the leaf spring 98 is connected to the bridge 100, by one or more fasteners 108, an upper bridge spacer 104, and a lower bridge spacer 106. Bridge preload shims 110 are preferably added, such as to vary the Z distance between the leaf spring 98 and the bridge 100, which varies the pre-load of the downward force exerted by the leaf spring 98 on the bridge 100. The bridge 100 translates the support from the center out to the comers, and connects to the substrate 16 by a plurality (typically three or more) bridge legs 102. The bridge legs 102 protrude through leg openings 111 defined in the printed wiring board probe card 68, and are fixedly attached to the substrate 16, such as by adhesive or mechanical connections 112.
The leaf spring 98 is typically fabricated from a sheet of stainless steel or spring steel, and is typically patterned using chemical etching methods. The downward force is a function of the stiffness of the spring, the diameter of the spring spacers 104 and 106, as well as the size of the leaf spring 98.
While the leaf spring 98 shown in Figure 16 has the shape of a cross, other geometric shapes may be used to provide downward force, tilting freedom, and X, Y, and theta translation resistance. For example, a leaf spring 98 having a cross shape may include any number of wings 99. As well, the wings 99 may have asymmetrical shapes, which vary in width as they go from the outside edge towards the center. Also, the outside edge of the leaf spring 98 may be connected into a ring, to provide further stability of the leaf spring 98.
The bridge 100 and the spacers 104 and 106 are preferably comprised of light and strong metals, such as aluminum or titanium, to minimize the moveable mass of the bridge and leaf spring suspended probe card assembly 60b.
The substrate 16 is typically attached to the legs 102 of the bridge 100, using an adhesive 112, such as an epoxy, or solder. Where substrate replaceability is needed, detachable connections 130, such as shown in Figure 18, can be used.
On the bottom side 62a of the substrate 16, lower standoffs 114 are preferably used, which prevent the substrate 16 from touching a wafer under test 92. The lower standoffs 114 are preferably made of a relatively soft material, such as polyimide, to avoid damage to the semiconductor wafer under test 92. In addition, to further avoid damage to active circuits 44 in the semiconductor wafer 92, the standoffs 114 are preferably placed, such that when the probe card assembly 60 is aligned with a device 44 on a semiconductor wafer 92, the standoffs are aligned with the saw streets 94 (FIG. 13) on the semiconductor wafer 92, where there are no active devices 44 or test structures.
Furthermore, the height of the lower standoffs 114 are preferably chosen to limit the maximum compression of the spring probes 61 a-61 n, thus preventing damage to the spring probes 61 a-61 n.
On the upper surface 62b of the substrate 16, upper standoffs 116 are also preferably used, to prevent damage to the topside flexible electrical connections 64a-64n. The upper standoffs 116 are preferably made of a moderately hard insulative material, such as LEXAN, silicone, or plastic.
In the preferred embodiment shown in Figure 15, Figure 16 and Figure 17, adjustable bridge screws 118 and bridge shims 122 are used to set the initial plane of the substrate 16, as well as to provide a downward stop to the substrate 16, so that the flexible connections 64a-64n are not damaged by over-extension.
Since printed wiring board probe cards 68b are typically made of relatively soft materials (e.g. such as glass epoxy), crash pads 120 are preferably placed on the probe card 68b, under the adjusting screws 118, to prevent the tip of the adjusting screws 118 from sinking into the printed wiring board probe card 68b over repeated contact cycles. Fastener shims 122 are also preferably used with the adjusting screws 118, such that the initial distance and planarity between the substrate 16 and the printed wiring board probe card 68b may be accurately set.
The preload shims 110 are preferably used to control the initial pre-load of the downward force exerted by the leaf spring 98 onto the bridge 100. The set preload prevents vibration of the substrate 16, and improves contact characteristics between the substrate 16 and to the semiconductor wafer under test 92.
Figure 18 is a first partial cross-sectional view 126a of an alternate bridge and spring suspended probe card assembly 60c, having an intermediate daughter card 134 detachably connected to the printed wiring board probe card substrate 68b, and wherein the spring probe substrate 16 is detachably connected to the bridge structure 100. Figure 19 is a second partial cross-sectional view 126b of the alternate bridge and spring suspended probe card assembly 60c shown in Figure 18, which provides planarity compliance with one or more integrated circuit devices 44 on a semiconductor wafer 92, which is originally non-coplanar with the probe card assembly 60c.
In the alternate bridge and spring suspended probe card assembly 60c shown in Figure 18, electrical connections are provided between the probe chip substrate 16 and the daughter card 134, such as between flexible connections 64a-64n which provide electrical connection to the daughter card 134.
As seen in Figure 18, a separable connector 132, having detachable halves 133a, 133b, provides a detachable connection between the intermediate daughter card 134 and the printed wiring board probe card substrate 68b, which allows replacement of the substrate 16 and the daughter card 134. Substrate attachment fasteners 130, e.g. such as but not limited to screws, preferably extend through bridge legs 128, and allow the bridge 100 to be removably connected to substrate posts 128, which are mounted on the upper surface 62b of the substrate 16.
In one embodiment of the probe card assembly 60, the preferred separable connector 132 is a MEG-ArrayT" connector, manufactured by FCI Electronics, of Etters, PA. One side of the separable connector 132 is typically soldered to the printed wiring board probe card 68, while the mating side is typically soldered to the daughter card 134, whereby the daughter card 134 may be removably connected from the printed wiring board probe card 68b, while providing a large number of reliable electrical connections.
The daughter card 134 preferably provides further fanout of the electrical connections, from a typical pitch of about 1 mm for the flexible connections 64a-64n, to a common pitch of about 1.27 mm for a separable connector 132.
Figure 20 is a cross-sectional view 136 of a wire and spring post suspended probe card assembly 60d. A plurality of steel wires 138 (e.g. typically three or more) allow Z movement 84 of the substrate 16. The spring post frame 140, which is typically soldered or epoxied 139 to the printed wiring board probe card 68c, typically includes one or more spring posts 141, which are preferably used to provide downward Z force, as well as to limit travel. Figure 21 is a cross-sectional view 142 of a suspended probe card assembly 60e having an intermediate daughter card 134 detachably connected to the printed wiring board probe card 68 by a separable, i.e. demountable, connector 132, comprising separable connector halves 133a, 133b, and by supports 149. The flexible connections 64a 64n are preferably made with springs 14,34, 50, and provide both electrical connections to the printed wiring board probe card 68, as well as a mechanical connection between the printed wiring board probe card 68 and the daughter card 134.
In the probe card assembly 60e, the flexible connections 64a-64n are permanently connected to conductive pads 143a-143n on the daughter card 134, using either solder or conductive epoxy 127. The flexible connections 64a-64n are preferably designed to provide a total force larger than that required to compress all the bottom side probe springs 61 a-61 n fully, such as when compressed in a range of 2 to 10 mils. As well, the flexible connections 64a-64n are preferably arranged, such that the substrate 16 does not translate in the X direction 80, Y direction 82, or Z-Axis rotation (theta) 90 directions (FIG. 13) as the flexible connections 64a-64n are compressed.
Upper substrate standoffs 116 are preferably used, to limit the maximum Z travel of the substrate 16, relative to the daughter card 134, thereby providing protection for the flexible connections 64a-64n. The upper standoffs 116 are also preferably adjustable, such that there is a slight pre-load on the flexible connections 64a-64n, forcing the substrate 16 away from the daughter card 134, thereby reducing vibrations and chatter of the substrate 16 during operation. A damping material 145 (e.g. such as a gel) may also preferably be placed at one or more locations between the substrate 16 and the daughter card 134, to prevent vibration, oscillation or chatter of the substrate 16.
The separable connector 132 (e.g. such as an FCI connector 132) preferably has forgiving mating coplanarity requirements, thereby providing fine planarity compliance between the daughter card 134 and the printed wiring board probe card 68. Supports 149, e.g. such as but not limited to fasteners 166, spacers 164, nuts 168, shims 170 (FIG. 24), and/or an all glued connection, are also typically used between the daughter card 134 and the printed wiring board probe card 68. In some embodiments of the suspended probe card assembly 60e, the supports 149 are adjustable. This also facilitates planarity adjustment of probe chips.
Figure 22 is a cross-sectional view 146 of a probe card assembly 60f, in which the probe spring substrate 16 is attached to a printed wiring board probe card 68 through a separable array connector 147. The probe card assembly 60f is suitable for small substrates 16, wherein a small non-planarity between the substrate 16 and a semiconductor wafer under test 92 can be absorbed by the spring probes 61 a 61 n alone.
Figure 23 is a cross-sectional view 148 of a pogo wire suspended probe card assembly 60g, wherein a nano-spring substrate 16 is connected to a printed wiring board probe card substrate 68 by a large grid array (LGA) interposer connector 150, which is retainably fixed between the substrate 16 and the printed wiring board substrate 68. In one embodiment, the LGA interposer connector 150 is an AMPIFLEX connector, manufactured by AMP, Inc., of Harrisburg PA. In another embodiment, the interposer connector 150 is a GOREMATEw connector, manufactured by W. L. Gore and Associates, Inc., of Eau Clare, Wl. In another alternate embodiment, a pogo pin interposer 150 is used to connect overlying pogo pins 152 on the printed wiring board probe card 68 to electrical connections 66a-66n on the substrate 16. The substrate 16 is held by a plurality of steel pogo suspension wires 154, which are preferably biased to provide a slight upward force, thereby retaining the interposer connector 150, while preventing vibration and chatter of the assembly 60g.
Small Test Area Probe Assemblies. Figure 24 is a cross-sectional view of a small test area probe card assembly 60h, having one or more area array connectors 162 located between the main printed wiring board probe card 68 and a daughter card 134, which is attached to a small area spring probe substrate 16.
While many of the probe card assemblies 60 described above provide large planarity compliance for a probe spring substrate 16, some probe card assemblies are used for applications in which the device under test comprises a relatively small surface area. For example, for wafers 92 which include a small number of integrated circuits 44 (e.g. such as two ICs), the size of a mating substrate 16 can also be relatively small (e.g. such as less than 2 cm square).
In such embodiments, therefore, the planarity of the substrate 16 to the wafer under test 92 may become less critical than for large surface areas, and the compliance provided by the probe springs 61 a-61 n alone is often sufficient to compensate for the testing environment. While the compliance provided by the probe springs 61 a 61 n may be relatively small, as compared to conventional needle springs, such applications are well suited for a probe card assembly 60 having photolithographically formed or ME MS formed spring probes 61 a-61 n.
The probe card assembly 60h is therefore inherently less complex, and typically more affordable, than multi-layer probe card assembly designs. The small size of the substrate 16 reduces the cost of the probe card assembly 60h, since the cost of a substrate 16 is strongly related to the surface area of the substrate 16.
The probe springs 61 a-61 n are fabricated on the lower surface 62a of a hard substrate 16, using either thin-film or MEMS processing methods, as described above. Signals from the probe springs 61a-61n are fanned out to an array of metal pads 182,184, 186 (FIG. 26), located on the upper surface 62b of the substrate 16, using metal traces on one or both surfaces 62a, 62b, and conductive vias 66a-66n through the substrate 16.
The top side pads are connected to a daughter card 134, using common micro-ball grid solder array pads, typically at an array pitch such as 0.5 mm. The daughter card 134 further expands the pitch of the array, to pads having an approximate pitch of 0.050 inch on the opposing surface of the daughter card 134. An area array connector 162, such as a MEG-Array connector, from FCI Electronics Inc. of Etters PA, is used to connect the 0.050 inch pitch pad array to the printed wiring board probe card 68. Power bypass capacitors 172, such as LICA capacitors from AVX Corporation of Myrtle Beach SC, are preferably added to the daughter card 134, close to the substrate micro-BGA pads 182,184, 186, to provide low impedance power filtering.
The small test area probe card assembly 60h preferably includes a means for providing a mechanical connection between the printed wiring board probe card substrate 68 and the daughter card 134. In the probe card assembly 60h embodiment shown in Figure 24, one or more spacers 164 and spacing shims 170 provide a controlled separation distance and alignment between the daughter card 134 and the printed wiring board probe card substrate 68, while one or more fasteners 166 and nuts provide a means for mechanical attachment. While a combination of spacers 164, shims 170, fasteners 166, and nuts 168 are shown in Figure 24, alternate embodiments of the small test area probe card assembly 60h may use any combination of means for attachment between the daughter card 134 and the printed wiring board probe card substrate 68, such as but not limited to spring loaded fasteners, adhesive standoffs, or other combinations of attachment hardware.
Lower substrate standoffs 114, which are typically taller than other features on the substrate 16 (except for the spring tips 61a-61n), are preferably placed on the lower surface 62a of the substrate 16, preferably to coincide with the saw streets 94 on a semiconductor wafer 92 under test, thereby preventing the wafer under test 92 from crashing into the substrate 16, and preventing damage to active regions on the semiconductor wafer 92.
As shown in Figure 24, the substrate 16 preferably includes an access window 123 (FIG. 17), while the daughter card 134 also preferably includes a daughter card access hole 163, and the printed wiring board probe card 68 preferably includes and a probe card access hole 165, such that access to a semiconductor wafer 92 is provided while the probe card assembly 60h is positioned over the wafer 92 (e.g. such as for visual alignment or for electron beam probing). Access holes 123, 163, 165 may preferably be used in any of the probe card assemblies 60.
Figure 25 is a top view of a substrate wafer 174, upon which a plurality of micro ball grid array spring probe contactor chip substrates 16 are laid out. For spring probe substrates 16 having a small surface area 175, several spring probe contactor chip substrates 16 may typically be fabricated from a single wafer 174. For example, as shown in Figure 25, as many as twenty four sites having a width 176 and a length 178 (e.g. 14 mm square), may be established on a standard four inch round starting wafer 174. As well, different substrates (e.g. 16a, 16b) may be fabricated across a starting wafer 174, whereby the cost of production (which may be significant) for different spring probe substrates 16 may be shared, such as for masking costs and processing costs.
Therefore, the cost of development for different substrates 16a, 16b may be lowered significantly (e.g. such as by a factor of up to 10 or more).
Figure 26 is a top view of a single 0.5 millimeter pitch micro ball grid array 180 for a 14 mm square spring probe contactor chip (NSCC) 16b. The micro BGA pads 182,184, 186 are preferably on a standard pitch (e.g. 0.5 mm). The outer five rows of pads 182 and the center pads 184 provide 341 signal connections, and the inside two rows 186 provide ninety six dedicated power and ground connections. By customizing the routing traces to the spring probes 61 a-61 n, specific power/ground spring positions to match the integrated circuit 44 under test can be accommodated with a single layer of routing.
Standoffs 114, are preferably placed in locations matching inactive regions on the wafer 92, such as on the scribe lane 94, to prevent damage to active devices 44 on the device under test 44. One or more alignment marks 185 are also preferably located on the substrate wafer 174. The production cost and turnaround time for a probe card assembly 60 can be significantly improved, by standardizing the footprints of the micro BGA pad array 180, the daughter card 134, and the printed wiring board probe card 68.
Standardization of the micro-BGA pad array 180, as well power/ground pad assignments for the pads located on the substrates 16,134, 68, allows a standardized pattern of vias 66a-66n in the base substrate 174.
Standardization of other componentry for probe card assemblies 60 often allows printed wiring board probe cards 68 (and in some embodiments daughter cards 134), to be used for different substrates 16 and integrated circuit devices 44, wherein only the routing of the substrate 16 is customized.
The use of a starting substrate 174 (FIG. 25) having a standardized pattern of vias 66a- 66n also allows starting substrates 174 to be ordered, stored and used in quantity, thus reducing the cost of starting substrates 174, and often reducing the lead-time to obtain the starting substrates 174.
Alternate Applications for Probe Springs. Photolithographic or MEMS spring probes 61,14, 34,50 may alternately be used for bare die bum-in sockets, such as for DieMateT" bum-in sockets, manufactured by Texas Instruments Inc., of Mansfield MA, or for Die TM Pak bum-in sockets, available through Aehr Test, Inc. of Fremont CA. For bare die bum-in sockets which contact the substrate 16 around the edges, the probe springs 61 springs and fanout metalization are needed only on one surface (e.g. probe surface 62a) of the substrate 16. The required fanout is used to determine the size of the substrate 16, based on the number of the 1/0 signals needed to be routed to pads on the edge of the substrate 16. Alternately, vias 66 in the substrate 16, as described above, can be used to route the I/0 signals to an array of pads on the opposite surface 62b of the substrate 16, allowing the substrate to be smaller, and thereby reducing the cost of fabrication.
Tiled Probe Assemblies. Figure 27 is a plan view 190 of a typical tiling probe strip 192, having a probe strip length 198 and a probe strip width 200. The tiling probe strip 192 has a plurality of probe strip contact areas 194a-194n, each having a plurality of spring probes 61a-61n. As well, in the embodiment shown, the spring probes 61 a- 61 n are laid out in longitudinally aligned probe regions 196a, 196b. Use of one or more tiling probe strips 192 in a probe card assembly allows simultaneous electrical contact with a plurality of integrated circuit devices 44, such as for testing adjoining integrated circuit device sites 44 on a semiconductor wafer 92. The plurality of probe strip contact areas 194a-194n are preferably located symmetrically along the length of the tiling probe strip 192, such that they align with a symmetrical plurality of integrated circuit devices 44 on a wafer 92. It is to be appreciated that use of tiling probe strips, comprising the photolithographically batch fabricated stress metal spring probes on the tiling probe strip substrates, are applicable for the testing of various IC-s, such as memory, logic, and microprocessors.
As well, the tiling probe strips 192, having spring probes 61a-61n, typically include electrical vias 66a-66n and an array of electrical connections 64a-64n, such as seen in the probe chip substrate 16 of Figure 13, Figure 14, and/or Figure 21. While the spring probes 61a-61n may typically be laid out to match specific devices 44 under test, the tiling probe strips 192 include standard electrical vias 66a-66n and/or arrays of electrical connections 64a-64n. For example, in the probe card assembly 202 shown in Figure 28 and Figure 29, each of the tiling probe strips 192 includes a standard ball grid array 160 of solder connections. Therefore, while preferred embodiments of tiling probe strips 192 may include spring probes 61a-61n which are laid out to match specific devices 44 under test, the tiling probe strips 192 may be attached to standardized daughter cards 204 and/or standardized intermediate connectors (e.g. such as a separable connector 132), thus minimizing engineering development costs to produce a tiled probe assembly 202.
Figure 28 is a partial bottom view of tiled probe head 202 comprising a plurality of tiling probe strips 192 attached to a support substrate 204, which includes an array 207 (FIG.
29) of electrically conductive vias 205. Figure 29 is a side view of a plurality of tiling probe strips 192 attached to a probe card 16 or daughter card 204, which are used to contact a plurality of integrated circuit devices 44 located on a semiconductor wafer 92.
The tiled probe head 202 is typically used to contact a plurality of integrated circuit devices 44 located on a semiconductor wafer 92. The tiling probe strips 192 are preferably located symmetrically across the substrate 204, such that they align with a symmetrical plurality of integrated circuit devices 44 on a wafer 92.
The support substrate 204 preferably has a low thermal coefficient of expansion (TCE), and is preferably matched to silicon. As well, the substrate 204 typically fans out a large number of signal traces 46 (FIG. 7), to connectors on the opposite surface 209b of the substrate 204. In one embodiment, the substrate 204 is a silicon wafer, which includes vias 205, e.g. such as arranged on a 0.056 inch pitch, and thin film routing 46 on one or both substrate surfaces 209a, 209b.
In the tiled probe head 202 shown in Figure 28 and Figure 29, the tiling probe strips 192 include groups of probe springs 61 which are used to contact rows of pads 47 (FIG. 7) on integrated circuit devices 44 having pads 47 located on opposing sides of a device under test 44 (e.g. such as on the right and left sides of an integrated circuit device site 44). In the tiled probe head 202 shown, the tiling probe strips 192 are arranged such that one of the tiling probe strips 192 typically contacts the right side of one circuit device site 44 (e.g. such as using probe contact region 196a in Figure 27), in addition to contacting the left side of a neighboring circuit device site 44 (e.g. such as using probe contact region 196b in Figure 27). The embodiment shown in Figure 28 therefore provides simultaneous contact between the plurality of tiling probe strips 192 and a plurality of integrated circuit devices 44, while allowing adequate tolerances between adjoining tiling probe strips 192, wherein the side edges of the tiling probe strips 192 may preferably be placed over the saw streets of the integrated circuit device sites 44. For example, saw streets 94 (Fig. 13) between adjoining devices 44 on a wafer 92 may commonly be on the order of 4 to 8 mils wide, thereby providing a similar gap between tiled probe strips 192 in the tiled probe card assembly 202.
In alternate embodiments of the tiled probe head assembly 202, all pads 47 (Fig. 9) for an integrated circuit device site 44 may be contacted by probes from a single probe strip 192.
Burn-In Structures. Figure 30 is a partial cross-sectional view of a bum-in structure 210 which allows a plurality of integrated circuit devices 44 to be temporarily connected to a bum-in board 212. An array of probe spring (i.e. nano-spring) contactor chips (NSCC) 214 are mounted onto a bum-in board 212, such as by micro ball grid arrays 216, which provide electrical connections between the plurality of integrated circuit devices 44 and external bum-in circuitry (not shown). Board vacuum ports 218 are preferably defined in the bum-in board 212, while contactor chip vacuum ports 220 are preferably defined in the NSCC substrate 214, wherein the board vacuum ports 218 are generally aligned to the contactor chip vacuum ports 220 (e.g. such that an applied vacuum through the board vacuum ports 218 is also applied to the generally aligned contactor chip vacuum ports 220). An air seal 222 (e.g. such as an epoxy), is preferably dispensed around the periphery of each nano-spring contactor chip 214, to prevent the loss of applied vacuum through the micro BGA ball array 216.
As integrated circuit devices 44 are initially placed on nano-spring contactor chips 214 (e.g. such as by a"pick and place"machine), an applied vacuum to the board vacuum ports 218 on the bum-in board 212 and generally aligned contactor chip vacuum ports 220 on the nano-spring contactor chips 214 prevents the placed integrated circuit devices 44 from shifting from their placed positions.
When all of the integrated circuit devices 44 are placed onto the corresponding contactor chips 214, a clamp plate 224 is preferably placed in contact with the integrated circuit devices 44, to retain the integrated circuit devices 44 in place during bum-in operation, and to allow the probe springs 61 a-61 n to provide electrical connections to the integrated circuit devices 44. Individual spring pads 226 may also be used, to push on the integrated circuit devices 44 under test, to allow for planarity tolerances of the clamp plate 224 and the bum-in board 212. The bum-in structure 210 preferably includes means 217 for retaining the clamp plate 224, such that once the clamp plate 224 is placed in contact with the integrated circuit devices 44, the clamp plate 224 is attached to the burn-in board 212, and the applied vacuum may be switched off.
Protective Coating Processes for Improved Spring Probes. As described above, since spring probes 61 provide advantages of high pitch, high pin count, and flexibility, they may be used for a wide variety of applications. However, when these typically small spring probes 61 are used to contact traces 46 on integrated circuit devices 44, such as on semiconductive wafers 92, wherein the traces 46 often contain an oxide layer, the spring probes 61 are often required to break through oxide layers and establish adequate electrical contact with metal traces or conductive pads. As the spring probes 61 are often used many times, the small, unprotected spring probe tips 24 may become worn. Therefore, it would be advantageous to provide an electrically conductive wear coating on the contact tips 24 of the probe springs 61. However, such a protective coating is required to cover both the entire surface of the spring tip 24.
As described above, the probe springs 61 may be formed by a plasma chemical vapor deposition and photolithographic processes, such as disclosed in U.S. Patent No. 5,848, 685 and U.S. Patent No. 5,613, 861, wherein successive layers of conductive material are applied to a substrate, and wherein non-planar springs are subsequently formed. In such processes, however, a protective coating applied during the deposition process would not inherently provide a continuous coating on all surfaces of the formed non-planar probe springs. In alternate embodiments, the probe springs 61 may be formed by plating processes.
The probe springs 61, after their release, are not planar to the substrate surface.
Therefore, a protective coating may be applied after the springs 61 have been released from the release layer 18. Figure 31 is a view of a first step 230 of a spring probe assembly coating process, in which a protective coating 232 is applied to a probe surface of a spring probe assembly substrate 16, having one or more non planar probe springs 61. The spring probe assembly coating process forms a protective layer on the non-planar probe springs 61. While the coating process may be used for a wide variety of non-planar structures, it is specifically useful for the processing of thin film and MEMS probe spring contacts 61. In Figure 31, the applied electrically conductive protective coating is preferably a hard electrically conductive material, such as titanium nitride, rhodium, tungsten, or nickel. The applied electrically conductive protective coating is also preferably an inert material, thereby providing lubricative characteristics (i.e. a low coefficient of friction) for the probe tips 24 on the spring probes 61, thus minimizing wear to both devices under test and to the spring probes 61.
When the protective coating 233 is applied 232 to the substrate 16 and probes 61, the protective coating 233 covers both the planar and non-planar regions on the exposed surface 62 of the substrate 16. While the spring probes 16 are covered with the protective coating 233 during the coating step 230, all the traces on the substrate structure are electrically shorted together, from the applied conductive coating 233. The conductive coating 233 is therefore required to be patterned, or partially removed, to restore electrical isolation between different probe springs 61 and their respective traces. While conventional photo-masking processes are typically used in the majority of integrated circuit processing, to selectively etch away conductive coatings, such as titanium nitride coatings, such photo-masking processes are used for planar structures.
Figure 32 is a view of a second step 234 of a spring probe assembly coating process, in which a layer of photoresistive material 240 (e.g. approximately 10 microns deep) is applied to a second substrate 236, which preferably has dipping standoffs 238 (e.g. approximately 30 microns high). The photoresistive material 240 is used to protect the applied protective layer 233 on non-planar portions of the probe springs. Figure 33 is a view of a third step of a spring probe assembly coating process, in which a coated spring probe assembly is partially and controllably dipped 242 into photoresistive material 240 on the second substrate 236. The depth of applied photoresistive material 240 eventually controls the remaining protective coating 233. The substrate 16 is lowered to a desired depth in the photoresistive material 240, which is typically controlled the applied depth of the photoresistive material 240 on the second substrate 236, and the height of the dipping standoffs 20. The applied depth may altemately controlled by an operator, such as by controlled axial movement of a processing apparatus, to control the movement of the substrate 16 into the photoresistive material 240.
Figure 34 is a view of a fourth step of a spring probe assembly coating process, in which a coated and partially dipped spring probe assembly is removed 246 from the photoresistive material 240 on second substrate 16 and soft baked, leaving a portion of the protectively 233 coated probe springs 61 covered in a baked photo resist layer 248. Figure 35 is a view of a fifth step of a spring probe assembly coating process, in which the coated and dipped spring probe assembly 16,61 is etched 250, thereby removing the protective coating 233 from portions of the substrate 16 (i.e. the field area of the substrate 16) and probe springs 61 not dipped covered in a baked photo-resist layer 248. Figure 36 is a view of a sixth step of a spring probe assembly coating process, in which photo-resist layers 248 are stripped from the portions of the probe springs 61 which were covered in a photo-resist layer 248, thereby exposing the protective coating 233.
The non-planar probe spring coating process therefore provides a protective coating to the tips 24 of the probe springs, while etching the unwanted protective coating in the substrate surface 16 and portions of the spring probes 61 which are not coated with photo-resist layers 248.
Spring Probe Substrates for Ultra High Frequency Applications. As described above, the structure of the probe card assemblies 60 provides very short electrical distances between the probe tips 61 a-61 n and the controlled impedance environment in the printed wiring board probe card 68, which allows the probe card assemblies 60 to be used for high frequency applications. As well, the spring probe substrate 16 may preferably be modified for ultra high frequency applications.
Figure 37A shows a partial cross-sectional view 260a of an ultra high frequency spring probe substrate 16a, having a probe spring 61 comprising a plurality of layers 17a-17n having different inherent levels of stress. The spring 61 is typically formed over a release layer 19, wherein selective removal of the release layer 19, such as within a release region 18 (FIG. 3, FIG. 4), allows a free, nonplanar portion 61 to extend from the surface of the substrate 16a. For embodiments wherein the traces on one or both surfaces 62a, 62b of the substrate 16 are required to be impedance controlled, one or more conductive reference planes 262a, 262b may be added within or on the substrate 16, either on top of the traces 270, below the traces 270, or both above and below the traces 270. The substrate 16 may also contain alternating ground reference traces 266a, 266b, which are connected to the one or two reference planes 262a, 262b, to effectively provide a shielded coaxial transmission line environment 268. While the spring probe substrate 16 is typically a ceramic material, the layer 264 between reference planes is typically a dielectric material, such as an organic dielectric material.
Figure 37B shows a partial cross-sectional view 260b of an alternate ultra high frequency spring probe substrate 16, further comprising a ground reference trace 266d extending from ground reference trace 266b, which is connected to the one or two reference planes 262a, 262b. The ground reference trace 266d surrounds the central conductive via region 78, and is separated by a dielectric region 259. The surrounding ground reference trace 266d effectively extends a shielded coaxial transmission line environment 268 through the substrate 16, from the connector surface 62b to the probe surface 62a. The conducting layer 266d and dielectric film 259 are sequentially deposited preferably by chemical vapor deposition (CVD) techniques, including atomic layer chemical vapor deposition technique. The electrically conducting layer in the central region of the via is then deposited by CVD or physical vapour deposition or electro- deposition (either electroplating or electro-less) method or combination thereof. In embodiments where electroplating is used for depositing the electrically conducting layer, a seed layer may be deposited on the surface of the dielectric film 259 by any of the conventional film deposition techniques, such as CVD.
Figure 38 shows a partial cross-sectional view 261 of an alternate ultra high frequency spring probe substrate 16. For embodiments wherein a spring probe 61 and related electrical conductors 273 [320], 78,322 on and through the substrate 16 are required tohave controlled impedance (matched impedance), e.g. for high frequency applications, one or more conductive reference surfaces 262a, 262b, 262c, 262d and vias 266a, 266b, 266c may preferably be added, either within or on the substrate 16.
As well, the impedance control surfaces 262a, 262b, 262c, 262d are not limited to the planar surfaces shown in Figure 38. In some embodiments, where electrical conduction through the via 78 requires impedance matching for enhanced performance, the via is constructed as in Fig. 37B, the details of which has been explained above.
A conductive layer 262d may be deposited on top of the insulating layer 267, to provide a coaxial, controlled impedance connection. Alternate layers of conductive materials 262 and dielectric materials 263 can preferably be integrated with the substrate 16, such as for embodiments which require decoupling capacitors in close proximity to a probe spring 61. For a substrate 16 which is a conductive or semiconductive material, such as silicon, an oxide or dielectric layer 269 may preferably be deposited or formed between the substrate 16 and a conductive reference plane 262c, thereby forming a capacitance structure 271, which may be used as a decoupling capacitor. Similarly, in some embodiments, the capacitor structure can also be formed on the opposite surface, or both surfaces of the substratel 6. In this case, a dielectric layer, e.g. oxide, may be deposited or formed on the surface prior to the deposition of the ground plane 262b..
Electrical connection to the conducting substrate 16 is provided through regions (not shown) on the surface of the substrate 16 which are not covered by the dielectric 269 or ground plane films. Photolithographic techniques can be used to open up such regions for establishing contacts to the conducting substrate. In such cases where the substrate 16 is a conducting material, electrically insulative films, e.g. oxide, may be deposited or formed on the walls of the vias or holes to prevent electrical shorting. As well, one or more assembled components 265, such as passive components 265 (e.g. typically capacitors, resistors, and/or inductors), or active component devices 265, may be incorporated on either surface 62a, 62b of the substrate 16.
The fixed portions 15 of the spring probes 61 typically extend a relatively short distance across the substrate 16. Traces 60 located on the surface of the substrate 16 are electrically connected to the fixed portions 15 of the spring probes 61, and electrically connect the probe springs 61 to the vias 78. The traces may be comprised of a different material than the spring probes 61, and are preferably comprised of metals having high electrical conductivity (e.g. such as copper or gold).
Advanced Multi-Die Probe Card System Architectures. Figure 39 is a schematic view of a wafer test system 280, in which a probe card assembly 60, e.g. 60a (FIG.
14), or an advanced probe card assembly 300 (FIG. 40), provides an interface between a test head 76 and a multi-die wafer 92 located on a chuck 282. The probe card assembly 60,300 shown in Figure 39 is attached to the wafer test system 280, through a support ring 284, to a prober head plate 286. The probe card assembly 60,300 interfaces with the test head 76 through a probe interface board 288. The wafer test system 280 also comprises a prober drive mechanism 292, by which the chuck 282 and the test head 76 are moveable in relation to each other.
Multi-Die probing requires a high number of parallel contacts, e.g. such as electrical contacts, between the test head 76 (FIG. 39) and each of the die 44 (FIGS. 13,40).
The high number of parallel contacts 307, such as seen in Figure 40, typically require uniformity and planarity of the contact tips 61,412 (FIG. 45) to a reference surface, e.g. such as to an IC 44. Furthermore, signal traces 307 are required to fan-out, for signal integrity and for at-speed testing. The high number of parallel contacts 307 also require a total probe force to effectively contact each of the dies 44. In addition, it is preferable that the length of the traces 307 be matched from site 44 to site 44, such as to provide an equal delay for all test channels during dynamic testing.
Probe card assemblies 60,300 such as a probe card assembly 60a (FIG. 14), or a decal interposer assembly 300a (FIG. 41), which contact multiple die 44 preferably match the thermal coefficient of expansion (TCE) of the probe carrier 16 to the wafer 92, e.g. silicon, while maintaining dependable connections and electrical integrity to the motherboard PWB 304.
Probe card assemblies 60,300 which contact multiple die 44 preferably comprise independent power supplies for each die 44, and preferably provide a plurality of power rails, e.g. 2-3 or more, for connection to each die 44. As well, the probe card assemblies 60 preferably include multiple bypass capacitors 172, as close as possible to each device under test DUT 44.
The probe card assembly 60 provides transfer of signal and power connections from the devices under test 44 and the test head 76, along the Z-axis 84, while preferably providing controlled impedance. The probe card assembly also transfers signal and power connections in the X-Y directions 80,82 (Fig. 13), which fans out the signal traces 307 from the pitch 20 of the integrated circuits 44 to the pitch 91 (FIG. 14) of the test head 76. The total probe offset from the mother board 304 to the probe tip 61,412 of the probe assembly 60 is typically defined by the thickness of the support ring 284 (FIG. 39).
As described above, some embodiments of the probe card assemblies 60, such as the bridge and leaf spring suspended probe card assembly 60b (FIG. 15), the wire and spring post suspended probe card assembly 60d (FIG. 20), and the pogo wire suspended probe card assembly 60g (FIG. 23), provide means for tilting the probe chip substrate 16 to provide compliance and planarity to a wafer 92.
Figure 40 is a basic schematic diagram of a staged interface probe card assembly 300, which integrally provides vertical translation of electrical trace paths 307, such as through a Z-Block printed wiring board (PWB) 342 (FIG. 42). The staged interface probe card assembly 300 typically comprises probe springs 412 (FIG. 46, FIG. 47), e.g. such as having a 180um height, located on the probe surface 62a (FIG. 43) of the probe chip substrate 16,310, which provide enhanced compliance for the assembly 300. Electrical connections 307 are provided between the motherboard PWB 304 and the probe chip substrate 16,310, through an upper interface arrangement 308, an intermediate connector assembly 306, and a lower interface arrangement 312, respectively. A stiffener plate 302 is also preferably affixed to the motherboard PWB 304. The upper interface arrangement 308 and the lower interface arrangement 312 shown in Figure 40 comprise electrical interfaces and/or hardware.
In some embodiments of the staged interface probe card assembly 300, enhanced compliance is provided entirely by probe springs 412, wherein the probe chip substrate 16,310 is held stationary with respect to the motherboard PWB 304. Lower standoffs 114 are typically provided on the lower surface of the probe chip substrate 310, which limit the minimum vertical distance between the probe chip substrate and a wafer 92. The height of the lower standoffs 114 is typically less than the resting, ie. non-contacting height of the probe springs 61,412, such that the probe springs 61,412 are allowed to flex and provide a compliant connection to one or more devices 44 on a wafer 92. As seen in Figure 40, upper standoffs 116 (Fig. 19) are also used in some embodiments of the probe card assembly 300, such as to provide a vertical travel limit for the connector surface 311 a of the probe chip substrate 310, such as in relation to the intermediate connector 306 or to the motherboard 304.
As seen in Figure 39, the metal support ring, i.e. ring insert 284, provides mechanical support for the motherboard PWB 304 against the downward pressure exerted by the pogo tower connector 290 (FIG. 39).
The intermediate connector 306 shown in Figure 40 may typically comprise a vertical translation block 342 (FIG. 43), a pin block 742 (FIGS. 64-69) or an expanded pin block (FIG. 70, FIG. 71). The intermediate connector 306 provides Z-translation for the assembly 300, which allows the assembly 300 to provide a probe offset, which is typically about 0.300", which is a requirement in most probe assemblies, to clear the metal support ring insert 284.
The upper interface 308 may comprise a variety of interfaces, such as an upper interposer 344 (FIG. 43) having two sided springs 521 (FIG. 52), a solder ball array 756 or Z-Laminate (FIG. 65), a pin grid array 745 (FIG. 64), or any other interposer assembly 344, such as an ISOCONz Connector, available through Circuit Components, Inc., of Tempe AZ.
The lower interface 312 may also comprise a variety of interfaces, such as an interposer 348 (FIG. 42, FIG. 43) having springs located on both lower and upper surfaces 349a, 349b. The lower interface 312 may alternately comprise a solder ball array 756, springs 64a-64n (FIG. 13, FIG. 14) located on the upper surface 311b of the probe chip substrate 310, or other direct connections to the probe chip substrate 16,310.
The lower interface 312 can be a fixed or permanent connection in some embodiments, such as a solderball interface, if the vertical translation block VTB 342 (Fig. 43) is made to provide lateral compliance between the lower surface 343 of the vertical translation block 342 and the rest of the system. One example of lateral compliance is shown in Fig. 67 using metal pin block 742 where the compliant pin template 748 and 752 allows the pin to move slightly.
Alternate embodiments of the vertical translation block VTB 342 comprise a plurality of non-fixed connections, such as an interposer or springs 64a-64n (FIG. 67), 412 which are fabricated onto the upper surface 62b of the probe chip 310. The use of non-fixed connections allow the probe chip 310 to move and/or expand in relation to the vertical translation block VTB 342.
The staged interface probe card assembly 300 shown in Figure 40 further comprises a top stiffener plate 302, which helps to keep the motherboard PWB 302 flat.
Figure 41 is a partial cross sectional view of a decal interposer assembly 300a. A motherboard PWB 304 is fixedly attached to a top stiffener plate 302 such as by a plurality of fasteners 322. The stiffener plate 302 is preferably comprised of a rigid material, such as stainless steel. The stiffener plate 302 shown in Figure 41 further comprises a plurality of component recesses 325, such that componentry, e.g. capacitors 172, can be mounted to or extend from the upper surface 305b (FIG. 43) of the motherboard PWB 304.
Some embodiments of the stiffener plate incorporate handles 837,839 (FIG. 73, FIG.
74, FIG. 75), such as to aid handling of the assembly. Furthermore, windows 840 (FIG.
73) are defined through some embodiments of the stiffener plate 302, which allow post- assembly modification of the motherboard 304, e.g. such as for electrical jumpers for customer customization.
As seen in Figure 41, the motherboard 304 is electrically connected to a probe chip wafer 16, through an intermediate interposer 150, which is located between the upper surface 62b (FIG. 43) of the probe chip 16,310 and the lower surface 305a (FIG. 43) of the motherboard 304. The interposer 150 is preferably aligned to the motherboard 304, typically through interposer alignment pins 330, which are mounted to and extend from the motherboard 304, and correspond to alignment holes 347 (FIG. 43) and/or the edge 351 (FIG. 43) of the interposer substrate 348.
Figure 79 is a perspective view of a probe chip 310 mounted to a compliant membrane 326a. Figure 80 is a perspective view of a probe chip 310 mounted to a compliant decal 326b. Figure 81 is a perspective view of a probe chip 310 mounted to a compliant sheet 326c. Figure 82 is a perspective view of a probe chip 310 mounted to a compliant screen 326d. The probe chip 310 is held in place by a compliant member 326, which typically comprises a flexible membrane 326a (FIG. 79), decal 326b (FIG. 80), sheet 326c (FIG. 81), or mesh structure 326d (FIG. 82). As seen in Figure 41, the compliant member 326 is fixedly attached or mounted to an outer surrounding ring 328, which is attached to the motherboard 304, by fasteners 334. The outer ring 328 and the affixed compliant member are preferably aligned to the assembly 300a, such as by ring alignment pins 332. The compliant member is stretched during attachment to the surrounding ring 328 and thus held under tension.
The compliant member 326 holds the probe chip 310 in position on the X-Y axis 80,82 while allowing it to move or ride in the Z-Direction 84. The compliant member 326 retains the interposer 150 in a compressed position, through a controlled flexion in the compliant member or decal 326, which is caused by any Z plane 84 delta between the bottom surface 305a of the interposer 150 and the mounted position of the compliant member 326.
The compliant member 326 also provides compliance for differences in thermal coefficients of expansion (TCE) between the probe chip 16,310 and the decal ring 328. For example, for decal probe assembly 300 in which a decal ring 328 which has a higher coefficient of expansion than a probe chip 16,310, the compliant member 326 readily flexes, i.e. stretches, at elevated temperatures, between the probe chip 12,300 and the decal ring 328.
Figure 42 is a partial cross sectional view 340 of a Z-Block decal interposer assembly 300b. Figure 43 is an expanded assembly view 360 of a Z-block decal interposer assembly 300b. The motherboard 304 is electrically connected to the probe chip wafer 16,310 through an upper interposer 344, a PWB Z-block 342, and a bottom interposer 348, respectively, which are located between the upper surface 311 b of the probe chip 16,310 and the lower surface 305a of the motherboard 304. The bottom stiffener plate 346 is aligned to corresponding holes or slots 309 in the motherboard PWB 304 via pins 354. The Z-Block vertical translation block (VTB) 342 provides Z translation of signals and power from the motherboard PWB 304 to the probe chip 16,310, so that the probe tips of the probe springs 61 a-61 n will clear the probe ring 284 (FIG. 38). The Z-Block 342 shown in Figure 43 has three sets of alignment pins 330,333, 350, extending from the top surface 343b and/or bottom surface 343a. The bottom interposer 348 and top interposer 344 are aligned to the pins 330,333 respectively, such as by an edge 351 or one or more alignment holes 347. The Z-Block 342 itself is aligned to the bottom stiffener 346 via pins 350.
The compliant member 326 holds the probe chip 310 in position on the X-Y axis 80,82 while allowing it to move or ride in the Z-Direction 84, as the Z-Block 342 expands due to thermal variation. The compliant member 326 retains the bottom interposer 348 in a compressed position, through a controlled flexion in the compliant member or decal 326, which is caused by any Z plane 84 delta between the bottom surface 349a of the bottom interposer 348 and the mounted position of the compliant member 326. The compliant member 326 also provides compliance for differences in thermal coefficients of expansion (TCE) between the probe chip 16,310 and the decal ring 328. As seen in Figure 42, the Z-block 342 is mounted to a bottom stiffener ring 346, which is preferably comprised of a rigid material, such as stainless steel. The bottom stiffener ring 346 retains the Z-block 342 in a flat, i.e. planar, position, while the thickness of the stiffener ring 346 limits, i.e. controls, the deflection amount of the compliant membrane or decal 326.
Z-Block retaining clip assemblies 352 hold the Z-block 342 to the bottom stiffener ring 346, and allow the Z-block to expand in the Z-direction at elevated temperatures. The bottom stiffener ring 346 holds and supports the Z-block 342 toward the motherboard 304, typically with an intermediate upper interposer 344.
Planarity adjustment 326 is preferably provided between the motherboard 304 and the probe chip wafer 16, such as by one or more planarity adjustment screws and/or shims.
In some embodiments of the decal interposer assembly 300, means for providing planarity 324 comprises a plurality of differential screw assemblies 824 (FIG. 73, FIG.
74, FIG. 75).
In some embodiments of the Z-Block decal interposer assembly 300b, the bottom stiffener ring 346 further comprises means for planarity adjustment, such as by one or more planarity adjustment screws 324,824 (FIG. 73, FIG. 74, FIG. 75), whereby the planarity between contact tips are adjustable relative to the lower surface 305a of the motherboard 304. The bottom stiffener ring 346 is held under spring force against the planarity adjustment screws 324,806, whereby the bottom stiffener ring stays in contact with the screw as it is moved vertically in the assembly. The planarity adjustment system 326 may comprise a wide variety of structures, such as fasteners, differential screws, guides, shoulder bolts, as well as biasing hardware, such as compression washers and/or compliant o-rings.
As seen in Figure 43, the bottom interposer 348 provides electrical connections between the probe chip 310 and the Z-block 342, and allows the probe chip 310 to be a removable sub-component. The bottom interposer 348 also provides a sliding interface between the probe chip 310 and the Z-block 342, to accommodate TCE differences.
The compliant membrane or mesh 326 retains the probe chip 310,16 in position on the X axis 80 and Y-axis 82, while allowing the probe chip 310,16 to ride in the Z-Direction 84 as the Z-Block 342 expands due to thermal variation. The compliant membrane or mesh 326 keeps the bottom interposer 348 fully compressed at all times, by a controlled flex in the decal 326 caused by a Z plane delta between the bottom of the bottom interposer 348 and the mounted position of the decal ring 328, which provides compliance for TCE differences between the probe chip 310 and the decal ring 328.
Enhanced Probe Chip. Figure 44 is a cross sectional view 370 of a probe chip 310 prior to finger lift. Figure 45 is a cross sectional view 400 of a probe chip 310 after finger lift 404 and plate 406. Prior to finger lift, a portion of the probe surface 62a typically comprises a release layer 376, preferably comprising titanium, which is formed on the ceramic substrate 372. A composite layer 380 is then formed on the release layer 376, wherein the composite layer 380 typically comprises a plurality,, preferably but not restricted to 5 layers, of metallic film layers 17a-17n (FIG. 37), in which at least two adjoining layers have different inherent levels of stress before spring lift 404 (FIG. 45).
Such composite layers are formed preferably by techniques such as sputter deposition.
In some embodiments, such composite layers are formed by electrodeposition technique also. In the probe chip structure 310 shown in Figure 44, a conductive seed layer 384, preferably comprising gold, is preferably formed on the composite layer 380. Conductive traces 382 are then controllably formed over portions of the composite layer 380, typically through photolithographic patterning.
In some embodiments, upper layers, typically comprising a first polyimide (PMID) layer 384, a ground plane 388, a second PMID layer 390, and a hard mask layer 392, are then applied over the trace regions, typically providing shielding for signal traces.
Figure 44 and Figure 45 also show an exemplary formed connection structure 393 on the connector side of the substrate 372. The connection structure 393 provides contact pads 396, for connection to an interposer 348, e.g. such as seen in Figure 43, and also to a connection trace between a pad 445 (Fig. 49) and vias 374, as seen in Figure 44 and Figure 45.
The connection structure 393 is comprised of a stack of one or more metal layers 376,394, 396, which typically includes an outer layer 396 comprising gold, for reliable contact to interposer contacts or springs. In some embodiments of the probe chip 310, the connection structure 393 comprises a first titanium metal layer 376, a second nickel layer 394, and a third gold metal layer 396. In other embodiments of the probe chip 310, the connection structure 393 comprises a first Cr layer and Cu metal layer 376, a second nickel layer 394, and a third gold metal layer 396. The thickness of the layers 376,394, 396 is typically controlled to reduce electrical sheet resistance. In some embodiments of the connection structure, the first Cr/Cu layer 374 comprises a thickness 1-4um, and/or the outer gold layer comprises a thickness of 1-4um.
In some embodiments, a dielectric layer such as polyimide, photoresist, epoxy, or kapton, can be added on top of the stacked structure 393, such as to serve as a solder mask 398 for soldering components, e.g. bypass capacitors to the supper surface 396, or to serve as insulation against shorting to undesired locations in the interposer 348.
As seen in Figure 45, after finger lift 404, the probe spring 61 extends away from the probe surface 62a of the substrate 372 within the release region 386 (FIG. 44) as a result of inherent stress gradient in the plurality of film layers. In general, the free non- planar portion of the probe spring assumes substantially an arc shape upon release with the top deposited layer of the Mo-Cr film 380 and the gold seed layer 384 taking a concave shape. This results in the formation of a three-dimensional spring structure that is desirable for fabricating arrays of probe springs en masse with very small pitch using integrated circuit fabrication techniques including photolithography. A probe spring plating layer 402 is then preferably formed 406 on the extended, i.e. nonplanar, probe spring 61. In some embodiments of the probe springs, the plating layer 402 provides enhanced spring force, increased abrasion resistance, increased strength, and/or increased electrical conductivity. In some of the embodiments, a plurality of films comprising different materials, such as nickel, palladium alloy such as palladium colbalt, Rh, Au, is plated sequentially onto the lifted fingers.
In alternate embodiments of the probe spring 61,412, the spring tip may further comprise a secondary contact tip detail, i.e. a spring tip button contact, typically comprising rhodium, palladium or cobalt, as disclosed in Provisional Application Serial No. 60/365625, Filed 18 March 2002, Nanospring with Increased Resistance to Failure, the disclosure of which is incorporated herein by reference.
Probe Chip Component Functions. On the probe side 62a of the probe chip substrate 372, the probe chip 16,310 supports the probe springs, such as photo- lithographically defined springs 61, for contact to a wafer under test 92. The probe chip 16,310 provides signal and power fan-out to a grid achievable by the thick motherboard PWB 304, such as seen in Figure 40. As seen in Figure 44 and Figure 45, the probe chip 16,310 provides signal connections through the substrate 372, to a matrix of pads or solder balls 398 on the connection surface 62b, typically at a pitch matrix that matches the PTH matrix pitch on the motherboard 304.
The probe chip 16,310 also preferably provides controlled impedance to the fan-out traces 307 (FIG. 40), and preferably provides regions to mount bypass capacitors, such as on the connector surface 311 b of the probe chip 16,310. Some preferred embodiments of the probe chip 16,310 comprise two or more electrically conducting vias 374 per electrical path, so as to increase manufacturing yield through redundancy. Similarly, some preferred embodiments of the probe chip comprise two or more probe springs 61 per electrical path (FIG. 9).
Probe Card Assembly Sequence. As seen in Figure 43, the enhanced probe card assembly 310 is readily assembled to provide enhanced connections to one or more devices under test on a wafer 92.
In an exemplary assembly process, as seen in Figure 43, the motherboard PWB 304 is attached to the top stiffener plate 302, typically using fasteners, such as screws 324, forming a first sub-assembly 361 a. In some embodiments, the hole 309 could be a through hole, and the top stiffner plate with a larger dimension is attached to the mother board using a pin inserted into the through hole (not shown).
A second sub-assembly 361 b is typically formed by pushing alignment pins 330,350 into the Z-block PWB 342, and by attaching the Z-block 342 into the bottom stiffener ring 346, such as by alignment pins 350, Z-block retaining clip rings 352, and screws 353.
The second sub-assembly 361 b is then typically placed on a temporary support structure, such that the top interposer 344 is controllably placed onto the Z-block 342, and aligned with the interposer alignment pins 333. Small blind holes (not shown) are provided in the motherboard PWB 304, corresponding to the pins 333, to make room for the insertion of the exposed sections of the pins.
The first sub-assembly 361a is then placed over the second sub-assembly 361 b, while aligning the stiffener ring alignment pins 354 on the top surface 347b (FIG. 43) of the stiffener ring 346 (FIG. 43) to alignment holes 309 (FIG. 43) defined on the lower surface 305a (FIG. 43) of the motherboard PWB 304 (FIG. 43), and while gently compressing the top interposer springs on the top interposer 344. The first sub- assembly 361 a and the second sub-assembly 361 b are then secured together, such as by screws 834 (FIG. 75), forming a third sub-assembly 361 c.
The third sub-assembly 361 c is then typically turned over and placed onto a second temporary support structure, such that the bottom interposer 348 is controllably placed onto the lower surface 343a of the Z-block 342, and aligned with the interposer alignment pins 330. The decal subassembly 361 d is then positioned onto the bottom interposer 348, which in some embodiments is guided by the alignment pins 354. The use of a temporary assembly support fixture ensures alignment between the sub- assemblies 361c, 361d, and allows the decal assembly 361 d to be lowered gently onto the interposer 348, such that the outer ring 328 is then further compressed, to contact the bottom stiffener 346, while stretching the membrane 326. The assembly fixture holds the ring 328 in place, while fasteners 356 are tightened.
It should be appreciated that the descriptions for the assembly given above is for a typical embodiment. Some variations in the assembly fixture and process, which are based on the basic conception outlined above are within the scope of this invention. For example, the interposers 348 or 344 may not be required to have any holes as shown in Fig. 43. Instead, a number of additional pins such as 333 or 330 may be provided to hold the interposers in place. Similarly, the outer ring 328 in Fig. 43 may preferably be placed above the membrane 326.
Probe Chip Structure Details. Figure 46 is a plan view 410 of a spring side surface 311 a of a probe chip 16,310. Figure 47 is a detailed partial layout view 430 of a spring side surface 311 a of a probe chip 16,310. Probe chip probe springs 412, such as photlithographically formed probe springs 61a-61n, are generally arranged within probe spring groups 422, to provide a plurality of connections to one or more devices 44 on a wafer under test 92. The probe springs 412, such as photlithographically formed probe springs 61 a-61 n match contact pads 47 on a target wafer 92. The exemplary arrangement of probe spring groups 422 shown in Figure 46 is a 4x8 set of spring groups 422, for contacting thirty two die positions in parallel.
Vias 414 extend through the probe chip substrate 372, from the spring side surface 311 a to the connector, i.e. interposer, side surface 311b. The vias are preferably arranged in redundant via pairs 416, such as to increase the manufacturing yield of the probe chip 16,310, and/or to promote electrical conduction, particularly for power traces.
The via pairs 416 shown in Figure 46 and Figure 47 are arranged in a via grid array 417, comprising via rows 418 and via columns 420. The via grid array 417 preferably matches the plated through hole (PTH) grid on the motherboard 304. Where springs 412 coincide with vias 414,416, the vias 414,416 are moved to an adjacent row 418, and the traces 424 are typically routed to where the original vias 414,416 would have been located, on the opposite interposer side 311 b of the probe chip 16,310.
Figure 48 is a plan view 432 of an interposer side surface 311 b of a probe chip 16,310.
Figure 49 is a detailed partial layout view 444 of an interposer surface 311 b of a probe chip 16,310. Contact pads 434 are located on the interposer side surface 311 b, and are typically arranged in a pad grid array 436, which generally coincide with the vias 214 (FIG. 49), preferably arranged in redundant via pairs 416, such as to provide electrical contacts to an interposer 348. In some embodiments of the probe chip 16,310, the pad grid array 436 has a pitch of 0.056", to match a similar contact pitch on a connected interposer 348. As seen in Figure 48, a central region 438 is generally defined within the interposer side surface 311 b, wherein contact pads 434 and probe chip upper traces 442 are typically arranged in device regions 440.
An adhesive region 437 is located along the outer periphery of the interposer side surface 311b of the probe chip 16,310, whereby an adhesive 329 is attached or applied between the probe chip 16,310 and a compliant member or decal 326.
As seen in Figure 49, the interposer side surface 62b, 311 b of the probe chip 16,310 provides signal contacts 445, active ground contacts 446 (S) power contacts (P) 448, and ground contacts 450 (G). The traces 442 provide routing of the contacts 445,446, 448, and/or 450, to allow relocation of vias 414,416, such as due to any conflict of spring location with the vias 414,416. The probe chip 16,310 shown in Figure 48 and Figure 49 further comprises capacitors 452, such as between an active ground 446 and a power contact 448, between an active ground 446 and a ground contact 450, and/or between a power contact 448 and a ground contact 450.
Probe Chip Assembly Structure. Figure 50 is an expanded assembly view of a decal to probe chip assembly fixture 460. A fixture base 462 comprises a probe chip ledge 464 surrounding an inner probe spring relief region 466. One or more probe chip wafer alignment pins 468 are typically located on the probe chip ledge 464, to accurately receive a probe chip 16,310. The fixture base 462 similarly comprises a decal ring cavity 470 surrounding the probe chip ledge 464.
One or more lamination plate and stencil alignment pins 472 are typically located on the decal ring cavity 470, to accurately receive either a top lamination plate 474, having matching plate alignment holes 476, or a decal excise stencil 478, having stencil alignment holes 479. As described below, the top lamination plate 474 is used during lamination of the compliant member 326 to the probe chip 16,310, such as with an adhesive 329.
The decal excise stencil 478 further comprises a stencil template opening 480. When the decal excise stencil 478 is positioned on the fixture base 462 over an assembly comprising a probe chip 310 adhesive mounted to a compliant member or decal 326, the stencil template opening 480 is generally aligned about the outer adhesive region of the probe chip 310, such that cutting and removal of the inner region of the decal 326 provides access to the surface of the probe chip 16,310.
Decal Assembly Sequence. Figure 51 is a flowchart showing a decal probe chip assembly process 490. A completed probe chip 310 (lifted 402 and plated 404) is placed 492 face down onto the bottom plate 462 of the lamination fixture 460, which supports the probe chip 310 under the adhesive region only. A cavity 466 is provided to protect the springs 61. The probe chip 310 is aligned to alignment pins 468 on the fixture base 462.
An adhesive sheet 329 (FIG. 43) which is preferably pre-cut to the shape of the desired adhesive region on the probe chip 16,310 is then applied 494 to the perimeter of the probe chip 16,310. The adhesive sheet 329 is aligned to the features on the probe chip 16,310, and is then typically tacked with a hot iron. In one embodiment of the assembly 300, the adhesive sheet 329 is a B-stage adhesive sheet 329.
A compliant member or decal 326, which has been pre-strung to a specified tension and attached on the decal ring 328, is then placed 496 on the fixture 462 over the adhesive 329. In some embodiments of the lamination fixture 460, the ring side of the decal 326 is placed side up within the fixture 460. In alternate embodiments of the lamination fixture 460, the ring side of the decal 326 is placed side down within the fixture 460. The decal ring 328 is aligned to the fixture 462 using the alignment pins 472.
The fixture top plate 474 is then placed 498 over the decal 326, which compresses the decal 326 against the adhesive sheet 329, while held in place via the alignment pins 472 to the fixture base 462.
The assembly fixture 460 is then used to cure the adhesive 329, which typically comprises the steps of placing 500 the assembly 460 into an oven, placing 502 a weight or other compressive force on the fixture top plate 474, baking 504 to cure the adhesive 329, and removing 506 the weight and assembly 460 from the oven.
Removal of the inner portion of the compliant decal 326 comprises the placement 508 of the decal excise template 478 over decal 326. The decal excise template 478 is aligned to alignment pins 472 on the fixture bottom plate. The inner portion of the decal 326, i.e. inside the adhesive area 319, is then separated or excised 510 with a knife.
Interposer Structures. Figure 52 is a partial cross sectional view of an interposer structure 520, such as for a top interposer 344 or a bottom interposer 348.
Interposer springs 521, such as photolithographically formed probe springs 521, are generally arranged within an interposer grid array, to provide a plurality of standardized connections. For example, in the top interposer 344 shown in Figure 43, the interposer springs 521 provide connections between a motherboard 304 and a Z-block 342.
Similarly, in the bottom interposer 348shown in Figure 43, the interposer springs 521 provide connections between the Z-block 342 and the probe chip 16,310.
Interposer vias 524 extend through the interposer substrate 522, from the first surface 523a to the second surface 523b. The interposer vias 524 are preferably arranged in redundant via pairs, such as to increase the manufacturing yield of the interposer 520,344, 348, and/or to promote electrical conduction, particularly for power traces.
The opposing surfaces 523a, 523b are typically comprised of a release layer 526, such as comprising titanium, and a composite layer 530,532, typically comprising a plurality of conductive layers having different inherent levels of stress. Interposer vias 524, e.g. such as CuW or gold filled, extend through the central substrate 522, typically ceramic, and provide an electrically conductive connection between the release layers 526. The composite layer 530,532 typically comprises MoCr, in which the interposer probe springs 521 are patterned and subsequently to be later released within a release region 528.
A seed layer 534, such as a 0.5 to 1 um thick gold layer, is preferably formed over the composite layers 530,532. A tip coating 540, such as rhodium or palladium alloy, is controllably formed at least over the tips of spring fingers 532, such as to provide wear durability and/or contact reliability. Traces 536, typically comprising copper, are selectably formed by plating over the structure 520, as shown, such as to provide reduced resistance. As well polyimide PMID layers 538 are typically formed over the structure 520, as shown, to define the spring finger lift regions. A thick gold layer 534 remains on the lifted fingers 521, so as to reduce sheet resistance of the fingers 521.
Figure 53 is a plan layout view 550 of a interposer 520. A spring set array 552 is located within an inner contact region 554 of the interposer substrate 522, and comprises a plurality of multiple finger sets 560, which preferably provide redundancy of connections through a plurality of finger springs 521 (FIG. 52, FIG. 54), as well through a plurality of redundant interposer vias 524, as seen in Figure 52 and Figure 54. An outer support region 556 is located about the periphery of the interposer substrate 522. The inner contact region 554 of the interposer substrate 522 is located within the defined saw boundary 558.
Figure 54 is a partial detailed layout view 562 of an interposer 520. The multiple finger sets 560 are preferably arranged on the interposer substrate on a pitch 566, which preferably matches the corresponding connection pitch on the motherboard 304. Each of the multiple finger sets comprise a common conductive region 564, from which a plurality of redundant spring fingers 521 are formed, which extend from the substrate 522 over a lift region 528. A plurality of redundant interposer vias 524 are electrically connected to the common conductive region 564, and extend through the interposer substrate 522, such as from a first surface 523a to an opposing surface 523b (FIG. 52).
In the interposer 520 shown in Figure 54, each multiple finger set 560 comprises four redundant fingers 521 and four redundant interposer vias 524. In alternate interposers 520, any number of redundant fingers 521 and/or interposer vias 524 may be provided, e.g. such as two or three fingers 521 and/or interposer vias 524. While the multiple finger sets 560 shown in Figure 54 are generally arranged in a clover or cross configuration, a wide variety of geometries may be suitably used.
Some embodiments of the interposer 520 comprise integrated capacitors 576, which are typically smaller in thickness than the thickness of the interposer substrate 522.
Figure 55 is a partial plan view 570 of an interposer 520 having vacated springs within a capacitor cavity region 574. Figure 56 is a partial plan view 580 of an interposer 520 having embedded bypass capacitors 576. The multiple finger sets 560 are readily arranged or modified to provide vacated regions 572, within which thru hole cavities or cut-out regions 574 are located. As seen in Figure 56, vias 582, e.g. such as dog bone vias 582, provide electrical contacts between multiple finger sets 560 and the embedded capacitors 576. The material which comprises the dog bone vias 582 is not effected by laser during substrate cut. The exposed via surface is preferably treated by plating, to provide a suitable surface for a conductive epoxy or solder connection to the capacitor 576.
Before finger lift, an adhesive tape is applied to one side 523 of the interposer substrate 522. The capacitors 576 are picked and placed into the cavities 574 from the opposite side 523, e.g. 523b, of the substrate 522, and are temporarily held in place by the adhesive tape. Epoxy is then dispensed to either end, to complete contact between the capacitors 576 and the dog bone vias 582. The epoxy is then cured, after which the adhesive tape is removed. The fingers 521 are then lifted from the substrate 522.
Alternate Interposer Structures & Processes. Figure 57 is a partial cross sectional view 590 of an alternate decal interposer structure 520b before spring lift. Figure 58 is a partial cross sectional view 620 of an alternate decal interposer structure 520b after spring lift.
The alternate decal interposer structure 520b comprises pairs of oppositely pointing springs 521 that are joined at the base, and are attached to the edge of an opening in a membrane 602 which in turn is supported like a drum inside a support frame 610. The spring pair 521 extends away from the plane of the membrane 602 protruding through the hole in the membrane 602. The membrane 602 is preferably held under tension inside the frame 610, such that the locations of the spring pairs 521 are held constant.
This interposer structure 520b has the advantage that it does not require a substrate with vias and also that fingers 520 from both sides can be patterned with a singe photolithographic step, thus greatly lowering the fabrication cost. In addition, in embodiments where the alternate interposer 520 is used to interface between the connector side 62b of a probe chip 310 and a PWB board 304 where there are passive components, such as bypass capacitors, mounted on the connector side 62b of the probe chip 310, openings for the components to protrude through the interposer 520 can be easily provided in the photolithographic steps to pattern the membrane 602 and not requiring an expensive laser step to drill holes in the interposer substrate 602.
Being suspended on a flexible membrane 602, the alternate interposer 520b can also can be used in applications where the interfacing surfaces are not flat. Also, the thickness of an alternate interposer 520b as a connector can be as small as several microns. The alternate interposer 520b can also have a much smaller connector pitch, since the alternate interposer 520b is not confined by the via pitch of the probe chip substrate 310. The pitch can be as small as the photolithographic process can pattern the springs.
Unreleased portions of the metal can also be patterned on the membrane 602 to form interconnect as well. The support frame 610 can also be bent if it is made of a ductile material such as metal. This allows the membrane interposer 520b to be shaped into infinite topological shapes.
Figure 59 is a flow chart showing an exemplary interposer construction process 550. A first release layer 594, typically comprising titanium, having an approximate thickness of 2,000 angstroms, is formed 622 by sputtering on a substrate 592, which typically comprises silicon, aluminum, ceramic, or glass. A MoCr stressed sandwich layer 596, comprising a plurality of stress layers 17a-17n, such as seen in Figure 37 and/or Figure 38, having a resultant downward peeling stress, is sputter formed 634 on the first release layer 594. The plurality of stress layers 17a-17n in the first stressed sandwich layer 596 typically comprises a first tensile layer 17a, and a final compressive layer 17n, to provide an inherent stress gradient comprising a downward peeling stress.
A second layer 598, typically comprising titanium, is formed on top of the first stress sandwich, comprising a pattern which defines the region of the fingers that will lift away from each other. Note that there is a region 597 of the finger where this release layer is removed. This region 597 forms the contact region between the top and bottom finger 521. The second release layer 598, typically having an approximate thickness of 1,000 angstroms, is sputter formed 636 and patterned 638, with connection regions 597 that generally define the end of the finger lift regions 528. A second MoCr layer 600 is sputter formed 640 on the second release layer 598, comprising a plurality of stress layers 17a-17n, such as seen in Figure 37 and/or Figure 38, having a resultant upward peeling stress. The plurality of stress layers 17a-17n in the second stressed sandwich layer 600 typically comprises a first compressive layer 17a, and a final tensile layer 17n, to provide an inherent stress gradient comprising an upward, i.e. opposing, peeling stress.
Photoresist is then spun 642 to define the finger layout for the springs 521, and the second MoCr layer 600 is etched 644, such as by either a wet or dry etch process, to open regions where the springs 521 will lift, as well as any other regions where a hole is desired in the membrane, such as for mating components to protrude through. The second release layer 598 is then etched 646, and the first MoCr tensile stress layer 596 is etched 648, such as to allow the fingers 521 in the first MoCr layer 596 to be more undercut, while the first release layer 594 is left to overhang.
A polyimide layer 602, of an exemplary thickness of 18, um to 25 um, is spun and patterned 650 by a wet etch process, to open the lift window and the flat base region in the fingers 521. A seed layer 604, typically comprising gold, is then sputtered and patterned 652, to provide shorts between all fingers 521, but not to impede lift.
A plating mask 606, such as anodized aluminum, is then patterned 654 over the seed layer 604, so that only the fingers 521 are plated. The plating mask 606 is comprised of a material that can withstand being flexed after the substrate 592 has been removed and also that is easily removed, without attacking the fingers 521.
A support ring 610, typically comprising stainless steel, is attached 656 to the outside of the wafer substrate 592, such as by an epoxy adhesive 608, to serve as a decal support ring. The attached region of the substrate does not include either the seed layer 604 or the plating mask 606. Stainless steel is a preferred material for the support ring, where the probe springs are to contact a printed wiring board. In some embodiments requiring the pins to contact silicon devices, the support ring is comprised of a material, such as molybdenum, with a relatively low thermal coefficient of expansion that is relatively close to that of silicon.
The assembly is then finger lift etched 658, causing the entire membrane to delaminate from the substrate 592, as the fingers 521a, 521b defined layers 596,600 lift in opposing directions. The finger lift etching step 658 may require a longer time period in regions located under the support ring 610.
Altemately, the substrate 592 can be made of a material such as aluminum, which can b e removed by mechanical or chemical means.
As seen in Figure 58, one or more plating layers 622a, 622b are preferably formed on 660 the lifted fingers 521 a, 521 b as needed. In some interposer embodiments 520b, the plating layers 622a, 622b comprise a 1 urn to 10um nickel layer, as undercoat, and a 0.2 to 5um contact wear layer, such as rhodium, palladium palladium cobalt, or gold.
The plating mask 606 is then removed 662, followed by the removal 664 of the exposed seed layer 604.
In alternate embodiments of the decal interposer assembly 300, such as an <BR> <BR> ISOCONTM Connector, available through Circuit Components, Inc., of Tempe AZ. , is used as the upper interposer 344. While a ISOCON Connector typically requires a higher force to establish electrical contacts, ISOCON Connectors often provide a suitable cost-effective interconnection for the upper interposer 344, since the required force can be achieved between the Z-Block and the motherboard PWB 304.
Interposers which require relatively low contact forces are typically chosen for connection between the Z-Block 342 and the probe chip 16,310.
Z-Block Architecture. Figure 60 is a plan layout view 670 of a Z-block printed wiring board 342. Figure 61 is a partial detailed view 680 of a Z-block printed wiring board 342. The Z-block 342 comprises a plurality of electrical connections, such as an array of plated through holes 674, which extend between opposing surfaces 343a, 343b of the Z-block substrate 672. As seen in Figure 60, interposer alignment pins 330 and stiffener ring alignment pins 350 are located through the Z-block substrate 672, for alignment within the enhanced probe assemblies 300. The Z-block substrate 672 shown in Figure 60 also comprises retaining clip recesses 676, by which the Z-block is aligned to the retaining clips 352 (FIG. 43). As seen in Figure 61, the plurality of electrical connections typically comprise signal contact sites 682, including device Vcc and Vss connections, as well as system ground GND contact sites 684. In the exemplary Z-block 342 shown in Figure 43, every signal 682 plated through hole 674 is surrounded by four ground 684 plated through holes 674, to improve impedance and crosstalk performance, such as to provide an impedance matching structure for high frequency system environments.
Alternate Enhanced Probe Assemblies. Figure 62 is a partial cross sectional view 700 of a Z-block decal interposer assembly 300c having permanent interface 702 between the motherboard PWB 304 and the Z-block.
In contrast to the Z-block decal interposer assembly 300b, as seen in Figure 42 and Figure 43, in which the upper interface 308 (FIG. 40) comprises an interposer 344, the upper interface 308 in the Z-block decal interposer assembly 300c comprises a permanent interface 702, such as a solder ball array 756, an anisotropic conducting film, or electrically conductive pins to stake the Z-block 342 to the motherboard 304.
In some embodiments of the Z-block decal interposer assembly 300c, planarity adjustment is provided by shims 827 (FIG. 72) located between the motherboard 304 and the bottom stiffener ring 346. The probe force is supported through the upper interface connections 702, located between the Z-Block 342 and the motherboard 304, and not through the bottom stiffener ring 346. The Z-block decal interposer assembly 300c provides both Z-axis translation and planarity compliance, while providing a relatively inexpensive permanent upper interface 702, and eliminating the cost of an upper interposer 344.
Figure 63 is a partial cross sectional view of a Z-block decal interposer 300d having a probe chip 16,310 which comprises tester side springs 64a-64n. In contrast to the Z- block decal interposer assembly 300c, in which the lower interface 312 (FIG. 40) comprises an interposer 348, the lower interface 308 in the Z-block decal interposer assembly 300d comprises spring connections 64a-64n on the upper surface 311 b of the probe chip 16,310, which directly contact the Z-block 342.
In some embodiments of the Z-block decal interposer assembly 300d, the spring connections 64a-64n on the upper surface 311b of the probe chip 16,310 are redundant springs 64a-64n. The Z-block 342 shown in Figure 63 preferably comprises a cavities 722, typically formed by milling, which provide room for bypass capacitors 724 mounted on the probe chip 16,310.
In a similar manner to the Z-block decal interposer assembly 300c, the Z-block decal interposer assembly 300d provides planarity adjustment 324, either by shims 827 located between the motherboard 304 and the probe ring 346, or by other planarity adjustment mechanisms, such as differential screw assemblies 824 (FIG. 73). The Z- block decal interposer assembly 300d provides both Z-axis translation and planarity compliance, while eliminating the cost of a lower interposer 348. The Z-block decal interposer assembly 300d also comprises bypass capacitors 724 located within the Z- block cavities 722, which are typically lower in cost than interposer cutout regions 574 (FIG. 55, FIG. 56), which are commonly formed by laser cutting.
Figure 64 is a partial cross sectional view 740 of a probe card assembly 300e having a pin block 742 with a solder ball array 756 (FIG. 65). Figure 65 is a detailed schematic view 750 of a pin block having a solder ball array 756. In the probe card assembly 300e, the upper interface 308 (FIG. 40) comprises a pin grid array 745, the lower interface 312 (FIG. 40) comprises a solder ball array 756, and the probe chip 310 comprises one-sided springs 61a-61n located on the lower surface 311 a. A ZIF actuation template 743 is located between the metal pin block 742 and the motherboard 304. System planarity is preferably provided, such as by three differential screw assemblies 745.
The pin block 742 comprises a plurality of dielectric holes 746, through which the array 745 of pin connectors 744 extend. Pin templates 748,752, typically comprised of KAPTON, are located on opposing surfaces of the pin block 742. Ground contacts 758 within holes 746 provide ground connections between one or more pins 744 and the pin block 742. The pin grid array 745 electrically contacts a pin socket array 755 h the motherboard 304.
Figure 66 is a partial cross sectional view 760 of a probe card assembly 300f having a pin block 742, in which the probe chip card 16,310 comprises backside springs 64a- 64n. Figure 67 is a detailed schematic view 770 of a pin block 742, in which the probe chip card 16,310 comprises backside springs 64a-64n. The pin block 742 comprises a plurality of dielectric holes 746, through which the array 745 of pin connectors 744 extend. The pin grid array 745 extends through the motherboard 304, wherein solder joints 762 provide both mechanical and electrical connections between the motherboard 304 and the pin block 742. The probe chip 16,310 is flexibly suspended from the assembly by the compliant member or decal 326, while upper springs 64a-64n provide a compliant electrical interface 312 (FIG. 40). The probe chip 16,310 is therefore moveable with respect to the pin block 742, and provides compliance for the probe card assembly 300f.
As seen in Figure 67, Figure 69, and Figure 71, one or more capacitors 724, such as bypass capacitors 724, may be located on the pin block 742, based upon the intended probing environment.
Figure 68 is a partial cross sectional view 780 of a probe card assembly 300g having a pin block 742, in which the probe chip card 16,310 comprises backside springs 64a- 64n, and in which the assembly comprises press fit pin connections 782. Figure 69 is a detailed schematic view 790 of a pin block 742, in which the probe chip card 16,310 comprises backside springs 64a-64n, and in which the assembly comprises press fit pin connections 782. The pin grid array 745 extends through the motherboard 304, wherein press fit pin connections 782 provide both mechanical and electrical connections between the motherboard 304 and the pin block 742. The probe chip 16,310 is flexibly suspended from the assembly by the compliant member or decal 326, while upper springs 64a-64n provide a compliant electrical interface 312 (FIG. 40). The probe chip 16,310 is therefore moveable with respect to the pin block 742, and provides compliance for the probe card assembly 300g.
Figure 70 is a partial cross sectional view of a probe card assembly 300h having a pin block 742 with SMT solder and top interposer 344. Figure 71 is a detailed schematic view of a pin block 742 with SMT solder and top interposer.
Planarity Adjustment Mechanisms for Compliant Carrier Probe Card Assemblies. As described above, many embodiments of the decal interposer assemblies 300 comprise planarity adjustment mechanisms 324. Figure 72 is a partial cross sectional view of a Z-block decal interposer assembly 300i having a planarity adjustment mechanism 324, comprising one or more shims 827 affixed to the lower surface 305a of the motherboard PWB 304 by a shim plate 825 and attachment screws 823. The use of one or more shims 827 at a plurality of locations about the periphery of the motherboard PWB 304 allows the planarity entire interposer assembly 300i to be adjustable relative to the probe ring 284 (FIG. 39).
Figure 73 is an expanded side assembly view 830 of a Z-block decal interposer assembly 300 having planarity adjustment 324, comprising a plurality of differential screw assemblies 824 and a plurality of shoulder bolt assemblies 832. Figure 74 is an expanded perspective assembly view 850 of a Z-block decal interposer assembly 300 having planarity adjustment. Figure 75 is a partial cross sectional view of a Z-block decal interposer assembly 300 having a planarity adjustment 324, comprising a plurality of differential screw assemblies 824. The plurality of differential screw assemblies 824 typically comprises three assemblies 824, such that a plane is readily defined by the leading tips of the assembly, e.g. such as the plungers 826, as seen in Figure 75. As seen in Figure 74, the motherboard PWB 304 is fixedly attached to the upper stiffener plate 302 by a plurality of fasteners 322. The differential screw assemblies 824 extend from the bottom stiffener ring 346 to the top stiffener 302, such that adjustment of the differential screw assemblies 824 provides planarity to be adjusted between the lower stiffener ring 346 and the upper portion 871 (FIG. 75) of the assembly 300i.
As seen in Figure 73, each of the differential screw assemblies 824 comprise a plunger 826, a differential screw 828, and a jam nut 830. As seen in Figure 75, the leading edge 872 of the plunger 826 is rotationally fixed within a matching slot 827 defined within the motherboard PWB 304. The differential screw 828 is threadably engaged 874 to the plunger 826, and is also threadably engaged 876 to the upper stiffener 302. The threaded interfaces 874,876 shown in Figure 75 have different rotational pitches, i.e. thread gages, such that a rotation of differential screw 828 causes axial movement 878 of the plunger 826, thereby adjusting the separation 838 (FIG. 75) between the lower stiffener 346 and the motherboard PWB 304. The pitch differential 877 allows fine adjustment 878 of the plunger, such that the planarity of the probe chip relative to the motherboard PWB 304 can be finely adjusted.
As seen in Figure 73 and Figure 75, each of the shoulder bolt assemblies 832 comprise a shoulder bolt screw 834 and a compliant O-ring or spring washer 836. As described above, adjustment of the differential screw assemblies 824 moves the bottom stiffener 346 in relation to the motherboard 304. The planarity, i. e separation 838, of the bottom stiffener 346 is adjustable in relation to the motherboard 304, since the bottom stiffener 346 is relatively affixed in relation to the leading edge 872 of the plungers 826, while the shoulder bolt screws 834 and compliant 0-rings or spring washers 836 keep the stiffener 346 in contact with the plungers 826.
High Performance Spring Contact Packages. Figure 76 is a partial cross sectional view 900 of a high performance spring package 902a for integrated circuits 44. Figure 77 is a partial cross sectional view 920 of an alternate high performance spring package 902b for integrated circuits 44, further comprising multilayer routings 924. Figure 78 is a topside view 940 of a high performance spring package 902 for integrated circuits 44.
As seen in Figure 76, the package substrate 903 comprises a first substrate 904, having a first surface 906a and a second surface 906b, in which probe springs 61 are located on the first surface 906a, and extend to electrical connections 908, e.g. such as plated through holes, which extend from the first surface 906a to the second surface 906b. As seen in Figure 77, the package substrate 903 may further comprise additional routing layers 922 located on the first surface 906a of the first substrate 904, such that the probe springs 61 are located on the outer surface 923a of the routing layers 922, and are connected to the electrical connections 908 by multilayer routing 924.
The high performance spring package 902 comprises a structure for building a package utilizing springs 61 on a substrate 903, such as for a single IC or MCM package. The probe tips 61 are fabricated on the substrate 903 using thin film or IC or MEMS based processing methods to achieve low manufacturing cost and well-controlled uniformity, as well as to fabricate arrays of highly miniaturized probe springs with ultra-small pitch, e.g. 10-50 micron.
The probe springs 61 are fabricated on either the first surface 906a of the first substrate 904 (FIG. 76), or on the outer surface 923a of the multi-layer routing layers 924, using either thin-film or IC or MEMS based processing methods, as described above.
Signals from the probe springs 61 extend from connected integrated circuits 44, preferably using multilayer routings 924. The opposite side 906b of the package 902a, 902b comprises electrical contacts 910, such as either common micro-ball grid solder array pads 918 (FIG. 76), typically at an array pitch such as 1.0 mm or with braised on pins or package pins 928 which are typically solderable to holes 936 on the PCB 912a, 912b. The package 902a, 902b is therefore connectable to the printed circuit board 912a, 912b, such as for an end product 934, through the electrical contacts 910.
A single substrate wafer, which may contain multiple high performance spring packages 902 can be built on the first substrate wafer 904, providing cost-effective fabrication. For spring probe substrates 904 having a small surface area, several spring probe contactor packages may typically be fabricated from a single wafer 92 (FIG. 13). For example, as many as twenty-four sites, may be established on a standard four inch round starting wafer.
As seen in Figure 78, an array 942 of Micro BGA pads 944 located on the substrate assembly 902 are preferably arranged on a standard pitch, e.g. such as a pitch of 0.5mm, 1 mm, or 1.27mm. As seen in Figure 76 and Figure 77, the high performance spring package 902 may further comprise capacitors 932, typically to aid in high frequency power decoupling. The capacitors 932 are either mounted to either surface 906a, 906b of the substrate 904, or are formed, such as a parallel plate capacitor 932, within the substrate 904, typically between the reference plane and a plane formed on the unused trace areas of the substrate 904. For embodiments in which the first substrate 904 is comprised of silicon, an integral capacitor 932 may preferably be formed within the silicon substrate 904, typically comprising metal-dielectric-metal construction, metal-dielectric-heavily-doped semiconductor, or p-n junction using integrated circuit fabrication techniques. For embodiments in which the first substrate 904 is composed of a non-semiconductive material, metal-dielectric-metal capacitors may preferably be fabricated on or within the substrate 904, using integrated circuit fabrication techniques.
For embodiments in which the substrate 903 is composed of electrically conducting or semiconducting materials, such as doped silicon, the fabrication process is modified similar to the modification of the probe chip, as explained earlier with respect to Fig. 38.
As in the probe chip substrate fabrication, such modifications include deposition or formation of an electrically insulative film, e.g. oxide, on the substrate surfaces, as well as on the walls of the vias running through the substrate.
As stated above, the structure of the probe card packages 902 provides very short electrical distances between the probe tips 61 and the controlled impedance environment. This allows the high performance spring packages 902 to be used for high frequency applications. As shown in Figure 76, the high performance spring package 902 provides access for a shielded high frequency pin 916, by having grounds surrounding the pin 916. As seen in Figure 77, a ground is provided through a routing trace 938 under the spring 61 in layer 924. As well, the spring probe substrate 903 may preferably be modified for ultra high frequency applications.
For embodiments wherein the traces on one or both surfaces of the substrate 903 are required to be impedance controlled, one of more conductive reference planes may b e added within the substrate, either on top of the traces, below the traces, or both above and below the traces. The substrate 903 may also contain alternating ground reference traces, which are connected to the one or two reference planes, effectively providing a shielded coaxial transmission line environment. While the first substrate 904 typically comprises a ceramic material, the layered substrate 922 comprises conductive traces within a dielectric material, such as an organic or inorganic material. For some other embodiments controlled impedance environment in electrically conducting vias or through holes within the substrate 903 can be provided by constructing the via as shown in Fig. 37B and described earlier. Such vias provide a ground plane that is separated from the core electrical conductor by a dielectric film.
Advantages of High Performance Spring Packages. As described above, MEMS or IC processing methods can be used to fabricate the springs 61,412. The high performance spring package 902 has all of the benefits of"chips-first"and/or BBUL packages, while also allowing the replacement of any defective IC 44. The high performance spring package 902 can be tested prior to attaching the ICs 44, which significantly lowers the cost and risk of placing single or multiple ICs 44 in one package 902.
The substrate structure, with through holes 908, preferably comprises a plurality of electrical routing layers built on top of it to provide the functions of the HDI. These functions include : 1) much higher density of l/O connections than attainable in flip-chip or wire bonded packages, 2) higher interconnect performance can be achieved on an I C and 3) thinner packages.
This spring-based package 902 maintains low power and signal inductance by pushing the spring nearly flat to the multi-layer routing traces. The routing, directly under the spring, can be constructed to maintain controlled impedance as described in WO/09623.
The distances through the substrate can be kept very short and a ceramic substrate 904 supports RF frequency operations.
The high performance spring package 902 can be used as a"test package", such as to test expensive ICs 44 before committing them to the package 902. Some embodiments of the high performance spring package 902 comprise similar decoupling and impedance control features, as describe above for probe card embodiments. If permanent connection is desired between the probe springs 61 and the electrical contact pads on the IC 44, following the testing and identification of good chips, it can b e done using conventional joining techniques used in packaging, such as by reflowing the solder at the contact or by adhesive.
As seen in Figure 76, the high performance spring package 902 may further comprise means for holding integrated circuit devices in contact with the package, such as vacuum pull-down ports 905 defined through the substrate 903, and/or a temporary lid or pushdown plungers 909.
High performance spring packages 902 are an effective debugging tool for testing individual ICs 44 at RF frequencies, where the load of the package 902 affects the final packaged IC performance. The use of high performance spring packages 902 therefore helps to reduce the time-to-market characterization for new high-performance devices used in MCM packages, since integrated circuit devices 44 are not required to be committed to the final package 902 until the testing under load is verified. The test package also provides means to mix one or more RF signals with hundreds or thousands of digital signals. At high testing and/or manufacturing volumes, high performance spring packaging 902 significantly lowers package cost, as compared to a BBUL approach comprising similar frequency capabilities.
Quick-Turn Probe Assemblies. Figure 83 is a flowchart for a quick-tum probe assembly fabrication process 960. As describe above, many embodiments of probe card assemblies 60, enhanced probe card assemblies 300, and high performance spring packages 902 typically substantially comprise standardized componentry, which is readily reusable for connection to one or more devices 44 on a wafer 92.
The probe assembly 60,300 shown in Figure 83 comprises a master slice structure 962 comprising standardized portions, such as a motherboard substrate 304 (Fig. 40), at least one intermediate connector 306, and standardized portions of a probe chip 310, which typically includes the probe chip substrate and connector surface electrical connections, and may also typically include standardized electrical connections which extend from the connector surface 62b to the probe surface 62a of the probe chip substrate 310. It is to be understood that that the intermediate connector may include one or more components, such as an interposer and/or Z-block.
As seen in Figure 83, the quick-tum process 960, i.e. the method for developing a probe assembly for connection to at least one device on a wafer, typically comprises the establishment of the master slice 962, which comprises the steps of: providing a motherboard substrate 304, at step 964, having a bottom surface and a top surface, and a plurality of electrical conductors extending from the top surface to the bottom surface; providing at least one intermediate connector 306, and step 966, having an upper interface and a lower interface, the upper surface locatable proximate to the bottom surface of the motherboard substrate 304, the intermediate connector 306 comprising at least one electrically conductive connection between the upper interface and the lower interface corresponding to each of the electrical conductors on the bottom surface of the motherboard substrate 304; and providing a probe chip substrate design, at step 968, comprising a connector surface 62b, a probe surface 62a opposite the connector surface 62b, and a plurality of contacts on the connector surface arranged in a fixed layout, the connector surface 62b locatable proximate to the lower surface of the intermediate connector 306.
The quick turn process 960 shown in Figure 83 then includes the receiving of an interconnection specification 972 for the at least one device 44 on the wafer 92, in which the interconnection specification 972 comprises interconnection locations for the device 44.
The probe chip substrate 310 is then produced, at step 974, based on both the standardized information 968 and the received, i.e. customized, information 970, wherein the probe chip substrate comprises a plurality of spring probe contact tips 412, such as seen in Figure 40 on the probe surface 62a, corresponding to the interconnection locations 972 on the wafer 92, and wherein each of the spring probe contact tips is electrically connected to at least one contact on the connector surface 62a.
System Advantages. As described above, the probe card assemblies 60, enhanced probe card assemblies 300, interposer structures 520,520b, and high performance packages 902 provide several advantages over conventional probe and package technologies.
For example, many embodiments of the probe card assemblies 60, enhanced probe card assemblies 300, interposer structures 520,520b, and high performance packages 902 comprise photolithography-patterned springs 61,412, 521, and are typically formed by stress metal film batch processing, which is inherently lower in cost then either mechanical or MEMS based processing. The springs are formed through the use of two dimensional processing methods, through which three dimensional structures are formed.
In contrast, other conventional spring processes require additional processing steps to create three dimensional springs. In alternate processing embodiments, the springs are formed through the use of two dimensional plating processing methods to form a differential stress gradient between plating layers, through which three dimensional structures are formed.
The assembly techniques described in this document use components or substrates comprising stress metal probe elements, i.e. springs, which are all batch-fabricated on each of the substrates by IC processing techniques including photolithography. As a result the process allows fabrication of probe card assemblies and packages using arrays of very short, e.g. 100-200 micron long and 10-20 micron wide, probe elements with ultra-small pitch, e.g. 10-50 micron, that is not manufacturable by any currently used technology. It should also be understood that the application of the assembly and packaging techniques disclosed in this document are also applicable to substrates or components comprising arrays of probe elements with larger dimensions and greater pitch that can be fabricated using the technology presented in this document or by any other method available today.
Furthermore, the probe architecture typically comprises a substrate having through holes for direct connection to the other side, in which photolithographic methods define both the placement of the springs and the route connections from the holes to the springs, which enables the use of simpler starting material and shorter processing times.
As well, the disclosed probe and package architectures 60,300, 902 preferably comprise reusable components, i.e. standards, through the use of standardized master slices 962, such that the majority of a probe card 60,300 and/or or package assembly 902 can be implemented for a variety of connected devices 44 and wafers 92. The master slice 962 is readily matched to a particular interconnection specification 972, thereby reducing the"cost of ownership"needs for a particular customer.
As described above, the probe card assemblies 60, enhanced probe card assemblies 300, interposer structures 520,520b, and high performance packages 902 comprise one or more substrates, which can be built using a variety of starting materials, such as ceramic, glass or quartz, silicon, organic board, and/or multi-layer ceramic, depending on the requirements. The assembly substrate may further comprise multi-layer metal layers, such as to improve routing and performance.
Furthermore, the probe card assemblies 60, enhanced probe card assemblies 300, interposer structures 520,520b, and high performance packages 902 may further comprise stand offs on any of the substrates, such as to protect the probes 61,412, protect the devices 44 and/or wafer 92, or to control the amount of pad scrub in a clamped wafer level cartridge or cassette application. The stand offs can also be applied to connector side 62b of the Probe chip 16,310, such as to protect springs that interface from an interposer 520,520b.
Although the disclosed probe card assembly systems and improved non-planar spring probes and methods for production are described herein in connection with integrated circuit test probes, probe cards, and/or packages, the system and techniques can be implemented with other devices, such as interconnections between integrated circuits and substrates within electronic components or devices, bum-in devices and MEMS devices, or any combination thereof, as desired.
In addition, it is within the scope of this invention that assembly structures and methods disclosed in this document can be used to test, bum-in or package various miniaturized integrated solid state circuits, including both silicon and III-V semiconductor devices, as well as liquid crystal display panels, solid state sensor arrays, such as biosensors, environmental sensors and surface acoustic wave device sensors.
Accordingly, although the invention has been described in detail with reference to a particular preferred embodiment, persons possessing ordinary skill in the art to which this invention pertains will appreciate that various modifications and enhancements may be made without departing from the spirit and scope of the claims that follow.
「特表2006-507479およびWO2004001807より引用」
